JPH08330912A - リングオシレータ - Google Patents
リングオシレータInfo
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- JPH08330912A JPH08330912A JP7137870A JP13787095A JPH08330912A JP H08330912 A JPH08330912 A JP H08330912A JP 7137870 A JP7137870 A JP 7137870A JP 13787095 A JP13787095 A JP 13787095A JP H08330912 A JPH08330912 A JP H08330912A
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- JP
- Japan
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- inverter
- ring oscillator
- circuit
- odd
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
Abstract
(57)【要約】
【目的】 リングオシレータの発振周波数ｆや１ループ
内のインバータの段数ｎを変えることなく、同じ制御電
流／発振周波数特性のままで、連続する遅延クロック信
号間の遅延時間を短縮し、さらに遅延クロック信号の数
を増やすことを目的とする。 【構成】 ＰチャネルトランジスタとＮチャネルトラン
ジスタの直列回路を並列に接続し、電流制御回路によっ
て制御される定電流源をこれらの並列回路のＰチャネル
側およびＮチャネル側にそれぞれ接続することによって
単位インバータ回路を構成し、これらの単位インバータ
回路を奇数段接続してリングオシレータを構成する。
内のインバータの段数ｎを変えることなく、同じ制御電
流／発振周波数特性のままで、連続する遅延クロック信
号間の遅延時間を短縮し、さらに遅延クロック信号の数
を増やすことを目的とする。 【構成】 ＰチャネルトランジスタとＮチャネルトラン
ジスタの直列回路を並列に接続し、電流制御回路によっ
て制御される定電流源をこれらの並列回路のＰチャネル
側およびＮチャネル側にそれぞれ接続することによって
単位インバータ回路を構成し、これらの単位インバータ
回路を奇数段接続してリングオシレータを構成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳで構成する
リングオシレータ回路に関するものである。より詳細に
は、この発明は、単位インバータを奇数段と偶数段のト
ランジスタを用いて構成することによって、各パルス間
の遅延時間が短い複数のクロック信号を得ることができ
るリングオシレータに関するものである。
リングオシレータ回路に関するものである。より詳細に
は、この発明は、単位インバータを奇数段と偶数段のト
ランジスタを用いて構成することによって、各パルス間
の遅延時間が短い複数のクロック信号を得ることができ
るリングオシレータに関するものである。
【０００２】
【従来の技術】図８は、従来のリングオシレータの回路
図を示す図である。リングオシレータ回路は、奇数段の
単位インバータをリング状に接続し電流制御により発振
させ、クロック信号を発生させる回路である。リングオ
シレータの発振原理を簡単に説明する。図８において、
１９は、単位インバータ回路を示し、その単位インバー
タ回路はＰチャネルトランジスタ４及びＮチャネルトラ
ンジスタ５、およびそのトランジスタの上下に設けられ
た２つの定電流源２、３から構成され、定電流源２、３
はトランジスタを駆動する。
図を示す図である。リングオシレータ回路は、奇数段の
単位インバータをリング状に接続し電流制御により発振
させ、クロック信号を発生させる回路である。リングオ
シレータの発振原理を簡単に説明する。図８において、
１９は、単位インバータ回路を示し、その単位インバー
タ回路はＰチャネルトランジスタ４及びＮチャネルトラ
ンジスタ５、およびそのトランジスタの上下に設けられ
た２つの定電流源２、３から構成され、定電流源２、３
はトランジスタを駆動する。
【０００３】図９は、従来のリングオシレータの各イン
バータの出力信号の位相タイミングチャートを示す図で
ある。この遅延時間τは上下の定電流源２、３から供給
される電流の関数である。図１１は、従来のリングオシ
レータを構成するＣＭＯＳインバータの回路とその入出
力タイミングチャートおよび定電流源から供給される電
流と入出力間の遅延時間τとの関係を示す図である。図
９および図１１（ｂ）に示すように、各インバータの入
出力端子間の遅延時間、すなわち、インバータ１段当た
りの遅延時間はτである。また、図１１（ｃ）に示すよ
うに、定電流源２、３から供給される電流を増加すると
入出力間の遅延時間τは減少することが分かる。図８に
示すように、リングオシレータは、上述のような単位イ
ンバータをｎ段（奇数段）縦続接続することによって構
成される。
バータの出力信号の位相タイミングチャートを示す図で
ある。この遅延時間τは上下の定電流源２、３から供給
される電流の関数である。図１１は、従来のリングオシ
レータを構成するＣＭＯＳインバータの回路とその入出
力タイミングチャートおよび定電流源から供給される電
流と入出力間の遅延時間τとの関係を示す図である。図
９および図１１（ｂ）に示すように、各インバータの入
出力端子間の遅延時間、すなわち、インバータ１段当た
りの遅延時間はτである。また、図１１（ｃ）に示すよ
うに、定電流源２、３から供給される電流を増加すると
入出力間の遅延時間τは減少することが分かる。図８に
示すように、リングオシレータは、上述のような単位イ
ンバータをｎ段（奇数段）縦続接続することによって構
成される。
【０００４】インバータを駆動する定電流源２、３は電
流制御回路９によって制御される。例えば、１段目のイ
ンバータの入力が論理「Ｈ」であるとすると、最終段
（ｎ段目）のインバータの出力Ｖｎにはｎτ遅れて論理
「Ｌ」が出力される。最終段の出力は１段目の入力と接
続されているため、最終段の出力が論理「Ｌ」に変化す
ると、１段目の極性は論理「Ｌ」に反転する。ｎτ時間
後には最終段出力及び１段目入力は再び論理「Ｈ」に反
転する。このようにして、すべての出力端子が論理
「Ｈ」と論理「Ｌ」を繰り返し、リングオシレータは自
己発振を生じる。この時の発振周波数をｆ（＝１／Ｔ：
Ｔは発振周波数の１周期）とすると、インバータ１段当
たりの遅延時間τは τ＝（１／ｆ）／２ｎ＝１／２ｎｆ＝Ｔ／２ｎ （１） と表される。
流制御回路９によって制御される。例えば、１段目のイ
ンバータの入力が論理「Ｈ」であるとすると、最終段
（ｎ段目）のインバータの出力Ｖｎにはｎτ遅れて論理
「Ｌ」が出力される。最終段の出力は１段目の入力と接
続されているため、最終段の出力が論理「Ｌ」に変化す
ると、１段目の極性は論理「Ｌ」に反転する。ｎτ時間
後には最終段出力及び１段目入力は再び論理「Ｈ」に反
転する。このようにして、すべての出力端子が論理
「Ｈ」と論理「Ｌ」を繰り返し、リングオシレータは自
己発振を生じる。この時の発振周波数をｆ（＝１／Ｔ：
Ｔは発振周波数の１周期）とすると、インバータ１段当
たりの遅延時間τは τ＝（１／ｆ）／２ｎ＝１／２ｎｆ＝Ｔ／２ｎ （１） と表される。
【０００５】リングオシレータの各インバータで発生さ
れるクロック信号は、Ｖ1，Ｖ2，Ｖ3・・・Ｖnとして取
り出すことが出来る。これらの端子の信号のタイミング
チャートを図９に示す。連続する各インバータから出力
されるクロック信号は、Ｖ1，Ｖ2，Ｖ3，・・・Ｖnー1，
Ｖnの順に並び、各クロック間の遅延時間はτである。
これらのクロックはシステムの要求に合わせて種々の組
合わせで使用することができる。たとえば、これらのク
ロック信号を信号の立ち上がりエッジが連続する遅延信
号として組み立てる場合は、Ｖ1，Ｖ3，・・・Ｖn，
Ｖ2，Ｖ4，・・・Ｖn -1という順番になり、これらの隣
り合う信号の遅延時間ａは、図８の単位インバータ回路
１９の２段分の遅延時間であり、 ａ＝２τ＝（１／ｆ）／ｎ＝１／ｎｆ＝Ｔ／ｎ （２） と表される。
れるクロック信号は、Ｖ1，Ｖ2，Ｖ3・・・Ｖnとして取
り出すことが出来る。これらの端子の信号のタイミング
チャートを図９に示す。連続する各インバータから出力
されるクロック信号は、Ｖ1，Ｖ2，Ｖ3，・・・Ｖnー1，
Ｖnの順に並び、各クロック間の遅延時間はτである。
これらのクロックはシステムの要求に合わせて種々の組
合わせで使用することができる。たとえば、これらのク
ロック信号を信号の立ち上がりエッジが連続する遅延信
号として組み立てる場合は、Ｖ1，Ｖ3，・・・Ｖn，
Ｖ2，Ｖ4，・・・Ｖn -1という順番になり、これらの隣
り合う信号の遅延時間ａは、図８の単位インバータ回路
１９の２段分の遅延時間であり、 ａ＝２τ＝（１／ｆ）／ｎ＝１／ｎｆ＝Ｔ／ｎ （２） と表される。
【０００６】図１０は、図９の単位インバータ回路部の
段数を、一例として、１３段にした場合の全ての遅延ク
ロック信号を示す図である。この例の場合、立ち上がり
エッジが連続する出力クロック信号の並びは、Ｖ1，
Ｖ3，Ｖ5，Ｖ7，Ｖ9，Ｖ11，Ｖ1 3，Ｖ2，Ｖ4，Ｖ6，
Ｖ8，Ｖ10，Ｖ12，Ｖ1，・・・という順番になり、これ
らの隣り合う信号の遅延時間は２τ＝（１／ｆ）／ｎ＝
１／ｎｆとなる。すなわち、より多くのクロック遅延信
号を取り出すために単位インバータの数を多くしても連
続する遅延クロック信号間の遅延時間は常に２τであ
り、インバータの段数を増やしても遅延クロック信号間
の遅延時間を短くすることはできない。この遅延時間を
短くするには図１１（ｃ）に示すように定電流源の電流
を増加するしかないことが分かる。
段数を、一例として、１３段にした場合の全ての遅延ク
ロック信号を示す図である。この例の場合、立ち上がり
エッジが連続する出力クロック信号の並びは、Ｖ1，
Ｖ3，Ｖ5，Ｖ7，Ｖ9，Ｖ11，Ｖ1 3，Ｖ2，Ｖ4，Ｖ6，
Ｖ8，Ｖ10，Ｖ12，Ｖ1，・・・という順番になり、これ
らの隣り合う信号の遅延時間は２τ＝（１／ｆ）／ｎ＝
１／ｎｆとなる。すなわち、より多くのクロック遅延信
号を取り出すために単位インバータの数を多くしても連
続する遅延クロック信号間の遅延時間は常に２τであ
り、インバータの段数を増やしても遅延クロック信号間
の遅延時間を短くすることはできない。この遅延時間を
短くするには図１１（ｃ）に示すように定電流源の電流
を増加するしかないことが分かる。
【０００７】近年、ＨＤＤ（ハードディスクドライブ）
やＯＤＤ（光ディスクドライブ）等のように記録信号の
幅が種々存在するシステムの信号処理においては、ＰＬ
Ｌ等で生成した基準信号に対し、高精度で多くの遅延信
号が必要である。このようなニーズに対し、従来のリン
グオシレータにおいてこの遅延時間をさらに短縮し、す
なわち、発振周波数を上げ、また遅延信号の出力数を増
やすためには、インバータの段数と制御電流を増す必要
があった。
やＯＤＤ（光ディスクドライブ）等のように記録信号の
幅が種々存在するシステムの信号処理においては、ＰＬ
Ｌ等で生成した基準信号に対し、高精度で多くの遅延信
号が必要である。このようなニーズに対し、従来のリン
グオシレータにおいてこの遅延時間をさらに短縮し、す
なわち、発振周波数を上げ、また遅延信号の出力数を増
やすためには、インバータの段数と制御電流を増す必要
があった。
【０００８】
【発明が解決しようとする課題】しかしながら、遅延信
号の出力数を増やすためには、インバータの段数ｎを増
やすことになるが、（１）式から分かるように、リング
オシレータの発振周波数ｆは段数ｎに反比例して下がる
ために、制御電流が一定の場合は、インバータの段数ｎ
を増すと周波数が下がることになる。従って、発振周波
数ｆおよび遅延時間τを上げるためには制御電流を増す
ことが必要であるが、図１１（ｃ）に示すように、制御
電流ｉが大きくなると、制御電流ｉの増加に対して遅延
時間τは飽和してくるので、制御電流を増やして発振周
波数を上げることには限界があった。
号の出力数を増やすためには、インバータの段数ｎを増
やすことになるが、（１）式から分かるように、リング
オシレータの発振周波数ｆは段数ｎに反比例して下がる
ために、制御電流が一定の場合は、インバータの段数ｎ
を増すと周波数が下がることになる。従って、発振周波
数ｆおよび遅延時間τを上げるためには制御電流を増す
ことが必要であるが、図１１（ｃ）に示すように、制御
電流ｉが大きくなると、制御電流ｉの増加に対して遅延
時間τは飽和してくるので、制御電流を増やして発振周
波数を上げることには限界があった。
【０００９】さらに、単位インバータ回路１９を増やす
ことは、定電流源２，３の段数を増やすことになる。定
電流源はＩＣ内で大きな面積を必要とするので、単位イ
ンバータ回路１９を増すことは好ましくない。つまり、
従来の単位インバータを用いて、この遅延時間τを減少
することは困難であった。また遅延信号の数を増やすた
めに単位インバータを増すとＩＣ回路の面積が大きくな
る不都合があった。
ことは、定電流源２，３の段数を増やすことになる。定
電流源はＩＣ内で大きな面積を必要とするので、単位イ
ンバータ回路１９を増すことは好ましくない。つまり、
従来の単位インバータを用いて、この遅延時間τを減少
することは困難であった。また遅延信号の数を増やすた
めに単位インバータを増すとＩＣ回路の面積が大きくな
る不都合があった。
【００１０】
【課題を解決するための手段】本発明では、このような
場合、発振周波数ｆやリングオシレータの１ループ内の
インバータの段数ｎを変えることなく、同じ制御電流／
発振周波数特性のままで、連続する遅延信号の遅延時間
τを短縮し、さらに遅延信号の数を増やすことを目的と
する。
場合、発振周波数ｆやリングオシレータの１ループ内の
インバータの段数ｎを変えることなく、同じ制御電流／
発振周波数特性のままで、連続する遅延信号の遅延時間
τを短縮し、さらに遅延信号の数を増やすことを目的と
する。
【００１１】本発明の目的を達成するために、本発明の
リングオシレータは、ＰチャネルトランジスタとＮチャ
ネルトランジスタの直列回路を並列に接続し、電流制御
回路によって制御される定電流源をこれらの並列回路の
Ｐチャネル側およびＮチャネル側にそれぞれ接続するこ
とによって単位インバータ回路を形成し、これらの単位
インバータ回路を奇数段接続するように構成される。
リングオシレータは、ＰチャネルトランジスタとＮチャ
ネルトランジスタの直列回路を並列に接続し、電流制御
回路によって制御される定電流源をこれらの並列回路の
Ｐチャネル側およびＮチャネル側にそれぞれ接続するこ
とによって単位インバータ回路を形成し、これらの単位
インバータ回路を奇数段接続するように構成される。
【００１２】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続するように構成される。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続するように構成される。
【００１３】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続するように構成される。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続するように構成される。
【００１４】さらに、本発明のリングオシレータは、第
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設け、クロック信号（Ｖ1，Ｖ2，
Ｖ3，・・・Ｖ(2nー1)，Ｖ2n）を得るように構成され
る。
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設け、クロック信号（Ｖ1，Ｖ2，
Ｖ3，・・・Ｖ(2nー1)，Ｖ2n）を得るように構成され
る。
【００１５】さらに、本発明のリングオシレータは、イ
ンバータ出力側のクロック端子からのクロック信号をＶ
1，Ｖ4，Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，
Ｖ2，Ｖ3，Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，
Ｖ1，Ｖ4，・・・の順序で取り出すように構成される。
ンバータ出力側のクロック端子からのクロック信号をＶ
1，Ｖ4，Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，
Ｖ2，Ｖ3，Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，
Ｖ1，Ｖ4，・・・の順序で取り出すように構成される。
【００１６】さらに、本発明のリングオシレータは、イ
ンバータ出力側のクロック端子からのクロック信号をＶ
2，Ｖ3，Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ
1，Ｖ4，Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，
Ｖ2，Ｖ3，・・・の順序で取り出すように構成される。
ンバータ出力側のクロック端子からのクロック信号をＶ
2，Ｖ3，Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ
1，Ｖ4，Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，
Ｖ2，Ｖ3，・・・の順序で取り出すように構成される。
【００１７】
【作用】本発明のリングオシレータにおいては、Ｐチャ
ネルトランジスタとＮチャネルトランジスタの直列回路
を並列に接続し、電流制御回路によって制御される定電
流源をこれらの並列回路のＰチャネル側およびＮチャネ
ル側にそれぞれ接続することによって単位インバータ回
路を形成し、これらの単位インバータ回路を奇数段接続
することによって、各インバータ段の遅延時間を短く
し、かつ多数のクロック信号を取り出すことができる。
ネルトランジスタとＮチャネルトランジスタの直列回路
を並列に接続し、電流制御回路によって制御される定電
流源をこれらの並列回路のＰチャネル側およびＮチャネ
ル側にそれぞれ接続することによって単位インバータ回
路を形成し、これらの単位インバータ回路を奇数段接続
することによって、各インバータ段の遅延時間を短く
し、かつ多数のクロック信号を取り出すことができる。
【００１８】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続することによって、各インバータ段の遅延時間
を短くし、かつ多数のクロック信号を取り出すことがで
きる。さらに、定電流源の数を１／２にしたことによっ
て小型のＩＣを製造することができる。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続することによって、各インバータ段の遅延時間
を短くし、かつ多数のクロック信号を取り出すことがで
きる。さらに、定電流源の数を１／２にしたことによっ
て小型のＩＣを製造することができる。
【００１９】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。さらに、定電流源の数を１／２にしたことによって
小型のＩＣを製造することができる。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。さらに、定電流源の数を１／２にしたことによって
小型のＩＣを製造することができる。
【００２０】さらに、本発明のリングオシレータは、第
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設けるようにしたので、各クロック信
号Ｖ1とＶ2間，Ｖ3とＶ4間，・・・Ｖ(2nー1)とＶ2n間の
遅延時間をそれぞれτとなるようにすることができる。
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設けるようにしたので、各クロック信
号Ｖ1とＶ2間，Ｖ3とＶ4間，・・・Ｖ(2nー1)とＶ2n間の
遅延時間をそれぞれτとなるようにすることができる。
【００２１】さらに、本発明のリングオシレータは、ク
ロック端子からのクロック信号をＶ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，Ｖ6，
Ｖ7，Ｖ1 0，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，・・
・の順序で取り出すことによって、各遅延クロック間の
遅延時間をτとなるようにすることができる。
ロック端子からのクロック信号をＶ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，Ｖ6，
Ｖ7，Ｖ1 0，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，・・
・の順序で取り出すことによって、各遅延クロック間の
遅延時間をτとなるようにすることができる。
【００２２】さらに、本発明のリングオシレータは、ク
ロック端子からのクロック信号をＶ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・の
順序で取り出すことによって、各遅延クロック間の遅延
時間をτとなるようにすることができる。
ロック端子からのクロック信号をＶ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・の
順序で取り出すことによって、各遅延クロック間の遅延
時間をτとなるようにすることができる。
【００２３】
（実施例１）図１は本発明の第１の実施例のリングオシ
レータを示す図である。図１において９は電流制御回路
部、２，３，１０，１５，１６，２１は定電流源、４，
５，６，７，１１，１２，１３，１４，１７，１８，１
９，２０はトランジスタ、２２はリングオシレータの構
成の単位となる単位インバータ回路部２２、Ｖ1，Ｖ2，
Ｖ3・・・Ｖ2n-1，Ｖnは出力クロック信号である。
レータを示す図である。図１において９は電流制御回路
部、２，３，１０，１５，１６，２１は定電流源、４，
５，６，７，１１，１２，１３，１４，１７，１８，１
９，２０はトランジスタ、２２はリングオシレータの構
成の単位となる単位インバータ回路部２２、Ｖ1，Ｖ2，
Ｖ3・・・Ｖ2n-1，Ｖnは出力クロック信号である。
【００２４】電流制御回路部９から制御される図中のす
べての定電流源は同一の電流でカレントミラーを受け
る。これらの定電流源の電流がカレントミラーされるこ
とにより奇数段でｎ段のリングオシレータは自己発振を
始める。単位インバータ回路部２２は２つのインバータ
が定電流源２，３を共通にした構成になっている。発振
を開始すると、２つのインバータの出力は一方が論理
「Ｈ」で他方が論理「Ｌ」という動作を繰り返す。
べての定電流源は同一の電流でカレントミラーを受け
る。これらの定電流源の電流がカレントミラーされるこ
とにより奇数段でｎ段のリングオシレータは自己発振を
始める。単位インバータ回路部２２は２つのインバータ
が定電流源２，３を共通にした構成になっている。発振
を開始すると、２つのインバータの出力は一方が論理
「Ｈ」で他方が論理「Ｌ」という動作を繰り返す。
【００２５】本発明のリングオシレータは、単位インバ
ータ回路部２２を奇数段、かつｎ段連続で、かつリング
状に接続する。また、この単位インバータ回路部２２内
の２つのインバータの内、左側のトランジスタ４、５で
構成されるインバータを奇数番のインバータ、右側のト
ランジスタ６、７で構成されるインバータを偶数番のイ
ンバータとすると、リングオシレータ回路全体としては
奇数番インバータだけを接続したリングと偶数番インバ
ータだけを接続したリングの２つのリングが定電流源を
共通にした構成で接続される。
ータ回路部２２を奇数段、かつｎ段連続で、かつリング
状に接続する。また、この単位インバータ回路部２２内
の２つのインバータの内、左側のトランジスタ４、５で
構成されるインバータを奇数番のインバータ、右側のト
ランジスタ６、７で構成されるインバータを偶数番のイ
ンバータとすると、リングオシレータ回路全体としては
奇数番インバータだけを接続したリングと偶数番インバ
ータだけを接続したリングの２つのリングが定電流源を
共通にした構成で接続される。
【００２６】奇数番インバータと偶数番インバータは異
なるループのリングオシレータとして発振するが、それ
ぞれ定電流源が共通になっているために、この電流は２
つの奇数、偶数インバータの内いずれか一方に過渡的に
流れる。このため奇数番インバータと偶数番インバータ
からなるそれぞれ２つのリングオシレータの出力信号は
完全に逆相となる。
なるループのリングオシレータとして発振するが、それ
ぞれ定電流源が共通になっているために、この電流は２
つの奇数、偶数インバータの内いずれか一方に過渡的に
流れる。このため奇数番インバータと偶数番インバータ
からなるそれぞれ２つのリングオシレータの出力信号は
完全に逆相となる。
【００２７】図１のインバータ回路部２２中のトランジ
スタ４，５で構成される奇数番インバータとトランジス
タ６，７で構成される偶数番インバータの内、奇数番イ
ンバータの入力に論理「Ｈ」が入ると仮定すると、Ｐチ
ャネルトランジスタ４がオフし、Ｎチャネルトランジス
タ５がオンする。この瞬間、過渡的に定電流源３はトラ
ンジスタ５を通して後段のトランジスタ１１，１２から
構成される奇数段インバータから電荷を引き抜きトラン
ジスタ１１，１２から構成される奇数段インバータの入
力論理を「Ｌ」にする。
スタ４，５で構成される奇数番インバータとトランジス
タ６，７で構成される偶数番インバータの内、奇数番イ
ンバータの入力に論理「Ｈ」が入ると仮定すると、Ｐチ
ャネルトランジスタ４がオフし、Ｎチャネルトランジス
タ５がオンする。この瞬間、過渡的に定電流源３はトラ
ンジスタ５を通して後段のトランジスタ１１，１２から
構成される奇数段インバータから電荷を引き抜きトラン
ジスタ１１，１２から構成される奇数段インバータの入
力論理を「Ｌ」にする。
【００２８】一方、偶数番インバータ６，７の入力には
論理「Ｌ」が入力する。この時、Ｐチャネルトランジス
タ６がオンし、Ｎチャネルトランジスタ７はオフにな
る。この瞬間、過渡的に定電流２はトランジスタ６を通
して後段のトランジスタ１３，１４から構成される偶数
インバータに電荷を供給しトランジスタ１３，１４から
構成される偶数インバータの入力論理を「Ｈ」とする。
論理「Ｌ」が入力する。この時、Ｐチャネルトランジス
タ６がオンし、Ｎチャネルトランジスタ７はオフにな
る。この瞬間、過渡的に定電流２はトランジスタ６を通
して後段のトランジスタ１３，１４から構成される偶数
インバータに電荷を供給しトランジスタ１３，１４から
構成される偶数インバータの入力論理を「Ｈ」とする。
【００２９】このように、第１段の奇数インバータに論
理「Ｈ」、偶数インバータに論理「Ｌ」が入力すると、
それぞれの奇数および偶数インバータの状態を以前と反
転状態にすると共に、それぞれトランジスタ４，５から
構成される奇数インバータおよびトランジスタ６，７か
ら構成される偶数インバータは、それぞれ論理「Ｌ」お
よび論理「Ｈ」の逆相論理を出力する。このように、次
段以降のインバータは順次逆相の出力となり、奇数番と
偶数番の２つのループは全体が完全に逆相の発振をす
る。
理「Ｈ」、偶数インバータに論理「Ｌ」が入力すると、
それぞれの奇数および偶数インバータの状態を以前と反
転状態にすると共に、それぞれトランジスタ４，５から
構成される奇数インバータおよびトランジスタ６，７か
ら構成される偶数インバータは、それぞれ論理「Ｌ」お
よび論理「Ｈ」の逆相論理を出力する。このように、次
段以降のインバータは順次逆相の出力となり、奇数番と
偶数番の２つのループは全体が完全に逆相の発振をす
る。
【００３０】図２は図１に示すリングオシレータ回路内
の各出力信号のタイミングチャートを示す図である。こ
のリングオシレータ回路において、あるクロック信号
（例えば、Ｖ1）を基準にして、すべての出力端子のク
ロック信号を遅延信号として使用したい場合の出力クロ
ック信号のタイミングチャートは図２に示す関係にな
る。例えば、信号の立ち上がりエッジが連続する遅延信
号を作る場合は、Ｖ1，Ｖ4，・・・、Ｖ2，Ｖ3，・・
・、Ｖ2(n-1)-1，Ｖ2n,Ｖ1，Ｖ4，・・・という順番に
なる。これらの隣り合う信号の遅延時間τはτ＝（１／
ｆ）／２ｎ＝１／２ｎｆとなる。この遅延時間は、回路
的には図１の単位インバータ回路部２２の１段の遅延時
間に相当する。
の各出力信号のタイミングチャートを示す図である。こ
のリングオシレータ回路において、あるクロック信号
（例えば、Ｖ1）を基準にして、すべての出力端子のク
ロック信号を遅延信号として使用したい場合の出力クロ
ック信号のタイミングチャートは図２に示す関係にな
る。例えば、信号の立ち上がりエッジが連続する遅延信
号を作る場合は、Ｖ1，Ｖ4，・・・、Ｖ2，Ｖ3，・・
・、Ｖ2(n-1)-1，Ｖ2n,Ｖ1，Ｖ4，・・・という順番に
なる。これらの隣り合う信号の遅延時間τはτ＝（１／
ｆ）／２ｎ＝１／２ｎｆとなる。この遅延時間は、回路
的には図１の単位インバータ回路部２２の１段の遅延時
間に相当する。
【００３１】また、例えば、信号の立ち下がりエッジが
連続する遅延信号を作る場合は、Ｖ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・と
いう順番になる。これらの隣り合う信号の遅延時間τも
同様にτ＝（１／ｆ）／２ｎ＝１／２ｎｆとなる。この
遅延時間は、回路的には図１の単位インバータ回路部２
２の１段の遅延時間に相当する。
連続する遅延信号を作る場合は、Ｖ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・と
いう順番になる。これらの隣り合う信号の遅延時間τも
同様にτ＝（１／ｆ）／２ｎ＝１／２ｎｆとなる。この
遅延時間は、回路的には図１の単位インバータ回路部２
２の１段の遅延時間に相当する。
【００３２】従来のリングオシレータにおいては、ある
インバータ出力クロック信号を基準にして連続する遅延
信号として使用したい場合、例えば、立ち上がりエッジ
で始まる連続するクロック信号の各段の間隔（遅延時
間）はインバータ２段分（＝２τ）であったが、本発明
ではインバータ１段分（＝τ）に短縮される。このため
に、従来のリングオシレータと比べて、同じ周波数で２
倍の数のクロック信号を得ることができる。
インバータ出力クロック信号を基準にして連続する遅延
信号として使用したい場合、例えば、立ち上がりエッジ
で始まる連続するクロック信号の各段の間隔（遅延時
間）はインバータ２段分（＝２τ）であったが、本発明
ではインバータ１段分（＝τ）に短縮される。このため
に、従来のリングオシレータと比べて、同じ周波数で２
倍の数のクロック信号を得ることができる。
【００３３】従来の技術によってこのように同じ周波数
で２倍の数のクロック信号を得ようとすれば、デバイス
技術によって遅延時間を１／２にしなければならなかっ
た。本発明においては、デバイスは従来のままのものを
用いてクロック信号間の遅延時間を従来の１／２倍にす
ることができる。また、リングオシレータを構成する定
電流源の電流値を従来のものと変更しないので、制御電
流／発振周波数の特性は従来のままで、各出力クロック
信号間の遅延時間を短縮することができる。さらに、本
発明では、従来のリングオシレータと比べて、インバー
タの段数は２倍になるが、定電流源の数は従来のリング
オシレータと同一である。従って、従来と比べて、２倍
の遅延クロック信号が得られるが、ＩＣの面積のほとん
どを占める定電流源が同じであるので、ＩＣ回路全体と
しての大きさはほとんど変化がない。
で２倍の数のクロック信号を得ようとすれば、デバイス
技術によって遅延時間を１／２にしなければならなかっ
た。本発明においては、デバイスは従来のままのものを
用いてクロック信号間の遅延時間を従来の１／２倍にす
ることができる。また、リングオシレータを構成する定
電流源の電流値を従来のものと変更しないので、制御電
流／発振周波数の特性は従来のままで、各出力クロック
信号間の遅延時間を短縮することができる。さらに、本
発明では、従来のリングオシレータと比べて、インバー
タの段数は２倍になるが、定電流源の数は従来のリング
オシレータと同一である。従って、従来と比べて、２倍
の遅延クロック信号が得られるが、ＩＣの面積のほとん
どを占める定電流源が同じであるので、ＩＣ回路全体と
しての大きさはほとんど変化がない。
【００３４】図３は、図１の単位インバータ回路部の段
数を、一例として、７段にした場合の全ての遅延クロッ
ク信号を示す図である。この例の場合、立ち上がりエッ
ジが連続する出力クロック信号の並びは、Ｖ1，Ｖ4，Ｖ
5，Ｖ8，Ｖ9，Ｖ12，Ｖ13，Ｖ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，Ｖ11，Ｖ14，Ｖ1・・・という順番になり、これ
らの隣り合う信号の遅延時間はτ＝（１／ｆ）／２ｎ＝
１／２ｎｆとなる。本発明と同じクロック信号数が得ら
れる図１０の従来の１３段のリングオシレータと比べて
みると、本発明においては、隣り合う信号の遅延時間が
τであるのに対して、従来のリングオシレータにおいて
は、隣り合う信号の遅延時間が２τであることが分か
る。従って、本発明のリングオシレータは従来のリング
オシレータに対して各クロック周波数間の遅延時間が従
来と比べて１／２倍になることが理解できる。
数を、一例として、７段にした場合の全ての遅延クロッ
ク信号を示す図である。この例の場合、立ち上がりエッ
ジが連続する出力クロック信号の並びは、Ｖ1，Ｖ4，Ｖ
5，Ｖ8，Ｖ9，Ｖ12，Ｖ13，Ｖ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，Ｖ11，Ｖ14，Ｖ1・・・という順番になり、これ
らの隣り合う信号の遅延時間はτ＝（１／ｆ）／２ｎ＝
１／２ｎｆとなる。本発明と同じクロック信号数が得ら
れる図１０の従来の１３段のリングオシレータと比べて
みると、本発明においては、隣り合う信号の遅延時間が
τであるのに対して、従来のリングオシレータにおいて
は、隣り合う信号の遅延時間が２τであることが分か
る。従って、本発明のリングオシレータは従来のリング
オシレータに対して各クロック周波数間の遅延時間が従
来と比べて１／２倍になることが理解できる。
【００３５】（実施例２）図４は本発明の第２の実施例
によるＣＭＯＳリングオシレータ回路を示す図である。
図４においては、単位インバータ回路２０内の２つのＮ
チャネルトランジスタが共通の定電流源に接続されず
に、ＧＮＤ８に接続されている点が第１の実施例と異な
る。図４のリングオシレータの動作は図１のリングオシ
レータの動作とほぼ同一であるが、ＶCC側（立ち下がり
側）の制御ができないために出力信号の立ち下がり時間
のバラツキが第１の実施例より多くなるデメリットがあ
る。
によるＣＭＯＳリングオシレータ回路を示す図である。
図４においては、単位インバータ回路２０内の２つのＮ
チャネルトランジスタが共通の定電流源に接続されず
に、ＧＮＤ８に接続されている点が第１の実施例と異な
る。図４のリングオシレータの動作は図１のリングオシ
レータの動作とほぼ同一であるが、ＶCC側（立ち下がり
側）の制御ができないために出力信号の立ち下がり時間
のバラツキが第１の実施例より多くなるデメリットがあ
る。
【００３６】より詳細に述べれば、図５に示すように、
差動で動作するペアのインバータの出力、例えば、Ｖ1
とＶ2，Ｖ3とＶ4・・・Ｖ2n-1とＶ2nの組において、立
ち下がりエッジの方がΔτ時間位相が進む点である。し
かしながら、組み立てられた一連の遅延クロック信号間
の間隔はτで一定である。
差動で動作するペアのインバータの出力、例えば、Ｖ1
とＶ2，Ｖ3とＶ4・・・Ｖ2n-1とＶ2nの組において、立
ち下がりエッジの方がΔτ時間位相が進む点である。し
かしながら、組み立てられた一連の遅延クロック信号間
の間隔はτで一定である。
【００３７】しかしながら、第１の実施例と比べて、Ｉ
Ｃの面積の大部分を占める定電流源の数を減少できるの
で小型のＩＣ回路を作ることができる。さらに、一方の
定電流源が不要となるので、低い電源電圧での動作が可
能となる。この実施例は、出力信号の立ち下がり時間の
バラツキは少し大きくなるが、遅延時間の精度にマージ
ンがとれるシステムに使用することができる。
Ｃの面積の大部分を占める定電流源の数を減少できるの
で小型のＩＣ回路を作ることができる。さらに、一方の
定電流源が不要となるので、低い電源電圧での動作が可
能となる。この実施例は、出力信号の立ち下がり時間の
バラツキは少し大きくなるが、遅延時間の精度にマージ
ンがとれるシステムに使用することができる。
【００３８】（実施例３）図６は本発明の第３の実施例
によるＣＭＯＳリングオシレータ回路を示す図である。
図６においては、単位インバータ回路２０内の２つのＰ
チャネルトランジスタが共通の定電流源に接続されず
に、１つのＶCCに接続されている点が第１の実施例と異
なる。図６のリングオシレータの動作は図１のリングオ
シレータの動作とほぼ同一であるが、ＶCC側（立ち上が
り側）の制御ができないために出力信号の立ち上がり時
間のバラツキが第１の実施例より多くなるデメリットが
ある。
によるＣＭＯＳリングオシレータ回路を示す図である。
図６においては、単位インバータ回路２０内の２つのＰ
チャネルトランジスタが共通の定電流源に接続されず
に、１つのＶCCに接続されている点が第１の実施例と異
なる。図６のリングオシレータの動作は図１のリングオ
シレータの動作とほぼ同一であるが、ＶCC側（立ち上が
り側）の制御ができないために出力信号の立ち上がり時
間のバラツキが第１の実施例より多くなるデメリットが
ある。
【００３９】より詳細に述べれば、図７に示すように、
差動で動作するペアのインバータの出力、例えば、Ｖ1
とＶ2，Ｖ3とＶ4，・・・，Ｖ2n-1とＶ2nの組におい
て、立ち上がりエッジの方がΔτ時間位相が進む点であ
る。しかしながら、組み立てられた一連の遅延クロック
信号間の間隔はτで一定である。
差動で動作するペアのインバータの出力、例えば、Ｖ1
とＶ2，Ｖ3とＶ4，・・・，Ｖ2n-1とＶ2nの組におい
て、立ち上がりエッジの方がΔτ時間位相が進む点であ
る。しかしながら、組み立てられた一連の遅延クロック
信号間の間隔はτで一定である。
【００４０】しかしながら、第１の実施例と比べて、Ｉ
Ｃの面積の大部分を占める定電流源の数を減少できるの
で小型のＩＣ回路を作ることができる。さらに、一方の
定電流源が不要となるので、低い電源電圧での動作が可
能となる。この実施例は、出力信号の立ち上がり時間の
バラツキは少し大きくなるが、遅延時間の精度にマージ
ンがとれるシステムに使用することができる。
Ｃの面積の大部分を占める定電流源の数を減少できるの
で小型のＩＣ回路を作ることができる。さらに、一方の
定電流源が不要となるので、低い電源電圧での動作が可
能となる。この実施例は、出力信号の立ち上がり時間の
バラツキは少し大きくなるが、遅延時間の精度にマージ
ンがとれるシステムに使用することができる。
【００４１】
【発明の効果】本発明のリングオシレータにおいては、
ＰチャネルトランジスタとＮチャネルトランジスタの直
列回路を並列に接続し、電流制御回路によって制御され
る定電流源をこれらの並列回路のＰチャネル側およびＮ
チャネル側にそれぞれ接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。
ＰチャネルトランジスタとＮチャネルトランジスタの直
列回路を並列に接続し、電流制御回路によって制御され
る定電流源をこれらの並列回路のＰチャネル側およびＮ
チャネル側にそれぞれ接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。
【００４２】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続することによって、各インバータ段の遅延時間
を短くし、かつ多数のクロック信号を取り出すことがで
きる。さらに、定電流源を１／２にしたことによって小
型でのＩＣを製造することができる。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＰチャネル側に接続し、
Ｎチャネル側はアースに接続することによって単位イン
バータ回路を形成し、これらの単位インバータ回路を奇
数段接続することによって、各インバータ段の遅延時間
を短くし、かつ多数のクロック信号を取り出すことがで
きる。さらに、定電流源を１／２にしたことによって小
型でのＩＣを製造することができる。
【００４３】さらに、本発明のリングオシレータは、Ｐ
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。さらに、定電流源を１／２にしたことによって小型
のＩＣを製造することができる。
チャネルトランジスタとＮチャネルトランジスタの直列
回路を並列に接続し、電流制御回路によって制御される
定電流源をこれらの並列回路のＮチャネル側に接続し、
Ｐチャネル側は電源に接続することによって単位インバ
ータ回路を形成し、これらの単位インバータ回路を奇数
段接続することによって、各インバータ段の遅延時間を
短くし、かつ多数のクロック信号を取り出すことができ
る。さらに、定電流源を１／２にしたことによって小型
のＩＣを製造することができる。
【００４４】さらに、本発明のリングオシレータは、第
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設けるようにしたので、それぞれ各ク
ロック信号Ｖ1とＶ2間，Ｖ3とＶ4間，・・・Ｖ(2nー1)と
Ｖ2n間の遅延時間を短くすることができる。
ｉ段（ｉ＝１〜ｎ）の単位インバータ回路の奇数インバ
ータ側の出力を第（ｉ＋１）段の単位インバータ回路の
奇数インバータ側の入力に接続し、偶数インバータ側の
出力を第（ｉ＋１）段の単位インバータ回路の偶数イン
バータ側の入力に接続し、奇数インバータ側出力端子お
よび偶数インバータ側出力端子にクロック信号を取り出
すクロック端子を設けるようにしたので、それぞれ各ク
ロック信号Ｖ1とＶ2間，Ｖ3とＶ4間，・・・Ｖ(2nー1)と
Ｖ2n間の遅延時間を短くすることができる。
【００４５】さらに、本発明のリングオシレータは、ク
ロック端子からのクロック信号をＶ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，Ｖ6，
Ｖ7，Ｖ1 0，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，・・
・の順序で取り出すことによって、各遅延クロック信号
間の遅延時間を短くでき、かつ遅延間隔τ＝１／２ｎｆ
のクロック信号を作ることができる。
ロック端子からのクロック信号をＶ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，Ｖ6，
Ｖ7，Ｖ1 0，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，・・
・の順序で取り出すことによって、各遅延クロック信号
間の遅延時間を短くでき、かつ遅延間隔τ＝１／２ｎｆ
のクロック信号を作ることができる。
【００４６】さらに、本発明のリングオシレータは、ク
ロック端子からのクロック信号をＶ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・の
順序で取り出すことによって、各遅延クロック信号間の
遅延時間を短くでき、かつ遅延間隔τ＝１／２ｎｆのク
ロック信号を作ることができる。
ロック端子からのクロック信号をＶ2，Ｖ3，Ｖ6，Ｖ7，
Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，Ｖ4，Ｖ5，Ｖ8，
Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，Ｖ3，・・・の
順序で取り出すことによって、各遅延クロック信号間の
遅延時間を短くでき、かつ遅延間隔τ＝１／２ｎｆのク
ロック信号を作ることができる。
【図１】 本発明の第１の実施例によるＣＭＯＳリング
オシレータの回路を示す図である。
オシレータの回路を示す図である。
【図２】 図１に示す回路の出力信号のタイミングチャ
ートを示す図である。
ートを示す図である。
【図３】 図１に示す回路の段数を７段とした場合の出
力信号のタイミングチャートを示す図である。
力信号のタイミングチャートを示す図である。
【図４】 本発明の第２の実施例によるＣＭＯＳリング
オシレータの回路を示す図である。
オシレータの回路を示す図である。
【図５】 図４に示す回路の出力信号のタイミングチャ
ートを示す図である。
ートを示す図である。
【図６】 本発明の第３の実施例によるＣＭＯＳリング
オシレータの回路を示す図である。
オシレータの回路を示す図である。
【図７】 図６に示す回路の出力信号のタイミングチャ
ートを示す図である。
ートを示す図である。
【図８】 従来のＣＭＯＳリングオシレータの回路を示
す図である。
す図である。
【図９】 図８に示す回路の出力信号のタイミングチャ
ートを示す図である。
ートを示す図である。
【図１０】 図８に示す回路の段数を１３段とした場合
の出力信号のタイミングチャートを示す図である。
の出力信号のタイミングチャートを示す図である。
【図１１】 従来のリングオシレータを構成するＣＭＯ
Ｓインバータの回路、その入出力タイミングチャートお
よび定電流源から供給される電流と入出力間の遅延時間
τとの関係を示す図である。
Ｓインバータの回路、その入出力タイミングチャートお
よび定電流源から供給される電流と入出力間の遅延時間
τとの関係を示す図である。
１ 電源（Ｖcc） ２、３ 定電流源 ９ 電流制御回路部 ２，３，１０，１５，１６，２１ 定電流源 ４，５，６，７ トランジスタ ８ アース（ＧＮＤ） ９ 電流制御回路 １１，１２，１３，１４ トランジスタ １７，１８，１９，２０ トランジスタ １９ 単位インバータ回路 ２０ 単位インバータ回路 ２２ 単位インバータ回路 Ｖ1，Ｖ2，Ｖ3・・・Ｖ2n-1，Ｖ2n クロック出力信号
Claims (6)
- 【請求項１】 ＰチャネルトランジスタとＮチャネルト
ランジスタの直列回路を並列に接続し、電流制御回路に
よって制御される定電流源をこれらの並列回路のＰチャ
ネル側およびＮチャネル側にそれぞれ接続することによ
って単位インバータ回路を構成し、これらの単位インバ
ータ回路を奇数段接続することを特徴とするリングオシ
レータ。 - 【請求項２】 ＰチャネルトランジスタとＮチャネルト
ランジスタの直列回路を並列に接続し、電流制御回路に
よって制御される定電流源をこれらの並列回路のＰチャ
ネル側に接続し、Ｎチャネル側はアースに接続すること
によって単位インバータ回路を構成し、これらの単位イ
ンバータ回路を奇数段接続することを特徴とするリング
オシレータ。 - 【請求項３】 ＰチャネルトランジスタとＮチャネルト
ランジスタの直列回路を並列に接続し、電流制御回路に
よって制御される定電流源をこれらの並列回路のＮチャ
ネル側に接続し、Ｐチャネル側は電源に接続することに
よって単位インバータ回路を構成し、これらの単位イン
バータ回路を奇数段接続することを特徴とするリングオ
シレータ。 - 【請求項４】 請求項１〜３のいずれかに記載のリング
オシレータにおいて：第ｉ段（ｉ＝１〜ｎ）の単位イン
バータ回路の奇数インバータ側の出力を第（ｉ＋１）段
の単位インバータ回路の奇数インバータ側の入力に接続
し、偶数インバータ側の出力を第（ｉ＋１）段の単位イ
ンバータ回路の偶数インバータ側の入力に接続し、奇数
インバータ側出力端子および偶数インバータ側出力端子
にクロック信号を取り出すクロック端子を設け、クロッ
ク信号（Ｖ1，Ｖ2，Ｖ3，・・・Ｖ(2nー1)，Ｖ2n）を得
ることを特徴とするリングオシレータ。 - 【請求項５】 請求項４記載のリングオシレータにおい
て：クロック端子からのクロック信号をＶ1，Ｖ4，
Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1 )，Ｖ(2nー1)，Ｖ2，
Ｖ3，Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n-1)-1，Ｖ2n，Ｖ1，
Ｖ４，・・・の順序で取り出すことを特徴とするリング
オシレータ。 - 【請求項６】 請求項４記載のリングオシレータにおい
て：クロック端子からのクロック信号をＶ２，Ｖ3，
Ｖ6，Ｖ7，Ｖ10，・・・Ｖ2(n- 1)-1，Ｖ2n，Ｖ1，Ｖ4，
Ｖ5，Ｖ8，Ｖ9，・・・Ｖ2(nー1)，Ｖ(2nー1)，Ｖ2，
Ｖ3，・・・の順序で取り出すことを特徴とするリング
オシレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137870A JPH08330912A (ja) | 1995-06-05 | 1995-06-05 | リングオシレータ |
| US08/821,315 US5703541A (en) | 1995-06-05 | 1997-03-20 | Ring oscillator with two inverters per unit inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137870A JPH08330912A (ja) | 1995-06-05 | 1995-06-05 | リングオシレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330912A true JPH08330912A (ja) | 1996-12-13 |
Family
ID=15208647
Family Applications (1)
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|---|---|---|---|
| JP7137870A Pending JPH08330912A (ja) | 1995-06-05 | 1995-06-05 | リングオシレータ |
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