JP3618567B2

JP3618567B2 - 信号制御発振器用に配列された遅延要素

Info

Publication number: JP3618567B2
Application number: JP03252699A
Authority: JP
Inventors: リ・チン・サイ; ジョニー・キュー・ツァン; デイビッド・ビー・ホーレンベック
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1998-02-12
Filing date: 1999-02-10
Publication date: 2005-02-09
Anticipated expiration: 2019-02-10
Also published as: EP0936736A1; EP0936736B1; JPH11355105A; US6157266A; DE69802776D1; DE69802776T2

Description

【０００１】
【発明の属する技術分野】
本発明は一般に、閉リング状に相互接続された多数の遅延要素を有するタイプの発振器に関するものであり、特に、発振の周波数を変えるために遅延が信号によって制御される発振器に関するものである。
【０００２】
【従来の技術】
従来の技術において、様々なリング発振器が知られている。インバータが遅延要素として利用され、閉リング状に相互接続される。それぞれの遅延要素の遅延量は、それぞれのインバータに関する寄生容量の充電に供し得る電流の流れを制御することにより、制御される。
【０００３】
リング発振器の設計には様々な問題がある。いくつかの従来技術の発振器設計においては、高周波動作が制限される。他のいくつかの発振器設計では、その発振器の製造に採用された工程のばらつきに関連して、発振周波数又は振幅が広範囲にわたって変化してしまう。さらに他の発振器設計は、電源の変動に対し実質的な反応性を持ち、非対称の立ち上がり時間及び立ち下がり時間を有してしまう。
【０００４】
リング発振器に求められるのは、製造工程のばらつき及び電源の変動による発振周波数の広がり及び振幅の広がりを制限すると共に、高周波動作、及び実質的に対称の立ち上がり及び立ち下がり時間を提供することである。
【０００５】
【発明が解決しようとする課題】
本発明による発振器は、製造工程のばらつき及び電源の変動による発振周波数の広がり及び振幅の広がりを制限すると共に、高周波動作、及び実質的に対称の立ち上がり及び立ち下がり時間を提供する。
【０００６】
【課題を解決するための手段】
簡潔に一般的な用語で言うと、本発明は、各々がそれぞれの差動トランジスタ対を含む一連の能動遅延要素から成るリング型信号制御発振器を含む。差動トランジスタ対の入力及び出力は、閉リング状に相互接続され、それぞれの遅延要素の遅延により決定される周波数で発振を発生する。差動トランジスタ対は更に、遅延要素の遅延量を制御する為の一対の電流源入力と、遅延量を安定させる為の一対の負荷入力をも有する。
【０００７】
能動遅延要素については、第一及び第二の信号制御電流源の各々が、差動トランジスタ対の電流源入力のそれぞれ一つに結合している。例えば、第一及び第二の信号制御電流源の各々が、差動トランジスタ対の電流源入力のそれぞれ一つに結合したチャンネル端子を持つトランジスタを含む。第一の信号制御電流源は、第一の信号制御電流源を制御する為の第一の制御信号を受信するよう構成されている。第二の信号制御電流源は、第二の信号制御電流源を制御する為の第一のバイアス信号を受信するよう構成されている。これらの電流源は、第一及び第二の信号制御電流源のトランジスタが、整合する同じ型のトランジスタ配列でもって同様に構成されているという意味において「整合」している。
【０００８】
更に遅延要素は、各々が差動トランジスタ対の負荷入力のそれぞれ一つに結合した第一及び第二の信号制御能動負荷を含んでいる。第一及び第二の信号制御能動負荷は、第二の制御信号及び第二のバイアス信号を受信するように構成されている。
【０００９】
本発明のその他の態様及び長所は、発明の原理を示す例として添付された図と共に以下の詳細な説明により明らかとなるであろう。
【００１０】
【発明の実施の形態】
図１は、本発明の好適な実施例のブロック図である。本発明は、各々がソース結合差動トランジスタ対をそれぞれ含む一連の能動遅延要素から成るリング型の信号制御発振器を含む。図１に示されるように、好適な実施例では「能動遅延要素１」で始まり「能動遅延要素２ｎ＋１」で終わる、奇数個の能動遅延要素が使われている。能動遅延要素の数として好ましいのは、３個から７個の能動遅延要素である。
【００１１】
図１に示されるように、各々の差動トランジスタ対は、ＩＮ、バーＩＮ、ＯＵＴ、及びバーＯＵＴの、反転型と非反転型両方の遅延入力及び出力を有する。差動トランジスタ対の入力及び出力は、図示の通り閉リング状に相互接続されて、各々の遅延要素の遅延により決定される周波数で発振を発生する。図示されるように、各々のソース結合差動トランジスタ対は、一対の電流源入力（１０１、１０３）を有し、また更に一対の負荷入力（１０５、１０７）を有している。
【００１２】
能動遅延要素については、第一及び第二の信号制御電流源が各々、ソース結合差動トランジスタ対の電流源入力（１０１、１０３）のそれぞれ一つと結合している。第一の信号制御電流源は、第一の信号制御電流源を制御する第一の制御信号（ＶＣＯＮ）を受信するように構成されている。更に、後に本文中でより詳細を論じるが、本発明は第一及び第二の制御信号両方を好都合に含んでおり、従って第一および第二の信号を相互に関連させて調整することにより、発振器の立ち上がりおよび立ち下がり時間に有益な対称性を提供する。
【００１３】
第二の信号制御電流源は、第二の信号制御電流源を制御する第一のバイアス信号（ＢＩＡＳＮ）を受信するように構成されている。後に本文中でより詳細を論じるが、本発明は第一および第二のバイアス信号両方を好都合に含んでおり、従って製造工程のばらつき及び電源の変動に関連した発振器の発振周波数の広がりと振幅の広がりを有利に抑制する。
【００１４】
好適な実施例において、第一及び第二のバイアス信号の両方が使われ、これらはカレントミラー（図示せず）と結合させることにより実質的に一定に保たれている。好適な実施例において、カレントミラー及び発振器の全ての部品は、集積回路製造技術を用いて一枚のモノリシック半導体基板上に作られている。従って、カレントミラーの製造工程のばらつきは、発振器の他の部品の製造工程のばらつきと同様となることになる。
【００１５】
更に遅延要素は、各々がソース結合差動トランジスタ対の負荷入力のそれぞれ一つと結合された第一及び第二の信号制御能動負荷を含む。図１に示されるように、第一及び第二の信号制御能動負荷は第二の制御信号（ＶＣＯＰ）及び第二のバイアス信号（ＢＩＡＳＰ）を受信するように構成されている。
【００１６】
図２は、本発明の好適な実施例のより詳細な図を示す。図２中の破線は図１に関連して本文において上述した機能ブロックを示す。好適な実施例において、第一の信号制御電流源は、ソース結合トランジスタの電流源入力の一つ（１０１）と結合したドレインを有するトランジスタ（１１５）を含む。トランジスタ（１１５）は、ゲートが第一の制御信号（ＶＣＯＮ）と結合したＮ形ＭＯＳＦＥＴが好ましい。従って、好適な実施例では、第一の制御信号（ＶＣＯＮ）は、Ｎ形ＭＯＳＦＥＴを制御する為に使われる。
【００１７】
図２に示されるように、第一及び第二の電流源は、第一及び第二の信号制御電流源のトランジスタが、整合する同じドーパント型のトランジスタ配列でもって同様に構成されているという意味において「整合」している。特に、好適な実施例では、第一及び第二の信号制御電流源は、両方ともＮ形ＭＯＳＦＥＴを含む。
【００１８】
第一の信号制御電流源と同様に、第二の信号制御電流源も、ソース結合差動トランジスタ対の第二の電流源入力の一つ（１０３）と結合したドレインを有するトランジスタ（１２５）を含んでいる。トランジスタ（１２５）は、第一のバイアス信号（ＢＩＡＳＮ）と結合するゲートを有する。第一のバイアス信号（ＢＩＡＳＮ）は、発振器の製造ばらつきによるＮ形ＭＯＳＦＥＴの動作を安定化する為に使われる。
【００１９】
好適な実施例では、第一の信号制御能動負荷は一対のドレイン結合トランジスタから成り、この対の一つは第二の制御信号（ＶＣＯＰ）と結合したゲートを有し、もう一方は第二のバイアス信号（ＢＩＡＳＰ）と結合したゲートを有している。同様に、第二の信号制御能動負荷はもう一対のドレイン結合トランジスタから成り、この対の一つは第二の制御信号（ＶＣＯＰ）と結合したゲートを有し、この対のもう一方は第二のバイアス信号（ＢＩＡＳＰ）と結合したゲートを有している。第一及び第二の信号制御能動負荷のトランジスタは全て同一型であり、Ｐ形ＭＯＳＦＥＴであるのが好ましい。従って、好適な実施例において第二の制御信号（ＶＣＯＰ）はＰ形ＭＯＳＦＥＴを制御することとなる。第二のバイアス信号（ＢＩＡＳＰ）は、発振器の製造ばらつきによるＰ形ＭＯＳＦＥＴの動作を安定化させる。
【００２０】
本発明は、奇数個の能動遅延要素を利用した発振器に限られたものではない。図３に示される代替の実施例においては、「能動遅延要素１」に始まり「能動遅延要素２ｎ」で終わる偶数個の能動遅延要素が使われている。この代替の実施例における好ましい能動遅延要素の数は、２個から６個の能動遅延要素である。特に注目すべきは、偶数個の能動遅延要素で発振を行う為に最後の能動遅延要素（能動遅延要素２ｎ）の出力（ＯＵＴ及びバーＯＵＴ）が逆配置されていることである。
【００２１】
図４は、本発明の高周波発振の対称的な立ち上がり及び立ち下がり時間を、シミュレーションによる予測に基づいて表わした図である。図４の水平軸はナノ秒単位の時間を表わす。図４の垂直軸は供給電圧（Ｖ_ＤＤ）に基づいて正規化された振幅を表わす。本文中で前記した通り、そして図４で示される通り、本発明は第一及び第二の制御信号（ＶＣＯＮ、ＶＣＯＰ）を好都合に含んでおり、従って第一及び第二の制御信号を相互に関連させて調整することで発振器の立ち上がり及び立ち下がり時間に有益な対称性を提供する。
【００２２】
第一及び第二の制御信号を変化させると、各々の遅延要素の遅延量が変わり、これにより発振器の周波数が変化する。第一及び第二の制御信号両方一緒の粗調整は発振器の発振周波数を制御する為に行われる。第一及び第二の制御信号の相互に対する微調整は発振器の発振の立ち上がり及び立ち下がり時間の対称性を制御する為に行われる。
【００２３】
図５は、本発明の製造工程のばらつきに対する発振周波数の限定的な広がりを示す図である。図５の水平軸は、供給電圧（Ｖ_ＤＤ）に正規化されたスケールにおける一制御信号の値を表わす。図５の垂直軸は、シミュレーションにより予測された対応する本発明の発振周波数をギガヘルツで表わしている。図５における第一の線（１）は、製造工程のばらつき要因が発振周波数を遅くするものであった場合の、正規化された制御信号に対する周波数のシミュレーション予測を示す。図５における第二の線（２）は、製造工程のばらつき要因が発振周波数を早めるものであった場合の、正規化された制御信号に対する周波数のシミュレーション予測を示す。本文中で前に述べたように、また、図５に示されるように、本発明は第一及び第二のバイアス信号両方を好都合に含んでおり、従って製造工程のばらつきに関連した発振器の発振周波数の広がりを有利に制限するものである。同様に、第一及び第二のバイアス信号は、製造工程のばらつきに関連した発振器の振幅の広がりをも有利に制限するものである。
【００２４】
図６は、電源の変動に対する本発明の発振周波数の限定的な広がりを示す図である。図６の水平軸は、供給電圧（Ｖ_ＤＤ）に正規化されたスケールにおける一制御信号の値を表わす。図６の垂直軸は、シミュレーションにより予測された対応する本発明の発振周波数をギガヘルツで表わしている。図６における第一の線（１）は、電源電圧（Ｖ_ＤＤ）が１．６Ｖの低供給値の場合の正規化された制御信号に対する周波数のシミュレーション予測を示す。図６における第二の線（２）は、電源電圧（Ｖ_ＤＤ）が１．８Ｖの公称供給値の場合の正規化された制御信号に対する周波数のシミュレーション予測を示す。図６における第三の線（３）は、電源電圧（Ｖ_ＤＤ）が２．０Ｖの高供給値の場合の正規化された制御信号に対する周波数のシミュレーション予測を示す。本文中で前に述べたように、また、図６に示されるように、本発明は第一及び第二のバイアス信号両方を好都合に含んでおり、従って電源の変動に関連した発振器の発振周波数の広がりを有利に制限するものである。同様に、第一及び第二のバイアス信号は、電源ノイズのような小さな電源の変動に関連した発振器の振幅の広がりをも有利に制限するものである。
【００２５】
これまで述べて来たように、本発明は、製造工程のばらつきや電源の変動に関連した発振周波数の広がりや振幅の広がりを制限する一方、実質的に対称の立ち上がり及び立ち下がり時間を有する発振器を提供するものである。本発明の特定の実施例に関して記述及び図示したが、本発明は記述及び図示されたような特定の形又は、部品の配列に限られたものではなく、本発明の範囲及び思想からそれることなく様々な修正と変更が加えられるものである。従って、本発明は、請求項の範囲内において、特に記述及び図示した以外の別の方法でも実施出来るものである。
【００２６】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
【００２７】
１．リング発振器を提供するため、閉リング配列で相互接続された複数の能動遅延要素から成る装置であって、各々の能動遅延要素が、
反転及び非反転型両方の遅延入力及び出力を有し、更に一対の電流源入力（１０１、１０３）と一対の負荷入力（１０５、１０７）をも有する差動トランジスタ対と、
各々が差動トランジスタ対の電流源入力のそれぞれ一つと結合した第一及び第二の信号制御電流源と、
各々が差動トランジスタ対の負荷入力のそれぞれ一つと結合した第一及び第二の信号制御能動負荷とを含む遅延要素である、前記装置。
【００２８】
２．第一の信号制御電流源が、差動トランジスタ対の電流源入力の一つと結合したチャンネル端子を持つトランジスタを含む上記１の装置。
【００２９】
３．第一の信号制御電流源が、第一の信号制御電流源を制御するための第一の制御信号を受信するように構成されている上記１の装置。
【００３０】
４．第一の信号制御電流源が、第一の制御信号と結合したゲートを持つトランジスタを含む上記２の装置。
【００３１】
５．第二の信号制御電流源が、差動トランジスタ対の電流源入力の一つと結合したチャンネル端子を持つトランジスタを含む上記１の装置。
【００３２】
６．第ニの信号制御電流源が、第ニの信号制御電流源を制御するための第一のバイアス信号を受信するように構成されている上記１の装置。
【００３３】
７．第二の信号制御電流源が、第一のバイアス信号と結合したゲートを持つトランジスタを含む上記６の装置。
【００３４】
８．第一及び第二の信号制御電流源が、整合する配列に構成されたトランジスタを含む上記１の装置。
【００３５】
９．第一及び第二の信号制御電流源が、整合するドーパント型のトランジスタを含む上記１の装置。
【００３６】
１０．第一の信号制御能動負荷が、第二の制御信号と第二のバイアス信号を受信するように構成されている上記１の装置。
【００３７】
【発明の効果】
本発明による発振器は、上述のように構成したので、製造工程のばらつき及び電源の変動による発振周波数の広がり及び振幅の広がりを制限すると共に、高周波動作、及び実質的に対称の立ち上がり及び立ち下がり時間を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の好適な一実施例のブロック図である。
【図２】本発明の好適な実施例のより詳細を示す図である。
【図３】本発明の代替の実施例のブロック図である。
【図４】本発明の発振器の対称的な立ち上がり及び立ち下がり時間を示す線図である。
【図５】本発明の、製造工程のばらつきに対する発振周波数の限定的な広がりを示す線図である。
【図６】本発明の、電源の変動による発振周波数の限定的な広がりを示す線図である。
【符号の説明】
１０１，１０３電流源入力
１０５，１０７負荷入力

Claims

リング発振器を提供するために、閉リング配列で相互接続された複数の能動遅延要素から成る装置であって、各々の能動遅延要素が、
反転型及び非反転型の遅延入力及び出力（ IN 、バー IN 、 OUT 、バー OUT ）、一対の電流源入力（ 101 、 103 ）、及び一対の負荷入力（ 105 、 107 ）を有する差動トランジスタ対と、
前記差動トランジスタ対の電流源入力（ 101 、 103 ）に結合され、第一の制御信号（VCO N）によって制御される第一の信号制御電流源と、
前記差動トランジスタ対の電流源入力（ 101 、 103 ）に結合され、第一のバイアス信号（BIAS N）によって制御される第二の信号制御電流源と、及び
各々が前記差動トランジスタ対の負荷入力のそれぞれ一つと結合され、各々が第二の制御信号（VCO P）及び第二のバイアス信号（BIAS P）によって制御される、第一及び第二の信号制御能動負荷とを含む、装置。
リング発振器を提供するため、閉リング配列で相互接続された複数の能動遅延要素を準備するステップであって、各々の能動遅延要素が、第一の制御信号を受信するように適合された信号制御電流源の個々の対を含むとともに、第二の制御信号を受信するように適合された信号制御負荷の個々の対を含む、ステップと、
前記発振器の発信周波数を制御するために、前記第一及び第二の制御信号の双方を一緒に粗調整することにより、前記信号制御電流源と前記信号制御負荷を粗調整するステップと、及び
前記発振器の発振の立ち上がり時間及び立ち下がり時間の対称性を制御するために、前記第一及び第二の制御信号の相互に対する微調整により、前記信号制御電流源と前記信号制御負荷を微調整するステップとを含む、方法。