KR102463655B1 - Cmos 회로들을 사용하여 정밀하고 pvt-안정적인 시간 지연 또는 주파수를 생성하는 방법 - Google Patents

Cmos 회로들을 사용하여 정밀하고 pvt-안정적인 시간 지연 또는 주파수를 생성하는 방법 Download PDF

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Abstract

CMOS 회로들을 사용하여 정밀하고 PVT-안정적인 시간 지연 또는 주파수를 생성하는 방법이 개시된다. 일부 실시형태들에서, 본 방법은 연산 증폭기의 양의 입력 단자에서 저항성 모듈을 사용하여 기준 전압을 제공하는 단계; 한 쌍의 p-형 금속 산화물 반도체 (pMOS) 트랜지스터들의 게이트들 및 보상 커패시터를 연산 증폭기의 출력 단자에 커플링하여 제 1 바이어스 신호를 생성하는 단계; 및 한 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 연산 증폭기의 음의 단자에 커플링하여 음의 단자에서 제 2 바이어스 신호를 생성하는 단계를 포함하고, 한 쌍의 nMOS 트랜지스터들은 CMOS 지연 회로에서의 한 쌍의 nMOS 트랜지스터들과 실질적으로 동일하다.

Description

CMOS 회로들을 사용하여 정밀하고 PVT-안정적인 시간 지연 또는 주파수를 생성하는 방법
우선권의 주장
본 특허 출원은 2019년 12월 20일자로 출원되고 발명의 명칭이 "METHOD OF GENERATING PRECISE AND PVT-STABLE TIME DELAY OR FREQUENCY USING CMOS CIRCUITS"인 미국 특허 출원 제 16/722,572 호를 우선권으로 주장하며, 이는 본 출원의 양수인에게 양도되었으며 본원에서는 그 전체 내용을 참조로서 포함한다.
기술 분야
본 개시의 양태들은 일반적으로 지연 회로들의 바이어싱에 관한 것이고, 보다 구체적으로 상보성 금속 산화물 반도체 (CMOS) 회로들을 사용하여 정밀하고 프로세스-전압-온도 (PVT)-안정적인 시간 또는 주파수를 생성하기 위한 장치 및 방법에 관한 것이다.
지연 회로는 시간 지연만큼 신호를 지연시키도록 구성되는 회로이다. 지연 회로들은 특정 시간 지연만큼 신호를 지연시키는 것에 의해 신호의 타이밍을 조정하는데 사용될 수도 있다. 예를 들어, 다수의 지연 회로들은 신호의 타이밍 (예를 들어, 데이터 신호 또는 클록 신호) 을 조정하도록 지연 라인을 구축하는데 사용될 수도 있다. 지연 회로들은 위상 동기 루프 (PLLs), 지연 동기 루프 (DLLs), 시간 기반 아날로그 투 디지털 변환기들 (ADCs), 무선 주파수 (RF) 위상 시프터들 등에 널리 사용된다. 그러나 지연 회로의 시간 지연은 프로세스, 전압 및 온도 (PVT) 변동들을 겪기 쉽다.
다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그 하나 이상의 구현들의 간략화된 개요를 제시한다. 이러한 개요는 모든 고려된 구현들의 광범위한 개관이 아니며, 모든 구현들의 중요한 또는 결정적인 엘리먼트들을 식별하지도 않고 임의의 또는 모든 구현들의 범위를 기술하지도 않도록 의도된다. 이 개요의 유일한 목적은, 이하 제시되는 더 상세한 설명의 서두로서 하나 이상의 구현들의 일부 개념들을 간략화된 형태로 제시하는 것이다.
일부 구현들에서, 장치는 한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 생성하도록 구성되는 적어도 하나의 상보적 금속 산화물 반도체 (CMOS) 지연 회로, 및 적어도 하나의 CMOS 지연 회로에 제 1 바이어스 신호 및 제 2 바이어스 신호를 제공하도록 구성되는 바이어스 생성기를 갖는다. 바이어스 생성기는 출력, 양의 입력 단자 및 음의 입력 단자를 갖는 연산 증폭기; 양의 입력 단자와 접지부 사이에 커플링된 저항성 모듈; 및 음의 입력 단자와 접지부 사이에 커플링된 한 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 포함할 수도 있고, 연산 증폭기의 출력은 제 1 바이어스 신호를 제공하도록 구성되고, 연산 증폭기의 음의 입력 단자는 제 2 바이어스 신호를 제공하도록 구성된다.
본 개시의 일부 양태들에 따르면, CMOS 지연 회로 및 바이어스 생성기는 링 오실레이터의 부분일 수 있다. 링 오실레이터는 지연 회로들이 링을 형성하기 위해 서로 커플링되도록 추가적인 지연 회로들을 더 포함할 수 있다.
일부 구현들에서, 적어도 하나의 CMOS 지연 회로는 제 1 입력 트랜지스터 및 제 1 쌍의 nMOS 트랜지스터들을 갖는 제 1 브랜치를 포함하고, 제 1 쌍의 nMOS 트랜지스터들은 제 1 입력 트랜지스터의 드레인과 접지부 사이에 서로 병렬로 커플링된다. 또한, 적어도 하나의 CMOS 지연 회로는 제 2 입력 트랜지스터 및 제 2 쌍의 nMOS 트랜지스터들을 갖는 제 2 브랜치를 더 포함하고, 제 2 쌍의 nMOS 트랜지스터들은 제 2 입력 트랜지스터의 드레인과 접지부 사이에 서로 병렬로 커플링되고, 그리고 바이어스 생성기의 한 쌍의 nMOS 트랜지스터들, 제 1 쌍의 nMOS 트랜지스터들 및 제 2 쌍의 nMOS 트랜지스터들은 실질적으로 동일하다.
일부 구현들에서, 적어도 하나의 CMOS 지연 회로는 게이트, 소스 및 드레인을 갖는 바이어스 트랜지스터를 더 포함하고, 게이트는 바이어스 생성기로부터 제 1 바이어스 신호를 수신하도록 구성되고 소스는 전압 공급을 수신하도록 구성된다. 또한, 바이어스 트랜지스터는 p-형 금속 산화물 반도체 (pMOS) 트랜지스터이다.
일부 구현들에서, 적어도 하나의 CMOS 지연 회로는, 소스, 드레인 및 게이트를 갖는 제 1 시동 스위치로서, 제 1 시동 스위치의 소스는 바이어스 트랜지스터의 드레인에 커플링되고 제 1 시동 스위치의 드레인은 제 1 입력 트랜지스터의 소스에 커플링되는, 제 1 시동 스위치; 소스, 드레인 및 게이트를 갖는 제 2 시동 스위치로서, 제 2 시동 스위치의 소스는 바이어스 트랜지스터의 드레인에 커플링되는, 제 2 시동 스위치; 및 제 1 pMOS 트랜지스터 및 제 2 pMOS 트랜지스터를 갖는 보조 브랜치를 더 포함할 수 있고, 제 1 pMOS 트랜지스터는 제 2 시동 스위치의 드레인과 제 1 입력 트랜지스터의 드레인 사이에 커플링되고, 제 2 pMOS 트랜지스터는 제 2 시동 스위치의 드레인과 제 2 입력 트랜지스터의 드레인 사이에 커플링된다.
일부 구현들에서, 보조 브랜치의 제 1 pMOS 트랜지스터의 게이트는 저 전압 공급을 수신하도록 구성되고, 보조 브랜치의 제 2 pMOS 트랜지스터의 게이트는 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성된다.
일부 구현들에서, 제 1 쌍의 nMOS 트랜지스터들 중 제 1 nMOS 트랜지스터의 게이트 및 제 2 쌍의 nMOS 트랜지스터들 중 제 2 nMOS 트랜지스터의 게이트는 함께 커플링되고 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성된다.
일부 구현들에서, 지연은 저항성 모듈의 등가 저항 (Rref) 에 비례한다.
대안적으로, 저항성 모듈은 서로 병렬로 커플링된, 스위치, CSW의 용량을 갖는 제 1 커패시터 및 CH 의 용량을 갖는 제 2 커패시터를 갖는 스위칭 커패시터 저항기를 포함한다. 적어도 하나의 CMOS 지연 회로는 제 1 출력 노드와 접지부 사이에 커플링된 제 1 부하 커패시터, 및 제 2 출력 노드와 접지부 사이에 커플링된 제 2 부하 커패시터를 더 포함하고, 제 1 부하 커패시터 및 제 2 부하 커패시터는 실질적으로 동일한 CL을 갖고, 지연은 CL 대 CSW 의 비에 비례한다.
일부 구현들에서, 적어도 하나의 CMOS 지연 회로는 지연을 파인 튜닝하기 위한 커패시터 어레이를 더 포함하고, 커패시터 어레이는 바이어스 생성기로부터의 제 2 바이어스 신호에 의해 바이어싱된 복수의 버퍼들로부터 복수의 제어 비트들을 수신하도록 구성된다.
일부 구현들에서, 저항성 모듈은 가변 저항기를 포함한다.
전술한 목적 및 관련 목적의 달성을 위해, 하나 이상의 구현들은, 이하 충분히 설명되고 청구항들에서 특별히 지적되는 특징들을 포함한다. 다음의 설명 및 첨부 도면들은 하나 이상의 구현들의 특정한 예시적인 양태들을 상세히 설명한다. 그러나, 이들 양태들은, 다양한 구현들의 원리들이 채용될 수도 있는 다양한 방식들 중 단지 몇몇만을 나타내며, 이 설명은 이러한 모든 구현들 및 그들의 균등물들을 포함하도록 의도된다.
도 1a 및 1c 는 지연 회로를 위한 일부 통상적인 바이어스 회로들을 도시한다.
도 1b 는 통상적인 지연 회로이다.
도 2 는 CMOS 지연 회로의 일 구현을 도시한다.
도 3 은 하나 이상의 CMOS 지연 회로들에 대한 바이어스 신호들을 생성하는 바이어스 생성기의 일 구현을 도시한다.
도 4 는 도 3 에 도시된 바이어스 생성기에서 사용가능한 스위칭 커패시터 저항기의 일 구현을 도시한다.
도 5 는 CMOS 지연 회로의 다른 구현을 도시한다.
도 6 은 링 오실레이터의 일 구현을 도시한다.
도 7a 및 7b 는 지연 회로를 파인 튜닝하기 위하여 사용가능한 캐패시터 어레이의 구현들을 도시한다.
도 7c 는 도 7a 및 7b 에서의 커패시터 어레이들에 대한 제어 비트들을 생성하기 위한 제어 모듈의 일 구현을 도시한다.
도 8 은 CMOS 회로들을 사용하여 정밀하고 PVT-안정적 시간 지연 또는 주파수를 생성하기 위한 방법의 일 구현을 도시한다.
첨부된 도면들과 함께 하기에 제시되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수도 있는 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하기 위해 특정 상세들을 포함한다. 그러나, 이 개념들은 이러한 특정 상세들 없이도 실시될 수도 있음이 당업자들에게 명백할 것이다. 일부 경우들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 모호하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
위에 설명된 바와 같이, 지연 회로들은 특정 시간 지연만큼 신호를 지연시키는 것에 의해 신호의 타이밍을 조정하는데 사용된다. 예를 들어, 상보적 금속 산화물 반도체 (CMOS) 지연 회로들은 종종 PLL들, DLL들 등에 사용된다. 그러나, CMOS 지연 회로들의 시간 지연은 PVT 변동에 매우 민감할 수 있다. 오실레이터들 (예를 들어, 디지털 제어형 오실레이터들 (DCO들), 전압 제어형 오실레이터들 (VCO들)) 에 사용된 통상적인 전압 또는 전류 조절 기법은 긴 시동/설정 시간에 기인하여 프로그래밍가능 지연 라인들, 디지털 RF 위상 시프터들, 시간-기반 ADC들에 적용될 수 없다. 또한, 이들 통상적인 전압 또는 전류 기법들은 PVT 드리프트를 위한 폐-루프 수정을 요구한다. PVT 감도의 문제는 도 1a 및 1b 에 도시된 통상적인 바이어스 회로 및 지연 회로를 사용하여 보다 잘 예시될 수 있다.
도 1a 는 지연 회로에 바이어스 전압 (Vbias) 을 제공하기 위해 구성된 통상적인 바이어스 회로 (100) 를 도시한다. 바이어스 회로 (100) 는 연산 증폭기 (110), n-형 금속 산화물 반도체 (nMOS) 트랜지스터 (120), 및 3 개의 저항기들 (131, 132, 및 133) 을 포함한다. 저항기들 (131, 132, 및 133) 은 모두 동일한 저항 (R) 으로 이루어진다. 저항기 (131) 는 연산 증폭기 (110) 의 음의 입력 단자와 접지부 사이에 커플링된다. 저항기 (132) 는 연산 증폭기 (110) 의 음의 입력 단자와 전압 공급부 (Vdd) 사이에 커플링된다. 저항기 (133) 는 연산 증폭기 (110) 의 양의 입력 단자와 전압 공급부 (Vdd) 사이에 커플링된다. nMOS 트랜지스터 (120) 는 게이트, 소스 및 드레인을 갖는다. 게이트는 연산 증폭기 (110) 의 출력에 커플링되고, 소스는 접지부에 커플링되고, 드레인은 저항기 (133) 및 연산 증폭기 (110) 의 입력 단자에 커플링된다.
동작 동안에, 연산 증폭기 (110) 는 연산 증폭기 (110) 의 양의 입력 단자와 음의 입력 단자 양쪽 모두에서 전압들을 실질적으로 동일한 전압 Vref 이 되도록 강제한다. 저항기 (133) 를 통과하여 흐르는 바이어스 전류는 하기에 의해 결정될 수 있다:
IR = (Vdd - Vref)/R [식 1]
연산 증폭기 (110) 가 입력 단자로 전류가 흐르는 것을 허용하지 않기 때문에 저항기 (133) 를 통과하여 흐르는 바이어스 전류 (IR) 는 nMOS 트랜지스터 (120) 를 통하여 흐를 것이다. 바이어스 전압 (Vbias) 은 nMOS 트랜지스터 (120) 의 게이트에 제공되어, Vbias 에 의해 바이어싱된 다른 트랜지스터들이 IR 과 실질적으로 동일한 바이어스 전류를 미러링 (또는 생성) 하도록 할 것이다. 그러나, 위의 식 1 에 도시된 바와 같이, 공급 전압 (Vdd) 에서의 임의의 변동은 IR 를 또한 변동하게 할 수 있다. 바이어스 전압 (Vbias) 은 도 1b 에 도시된 통상적인 지연 회로를 바이어싱하는데 사용될 수 있다.
도 1b 는 도 1a 에 바이어스 회로 (100) 로부터 바이어스 전압 (Vbias) 에 의해 바이어싱될 수 있는 통상적인 지연 회로 (150) 를 도시한다. 지연 회로 (150) 는 2 개의 지연 스테이지들 (160 및 170), 금속 산화물 (MOS) 커패시터들 (181 및 182) 의 2 개의 코스 뱅크들, 및 금속 산화물 (MOS) 커패시터들 (183 및 184) 의 2 개의 파인 뱅크들을 포함한다.
2 개의 지연 스테이지들 (160 및 170) 은 실질적으로 동일하다. 지연 스테이지 (160) 는 한 쌍의 입력 트랜지스터들 (161A 및 161B), 바이어스 트랜지스터 (163), 및 2 개의 부하 레지스터들 (162A 및 162B) 을 포함한다. 이와 유사하게, 지연 스테이지 (170) 는 한 쌍의 입력 트랜지스터들 (171A 및 171B), 바이어스 트랜지스터 (173), 및 2 개의 부하 레지스터들 (172A 및 172B) 을 포함한다. 입력 트랜지스터들 (161A 및 161B) 은 한 쌍의 입력 차동 신호들을 그들의 게이트들에서 수신하고, 한 쌍의 출력 차동 신호들을 그들의 드레인에서 출력하고 이는 입력 트랜지스터들 (171B 및 171A) 의 게이트들에 각각 커플링된다. 양쪽 커패시터들 (181 및 182) 의 코스 뱅크들과 양쪽 커패시터들 (183 및 184) 의 파인 뱅크들은 입력 트랜지스터들 (161A 및 161B) 의 드레인들에 커플링된다. 커패시터 뱅크들 (181-184) 은 지연 스테이지들 (160 및 170) 을 통하여 지연을 변경하도록 디지털 제어된다. 통상적인 설계에서, 파인 지연 범위는 의도적으로 프로세스 변동들을 커버하도록 코스 지연 분해능 (이를 테면, 2X 의 팩터로) 보다 훨씬 더 커지도록 의도적으로 구성된다. 그러나, 지연 스테이지들 (160 및 170) 의 지연은 또한 아래 논의된 바와 같이 바이어스 전압 (Vbias) 에서의 변동에 기인하여 변경될 수도 있다.
도 1b 에 도시된 바와 같이, 지연 스테이지들 (160 및 170) 각각은 바이어스 트랜지스터 (163 및 173) 를 각각 포함한다. 바이어스 트랜지스터들 (163 및 173) 각각은 접지부와 한 쌍의 입력 nMOS 트랜지스터들 (161A 및 161B, 또는 171A 및 171B) 에 각각 커플링된다. 양쪽 바이어스 트랜지스터들 (163 및 173) 은 각각이 IR 와 실질적으로 유사한 바이어스 전류를 생성하기 위해 바이어스 회로 (100) 로부터 Vbias 에 의해 그들의 게이트에서 구동된다. IR 은 위의 식 1 에 의해 입증되는 바와 같이 공급전압 (Vdd) 에 따라 변할 수 있음을 주지한다. IR 에서의 변화/변동은 지연 스테이지들 (160 및 170) 의 지연에서의 변화들을 초래할 수도 있다. 요약하면, 바이어스 회로 (100) 에 의해 바이어싱되는 지연 회로 (150) 에 의해 제공되는 지연은 전압 안정적이지 않다. 도 1c 에 도시된 대안의 통상적인 설계에서, 밴드갭 전류 기준부 (141) 는 기준 전류 Iref (145) 를 생성하고 이 전류는 바이어스 전압 (Vbias)(147) 을 정의하는데 사용된다. 구체적으로 밴드갭 전류 기준 (141) 의 출력은 nMOS 트랜지스터 (143) 의 드레인 및 게이트에 접속된다. nMOS 트랜지스터 (143) 의 소스는 접지부에 접속된다. 밴드갭 전류 기준부 (141) 로부터의 기준 전류 (Iref)(145) 가 보다 안정적이지만, 지연 스테이지들 (160 및 170) 의 전류는 지연 회로 (150) 에서의 트랜지스터들의 특성들의 드리프트 및 지연 회로 (150) 에서의 전압 스위칭에서의 변화들에 기인하여 여전히 변경될 수도 있다. 밴드갭 전류 기준부 (141) 는 트랜지스터 특성들의 드리프트 또는 지연 회로 (150) 에서의 전압 스위칭에서의 변화를 추적하거나 보상하지 않는다. 따라서, 프로세스, 전압 및 온도 (PVT) 안정적인 (또는 민감하지 않은) 바이어싱 방식을 지연 회로에 제공하는 것이 당해 기술 분야에 필요하다.
본 개시에서, CMOS 회로들을 사용하여 PVT-안정적인 시간 지연 (또는 주파수) 을 생성하기 위하여 PVT-안정적인 (또는 PVT-민감하지 않은) 바이어스 신호들을 하나 이상의 지연 회로들에 제공하는 신규의 바이어스 생성기의 여러 구현들이 설명된다. CMOS 지연 회로 바이어싱 방식의 일부 구현들에서, 바이어싱 생성기는 제 1 및 제 2 바이어스 신호들을 연산 증폭기 및 저항성 모듈을 사용하여 CMOS 지연 회로에 제공한다. 예를 들어, 저항성 모듈은 CSW 의 스위치 용량을 갖는 온-칩 스위칭 커패시터 저항기를 사용하여 구현될 수 있다. CMOS 지연 회로는 한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 출력하도록 구성된다. CMOS 지연 회로는 부하 용량 (CL) 을 더 포함한다. 시간 지연은 CSW 대 CL 의 비에 비례하도록 구성될 수 있다. 또한, 시간 지연은 바이어스 생성기 및/또는 CMOS 지연 회로에 대한 공급 전압에 독립적이다. CL 대 CSW 의 비가 일반적으로 반도체 회로들에서의 개별 컴포넌트의 용량 (또는 임피던스) 에 대하여 더욱 정확하게 제어되기 때문에, CMOS 지연 회로 바이어싱 방식은 통상적인 접근방식보다 더 PVT-안정적인 시간 지연을 제공할 수 있다. CMOS 지연 회로 바이어싱 방식의 보다 상세한 내용이 아래 설명된다.
도 2 는 CMOS 지연 회로 (200) 의 일 구현을 도시한다. CMOS 지연 회로 (200) 는 바이어스 트랜지스터 (270) 를 통하여 전압 소스 (VDD) 에 커플링된다. 일부 구현들에서, 바이어스 트랜지스터 (270) 는 pMOS 트랜지스터이다. 바이어스 트랜지스터 (270) 의 소스는 전압 소스 (VDD) 에 커플링되고, 바이어스 트랜지스터 (270) 의 드레인은 CMOS 지연 회로 (200) 에 커플링되고, 바이어스 트랜지스터 (270) 의 게이트는 바이어스 전압 (pbias) 에 의해 구동되도록 구성된다. 바이어스 전압 (pbias) 은 도 3 에 도시된 바와 같이 바이어스 생성기, 이를 테면 바이어스 생성기 (300) 에 의해 제공될 수 있다. 바이어스 생성기 (300) 의 보다 세부적인 사항은 아래 설명된다. pbias 에서의 바이어스 전압에 따라 바이어스 생성기 (300) 에서의 동일한 노드에 의해 정의될 수 있고 이는 바이어스 전류 (Ibias) 가 전압 소스 (VDD) 로부터 바이어스 트랜지스터 (270) 를 통하여 CMOS 지연 회로 (200) 로 흐르는 것을 허용한다.
일부 구현들에서, 지연 회로 (200) 는 2 개의 입력 트랜지스터들 (210 및 220), 2 개의 쌍들의 트랜지스터들 (230 및 240, 및 250 및 260), 및 2 개의 부하 커패시터들 280 및 290) 을 포함한다. 2 개의 쌍들의 트랜지스터들 (230 및 240, 및 250 및 260) 은 액티브 부하 트랜지스터들로 또한 지칭될 수도 있다. 부하 커패시터들 (280 및 290) 은 CL 의 실질적으로 동일한 용량을 가질 수 있다. 부하 커패시터들 (280 및 290) 사이의 노드는 접지부에 또는 교류 (AC) 가상 접지부를 갖는 바이어스 노드에 커플링된다. 부하 커패시터들 (280 및 290) 은 고정된 용량들을 갖는 간단한 커패시터들 이를 테면, 금속 산화물 금속 (MOM) 커패시터들, 금속 산화물 반도체 (MOS) 커패시터들, 또는 이들 둘의 조합을 사용하여 구현될 수도 있다.
일부 구현들에서, 입력 트랜지스터들 (210 및 220) 은 pMOS 트랜지스터들이다. 양쪽 입력 트랜지스터들 (210 및 220) 의 소스들은 바이어스 트랜지스터 (270) 의 드레인에 커플링된다. 입력 트랜지스터 (210) 의 게이트는 입력 신호 (inp) 를 수신하도록 구성되고, 입력 트랜지스터 (220) 의 게이트는 입력 신호 (inn) 를 수신하도록 구성된다. 입력 신호들 (inp 및 inn) 은 상보적 값들의 한 쌍의 차동 입력 신호들이다. 예를 들어, inp 가 로직 하이에 있을 때, inn 은 로직 로우에 있고; 그 반대로도 이루어진다. 입력 트랜지스터 (210) 의 드레인은 CMOS 지연 회로 (200) 의 좌측에 출력 노드 (outn) 에서 부하 커패시터 (280) 에 커플링된다. 이와 마찬가지로, 입력 트랜지스터 (220) 의 드레인은 CMOS 지연 회로 (200) 의 우측에 출력 노드 (outp) 에서 부하 커패시터 (290) 에 커플링된다.
도 2 에 도시된 바와 같이, 출력 노드 (outn) 는 한 쌍의 액티브 부하 트랜지스터들 (230 및 240) 의 드레인들에 추가로 커플링된다. 한 쌍의 트랜지스터들 (230 및 240) 은 또한 접지부에 커플링되는 이들의 소스에서 서로 커플링된다. 트랜지스터 (230) 의 게이트는 트랜지스터 (230) 의 드레인에 접속되는 한편, 트랜지스터 (240) 의 게이트는 CMOS 지연 회로 (200) 의 우측에서 트랜지스터 (260) 의 게이트에 접속된다. 출력 노드 (outp) 는 한 쌍의 액티브 부하 트랜지스터들 (250 및 260) 의 드레인들에 추가로 커플링된다. 한 쌍의 트랜지스터들 (250 및 260) 은 또한 접지부에 커플링되는 이들의 소스에서 서로 커플링된다. 트랜지스터 (250) 의 게이트는 트랜지스터 (250) 의 드레인에 접속되는 한편, 트랜지스터 (260) 의 게이트는 CMOS 지연 회로 (200) 의 좌측에서 트랜지스터 (240) 의 게이트에 접속된다.
일부 구현들에서, 액티브 부하 트랜지스터들 (230, 240, 250 및 260) 은 nMOS 트랜지스터들이다. 양쪽 트랜지스터들 (240 및 260) 의 게이트는 바이어스 전압 (nbias) 에 의해 구동되도록 구성된다. 바이어스 전압 (pbias) 과 동일하게, 바이어스 전압 (pbias) 은 도 3 에 도시된 바와 같이 바이어스 생성기, 이를 테면 바이어스 생성기 (300) 에 의해 제공될 수 있다. 바이어스 생성기 (300) 의 보다 세부적인 사항은 아래 설명된다.
동작 동안에, 한 쌍의 차동 입력 신호들 (inp 및 inn) 은 입력 트랜지스터들 (210 및 220) 의 게이트들에 각각 인가될 수 있다. 설명의 목적을 위하여, inp 는 고 전압에 있고 inn 은 저 전압에 있는 것으로 가정한다. inp 가 고 전압에 있기 때문에 입력 트랜지스터 (210) 는 턴오프된다. 이와 반대로, inn 이 저 전압에 있기 때문에 입력 트랜지스터 (220) 는 턴온된다. 그 결과, 바이어스 트랜지스터 (270) 를 통하여 흐르는 바이어스 전류는 입력 트랜지스터 (220) 를 통하여 실질적으로 완전하게 흐르고 입력 트랜지스터 (210) 를 통하여 흐르는 전류는 없다. 입력 트랜지스터 (210) 를 통하여 흐르는 전류는 없기 때문에 입력 트랜지스터 (210) 의 드레인에서의 전압은 outn 에서 0 으로 된다. 입력 트랜지스터 (220) 를 통하여 흐르는 전류가 트랜지스터들 (250 및 260) 에 의해 형성된 브랜치로 그런 다음 접지부로 흐를 때, 출력 노드 (outp) 에서 고전압이 생성된다. 트랜지스터 (260) 의 게이트가 바이어스 전압 (nbias) 에 의해 구동되기 때문에, 출력 노드 (outp) 상에서 스윙하는 전압은 대략 0 과 바이어스 전압 (nbias)(Vnbias) 사이에 있다. 부하 커패시터 (290) 는 출력 노드 (outp) 에서의 하이-투-로우 또는 로우-투-하이 트랜지션을 지연시키기 위해 충전 또는 방전될 것이다.
CMOS 지연 회로 (200) 는 inp 가 저 전압에 있고 inn 이 고 전압에 있을 때 상보적 방식으로 동작한다. inp 가 저 전압에 있기 때문에 입력 트랜지스터 (210) 는 턴온된다. 이와 반대로, inn 이 저 전압에 있기 때문에 입력 트랜지스터 (220) 는 턴오프된다. 그 결과, 바이어스 트랜지스터 (270) 를 통하여 흐르는 바이어스 전류는 입력 트랜지스터 (210) 를 통하여 실질적으로 완전하게 흐르고 입력 트랜지스터 (220) 를 통하여 흐르는 전류는 없다. 입력 트랜지스터 (220) 를 통하여 흐르는 전류는 없기 때문에 입력 트랜지스터 (220) 의 드레인에서의 전압은 outp 에서 0 으로 된다. 입력 트랜지스터 (210) 를 통하여 흐르는 전류가 트랜지스터들 (230 및 240) 에 의해 형성된 브랜치로 그런 다음 접지부로 흐를 때, 출력 노드 (outn) 에서 고전압이 생성된다. 트랜지스터 (240) 의 게이트가 바이어스 전압 (nbias) 에 의해 구동되기 때문에, 출력 노드 (outn) 상에서 스윙하는 전압은 대략 0 과 바이어스 전압 (nbias)(이는 이 구현에서 바이어스 전압 Vnbias임) 사이에 있다. 부하 커패시터 (280) 는 출력 노드 (outn) 에서의 로우-투-하이 또는 하이-투-로우 트랜지션을 지연시키기 위해 충전 또는 방전될 것이다.
위에 설명된 2 개의 예들로 예시된 바와 같이, CMOS 지연 회로 (200) 는 입력 차동 신호들 (inp 및 inn) 의 값들을 반전시켜 한 쌍의 출력 신호들 (outp 및 outn) 을 생성하도록 인버터로서 역할을 한다. 한 쌍의 차동 입력 신호들 (inp 및 inn) 이 새로운 값으로 트랜지션한 후에, 한 쌍의 차동 출력 신호들 (outp 및 outn) 이 대략 Vnbias에 비례하는 특정 시간 지연 후에 뒤따른다. 보다 구체적으로, 시간 지연 (ΔT) 은 하기와 같이 결정될 수 있다:
ΔT = CL·ΔV/I [식 2]
ΔV/I
Figure 112022057988218-pct00001
Vnbias/(K·Ibias) 임을 주지하며, 여기서, K 는 전류 미러 비이고, 따라서 시간 지연 (ΔT) 은 다음과 같이 근사화될 수 있다:
ΔT
Figure 112022057988218-pct00002
CL·Vnbias/(K·Ibias) [식 3]
CMOS 지연 회로 (200) 에 대한 프로세스, 전압 및 온도 (PVT) 의 영향을 감소시키기 위해, 바이어스 신호들 (nbias 및 pbias) 는 PVT-안정적으로 되어야 한다. PVT 안정적인 바이어스 신호들 (pbias 및 nbias) 을 생성가능한 바이어스 생성기의 일부 구현들은 도 3 에 도시된다.
도 3 은 하나 이상의 CMOS 지연 회로들, 이를 테면, 도 2 의 CMOS 지연 회로 (200) 에 대한 바이어스 신호들을 생성하는 바이어스 생성기 (300) 의 일 구현을 도시한다. 즉, 바이어스 생성기 (300) 는 단일의 지연 회로 또는 다수의 지연 회로들을 위한 바이어스 신호들을 생성할 수 있다. 바이어스 생성기 (300) 는 연산 증폭기 ("op amp") (310), 온-칩 저항성 모듈 (320), 한 쌍의 nMOS 트랜지스터들 (330 및 340), 제 1 보상 커패시터 Cc1 (350), 제 2 보상 커패시터 Cc2 (360), 및 한 쌍의 pMOS 트랜지스터들 (370 및 380) 을 포함한다. 바이어스 생성기 (300) 의 다른 구현들이 도 3 에 도시되지 않은 추가적인 컴포넌트들, 이를 테면, 추가적인 디커플링 커패시터들을 포함할 수도 있음을 이해해야 한다.
도 3 에 도시된 바와 같이, 연산 증폭기 (310)는 양의 입력 단자, 음의 입력 단자 및 출력 단자를 갖는다. 온-칩 저항성 모듈 (320) 은 양의 단자와 접지부 사이에 커플링된다. 연산 증폭기 (310) 의 음의 입력 단자는 nbias 노드 (390) 에 커플링된다. 한 쌍의 nMOS 트랜지스터들 (330 및 340) 은 nbias 노드 (390) 와 접지부 사이에 서로 병렬로 커플링된다. 제 1 보상 커패시터 Cc1 (350) 는 연산 증폭기 (310) 의 출력 단자와 전압 공급 VDD (305) 사이에 커플링된다. 양쪽 pMOS 트랜지스터들 (370 및 380) 의 게이트들은 또한 출력 단자에 커플링된다. 양쪽 pMOS 트랜지스터들 (370 및 380) 의 소스들은 전압 공급 VDD (305) 에 커플링된다. pMOS 트랜지스터 (370) 의 드레인은 연산 증폭기 (310) 의 양의 단자와 온-칩 저항성 모듈 (320) 에 커플링된다. pMOS 트랜지스터 (380) 의 드레인은 nbias 노드 (390) 에 커플링된다. 또한, 제 2 보상 커패시터 Cc2 (360) 는 nbias 노드 (390) 와 접지부 사이에 커플링된다. 제 2 보상 커패시터 Cc2 (360) 는 바이어스 생성기 (300) 에서의 노이즈를 감소시키기 위해 보상 커패시터와 디커플링 커패시터 양쪽 모두로서 역할을 할 수 있다. 바이어스 신호 (nbias)(이는 이 구현에서 바이어스 전압 (Vnbias) 임) 는 nbias 노드 (390) 에 제공되는 한편, 바이어스 신호 (pbias) 는 연산 증폭기 (310) 의 출력 단자에서 (즉, 양쪽 pMOS 트랜지스터들 (370 및 380) 의 게이트들에서) 제공될 수도 있다. 연관된 바이어스 전류 (Ibias) 는 바이어스 신호 (pbias) 에 의해 그 게이트에서 구동되는 pMOS 트랜지스터 (380) 를 통하여 생성될 수 있다. 유사한 바이어스 전류 (Ibias) 는 CMOS 지연 회로를 전압 공급부에 전기적으로 커플링하는 바이어스 신호 (pbias) 를 바이어스 트랜지스터 (예를 들어, 바이어스 트랜지스터 (270)) 의 게이트에 인가하는 것에 의해 CMOS 지연 회로 (예를 들어, CMOS 지연 회로 (200)) 에 제공될 수도 있다.
일부 구현들에서, 온-칩 저항성 모듈 (320) 은 바이어스 생성기 (300) 에서 기준 전압을 제공한다. 온-칩 저항성 모듈 (320) 은 바이어스 생성기 (300) 의 다른 컴포넌트들 (예를 들어, nMOS 트랜지스터들 (330 및 340), pMOS 트랜지스터들 (370 및 380), 연산 증폭기 (310), 및 보상 커패시터들 (350 및 360)) 와 동일한 실리콘 기판 상에 상주하는 컴포넌트들을 사용하여 구현된다. 따라서, 저항성 모듈 (320) 은 "온-칩"으로서 지칭된다. 일부 구현들에서, 온-칩 저항성 모듈 (320) 은 단순 저항기로서 구성된다. 일부 구현들에서, 온-칩 저항성 모듈 (320) 은 가변 저항기로서 구성된다. 일부 상업적인 파운드리 프로세스들에서, 온-칩 저항성 모듈 (320) 은 온도 및 전압 안정적으로 이루어진다. 그 결과, 바이어스 생성기 (300) 에 의해 생성되는 바이어스 전압은 온도 및 전압 안정적으로 또한 이루어질 수 있다.
대안적인 구현들에서, 온-칩 저항성 모듈 (320) 은 스위칭 커패시터 저항기로 구성된다. 위에 논의된 구현들과 유사하게, 스위칭 커패시터 저항기는 바이어스 생성기 (300) 의 다른 컴포넌트들과 동일한 실리콘 기판 상에 상주하는 컴포넌트들로 구성된다. 바이어스 생성기 (300) 에 적합한 스위칭 커패시터 저항기 (400) 의 일 예는 도 4 에 도시되어 있다. 도 4 를 참조하여 보면, 스위칭 커패시터 저항기 (400) 는 제 1 스위치 (410), 제 1 커패시터 CSW (420), 제 2 커패시터 CH (430), 및 제 2 스위치 (440) 를 포함한다. 제 1 스위치 (410), 제 1 커패시터 CSW (420), 및 제 2 커패시터 CH (430) 는 2 개의 노드들 (401 및 402) 사이에서 서로 병렬로 커플링된다. 노드 (401) 는 추가로 제 2 스위치 (440) 에 커플링된다. 스위칭 커패시터 저항기 (400) 의 등가 저항 (Rref) 은 하기에 의해 연산될 수 있다:
Rref = 1/CSW·f0, [식 4]
여기서 f0 는 기준 클록 주파수이다. 일부 구현들에서, f0 는 작업 환경 상에서 주파수 정확도 및 안정도에서 백만분의 일부인 크리스탈 클록 (또는 크리스탈 오실레이터) 에 의해 제공될 수 있다. 대안적으로, f0 는 지연 값으로 튜닝가능한, 주파수 소스 (또는 클록 소스), 이를 테면, 위상 동기 루프 (PLL) 또는 디지털 합성에 의해 제공될 수도 있다.
도 3 에서의 바이어스 생성기 (300) 를 다시 참조하여 보면, 온-칩 저항성 모듈 (320) 은 연산 증폭기 (310) 의 양의 입력 단자에서 기준 전압을 제공하여, 연산 증폭기 (310) 의 음의 입력 단자에서의 전압 (즉, Vnbias) 이 기준 전압과 실질적으로 동일하도록 강제한다. pMOS 트랜지스터 (380) 를 통한 바이어스 전류 (Ibias) 는 또한 pMOS 트랜지스터 (370) 에 미러링된다. 따라서, 노드 nbias (390) 에서의 전압은 다음과 같이 표현될 수 있다:
Vnbias = Rref * Ibias,
즉,
Vnbias/Ibias = Rref [식 5]
식 5 를 위의 식 3 에 대입하는 것에 의해, 지연 회로 (200) 의 시간 지연 (ΔT) 은 다음과 같이 Rref 로서 참조될 수도 있다:
ΔT = (CL* Rref)/K [식 6]
시간 지연 (ΔT) 은 스위칭 커패시터 저항기 (400) 의 등가 저항 (Rref) 에 비례한다. 식 4 를 위의 식 6 에 또한 대입하는 것에 의해, 지연 회로 (200) 의 시간 지연 (ΔT) 은 다음과 같이 표현될 수도 있다:
ΔT = (CL//(CSW·f0))/K = (CL/CSW)/(f0*K), [식 7]
위의 식 7 에 도시된 바와 같이, 지연 회로 (200) 의 시간 지연은 지연 회로 (200) 의 부하 커패시터 CL 대 저항성 모듈 (320) 의 스위치 용량 CSW 의 비 (CL/CSW) 에 비례한다. 반도체 집적 회로에서의 컴포넌트들의 임피던스들의 비가 일반적으로 프로세스 변동에 거의 민감하지 않고 개별 컴포넌트의 임피던스보다 더 정밀하게 제어될 수 있어, 이에 따라, 바이어스 생성기 (300) 는 더욱 PVT-안정적인 (또는 PVT-덜 민감한) 바이어스 신호들을 제공할 수 있다. 이러한 PVT-안정적인 바이어스 신호들의 이용가능성은 반도체 집적 회로 동작에 매우 유리하다. 지연 회로 (200) 의 더욱 정밀한 제어를 제공하는 것에 더하여, PVT-안정적인 바이어스 신호들 중 하나 이상은 지연 회로 (200) 의 일부 구현들을 파인-튜닝하는데 사용될 수 있고 이는 도 6 을 참조하여 아래 보다 논의될 것이다.
또한, 바이어스 생성기 (300) 의 한 쌍의 nMOS 트랜지스터들 (330 및 340) 은 한 쌍의 nMOS 트랜지스터들 250 및 260) 와 실질적으로 동일하고, 지연 회로 (200) 에서의 한 쌍의 nMOS 트랜지스터들 (230 및 240) 은 서로 미리 정의된 비로 되도록 사이징된다. 즉, 한 쌍의 nMOS 트랜지스터들 (330 및 340) 은 한 쌍의 nMOS 트랜지스터들 250 및 260) 및 한 쌍의 nMOS 트랜지스터들 (230 및 240) 의 레플리카이다. 이와 같이, nMOS 트랜지스터들 (330 및 340) 상의 임의의 프로세스 변동의 효과는 한 쌍의 nMOS 트랜지스터들 (230 및 240) 또는 한 쌍의 nMOS 트랜지스터 250 및 260) 에 대한 프로세스 변동의 유사한 효과에 의해 실질적으로 소거될 수 있다.
도 5 는 도 3 에서 바이어스 생성기 (300) 에 의해 바이어싱될 수 있는 CMOS 지연 회로 (500) 의 다른 구현을 도시한다. CMOS 지연 회로 (500) 는 도 2 에서의 지연 회로 (200) 에 실질적으로 유사한 코어 (200a) 를 포함한다. 따라서, 유사한 컴포넌트들은 코어 (200a) 내에서 유사한 참조 번호들로 라벨링된다. 코어 (200a) 에 더하여, CMOS 지연 회로 (500) 는 2 개의 pMOS 트랜지스터들 (510 및 520), 한 쌍의 시동 스위치들 (530 및 540), 및 바이어스 트랜지스터 (550) 를 갖는 보조 브랜치를 포함한다.
일부 구현들에서, 코어 (200a) 는 2 개의 입력 트랜지스터들 (210 및 220), 2 개의 쌍들의 트랜지스터들 (230 및 240, 및 250 및 260), 및 2 개의 부하 커패시터들 285 및 295) 을 포함한다. 2 개의 쌍들의 트랜지스터들 (230 및 240, 및 250 및 260) 은 액티브 부하 트랜지스터들로 또한 지칭될 수도 있다. 부하 커패시터들 (285 및 295) 은 각각 금속 산화물 반도체 (MOS) 트랜지스터를 사용하여 구현된다. 또한, 2 개의 부하 커패시터들 (285 및 295) 은 CL 의 실질적으로 동일한 용량을 가질 수 있다. 부하 커패시터들 (280 및 290) 사이의 노드는 바이어스 전압 (Vbias) 에 커플링된다. 바이어스 전압 (Vbias) 은 도 3 에 도시된 바와 같이 바이어스 생성기, 이를 테면 바이어스 생성기 (300) 에 의해 제공될 수 있다. 부하 커패시터들 (280 및 290) 의 유효 로딩 용량은 바이어스 전압 (Vbias) 을 변경하는 것에 의해 조정될 수도 있고 이는 결국 CMOS 지연 회로 (500) 의 지연 상수를 변경시킨다.
일부 구현들에서, 코어 (200a) 의 입력 트랜지스터들 (210 및 220) 은 pMOS 트랜지스터들이다. 양쪽 입력 트랜지스터들 (210 및 220) 의 소스들은 도 5 에서의 코어 (200a) 상의 시동 스위치 (530) 의 드레인에 커플링된다. 입력 트랜지스터 (210) 의 게이트는 입력 신호 (inp) 를 수신하도록 구성되고, 입력 트랜지스터 (220) 의 게이트는 입력 신호 (inn) 를 수신하도록 구성된다. 입력 신호들 (inp 및 inn) 은 상보적 값들의 한 쌍의 차동 입력 신호들이다. 예를 들어, inp 가 로직 하이에 있을 때, inn 은 로직 로우에 있고; 그 반대로도 이루어진다. 입력 트랜지스터 (210) 의 드레인은 코어 (200a) 의 좌측에 출력 노드 (outn) (208) 에서 부하 커패시터 (280) 에 커플링된다. 이와 마찬가지로, 입력 트랜지스터 (220) 의 드레인은 코어 (200a) 의 우측에 출력 노드 (outp) (209) 에서 부하 커패시터 (290) 에 커플링된다.
도 5 에 도시된 바와 같이, 출력 노드 (outn) (208) 는 한 쌍의 액티브 부하 트랜지스터들 (230 및 240) 의 드레인들에 추가로 커플링된다. 한 쌍의 액티브 부하 트랜지스터들 (230 및 240) 은 접지부에 커플링되는 이들의 소스에서 서로 추가로 커플링된다. 트랜지스터 (230) 의 게이트는 트랜지스터 (230) 의 드레인에 접속되는 한편, 트랜지스터 (240) 의 게이트는 코어 (200a) 의 우측에서 트랜지스터 (260) 의 게이트에 접속된다. 출력 노드 (outp) (209) 는 한 쌍의 트랜지스터들 (250 및 260) 의 드레인들에 추가로 커플링된다. 한 쌍의 트랜지스터들 (250 및 260) 은 접지부에 커플링되는 이들의 소스에서 서로 추가로 커플링된다. 트랜지스터 (250) 의 게이트는 트랜지스터 (250) 의 드레인에 접속되는 한편, 트랜지스터 (260) 의 게이트는 코어 (200a) 의 좌측에서 트랜지스터 (240) 의 게이트에 접속된다.
일부 구현들에서, 액티브 부하 트랜지스터들 (230, 240, 250 및 260) 은 nMOS 트랜지스터들이다. 양쪽 트랜지스터들 (240 및 260) 의 게이트들은 바이어스 전압 (nbias) 에 의해 구동되도록 구성되고, 이는 바이어스 생성기, 이를 테면, 위에 설명된 도 3 에 도시된 바이어스 생성기 (300) 에 의해 제공될 수 있다.
위에 언급된 바와 같이, 입력 트랜지스터들 (210 및 220) 의 소스들은 시동 스위치 (530) 의 드레인에 커플링된다. 시동 스위치 (530) 의 소스는 다른 시동 스위치 (540) 의 소스에 그리고 바이어스 트랜지스터 (550) 의 드레인에 커플링된다. 시동 스위치 (540) 의 게이트는 인에이블 신호 ("en") 를 수신하도록 구성되고, 다른 시동 스위치 (530) 의 게이트는 상보적 신호 ("enb") 를 수신하도록 구성된다. 일부 구현들에서, 양쪽 시동 스위치들 (530 및 540) 은 pMOS 트랜지스터들을 사용하여 구현된다. 바이어스 트랜지스터 (550) 의 소스는 전압 공급부 (VDD) 에 커플링된다. 바이어스 트랜지스터 (550) 의 게이트는 바이어스 생성기, 이를 테면, 위에 설명된 도 3 에 도시된 바이어스 생성기 (300) 로부터 바이어스 신호 (pbias) 를 수신하도록 구성된다. 바이어스 신호 (pbias) 가 바이어스 트랜지스터 (550) 를 턴온할 때, 얼마나 많은 바이어스 전류 (Ibias) 가 전압 공급부 (VDD) 로부터 바이어스 트랜지스터 (550) 를 통하여 시동 스위치들 (530 및 540) 로 흐를 수 있는지를 제어할 수 있다. 바이어스 전류 (Ibias) 의 결정에 대한 세부사항이 도 3 을 참조하여 설명된다. 지연 회로 (500) 가 온-상태일 때, enb 는 로우가 되어, 시동 스위치 (530) 를 턴온하여 바이어스 전류 (Ibias) 가 시동 스위치 (530) 를 통하여 코어 (200a) 로 흐르는 것을 허용한다. 인에이블 신호 (en) 가 enb 에 대해 상보적이기 때문에, enb 가 로우일 때 en 은 하이가 되어, 이에 따라 다른 시동 스위치 (540) 를 턴오프한다. 그 결과, 다른 시동 스위치 (540) 를 통하여 전류가 흐르지 않는다.
일부 구현들에서, 다른 시동 스위치 (540) 의 드레인은 한 쌍의 pMOS 트랜지스터들 (510 및 520) 의 소스들에 커플링된다. 한 쌍의 pMOS 트랜지스터들 (510 및 520) 은 지연 회로 (500) 에서 보조 브랜치를 형성한다. pMOS 트랜지스터들 (510 및 520) 의 드레인들은 출력 노드들 (outn (208) 및 outp (209)) 에 각각 커플링된다. 지연 회로 (500) 가 오프-상태에 있을 때, 인에이블 신호 ("en") 는 로우이고 상보적 신호 ("enb") 는 하이이다. enb 가 하이로 될 때, 시동 스위치 (530) 는 턴 오프되어, 바이어스 전류 (Ibias) 가 시동 스위치 (530) 를 통하여 흐르는 것이 방지된다. 한편, en 이 로우일 때, 다른 시동 스위치 (540) 는 턴온되어, 바이어스 전류 (Ibias) 가 다른 시동 스위치 (540) 를 통하여 보조 브랜치에서의 pMOS 트랜지스터들 (510 및 520) 로 흐를 수 있게 허용한다. 일부 구현들에서, pMOS 트랜지스터 (510) 의 게이트는 접지부 또는 Vss 에 커플링되는 (즉, "로우로 구속됨") 한편, pMOS 트랜지스터 (520) 의 게이트는 바이어스 생성기, 이를 테면, 도 3 에 도시된 바이어스 생성기 (300) 로부터 바이어스 전압 (nbias) 에 커플링된다 (즉, "하이로 구속됨"). 따라서, 한 쌍의 pMOS 트랜지스터들 (510 및 520) 은 바이어스 전압 (nbias) 에 기초하여 지연 회로 (500) 의 오프-상태 직류 (DC) 레벨을 정의할 수 있다. 지연 회로 (500) 가 온-상태로 트랜지션할 때 (또는 활성화될 때), en 은 하이로 되는 한편, enb 는 로우로 된다. 그 결과, 시동 스위치 (540) 는 턴 오프되어, 바이어스 전류 (Ibias) 가 보조 브랜치로 흐르는 것이 방지된다. 이와 반대로, 시동 스위치 (530) 는 턴 오프되어, 바이어스 전류 (Ibias) 가 코어 (200a) 로 흐르는 것이 허용된다. 이 시동 메카니즘은 매우 고속이고, pMOS 트랜지스터들이 매우 고속으로 턴온될 수 있기 때문에 "거의 순간"으로서 지칭될 수도 있다. 지연 회로 (500) 는 따라서 거의 순간적 턴온 또는 턴오프 능력을 갖는 링 오실레이터를 구현하는데 있어서 특히 유리하다. 링 오실레이터의 구현의 세부사항들은 아래 설명된다.
도 6 은 지연 회로들 (이를 테면, 지연 회로 (200) 및/또는 지연 회로 (500)) 및 바이어스 생성기 (300) 로 구축되는 링 오실레이터 (600) 의 하나의 구현을 도시한다. 링 오실레이터 (600) 는 바이어스 생성기 (640) 및 3 개의 지연 회로들 (610, 620, 및 630) 을 포함한다. 다른 구현들에서, 링 오실레이터 (600) 는 더 많은 지연 회로들 (예를 들어, 4, 5, 6 개 등) 을 포함할 수도 있다. 바이어스 생성기 (640) 는 2 개의 바이어스 신호들 (pbias 및 nbias) 을 지연 회로들 (610-630) 의 각각에 제공하기 위해 지연 회로들 (610-630) 각각에 커플링된다. 링 오실레이터 (600) 는 바이어스 신호들을 지연 회로들 (610-630) 에 제공하기 위해 하나보다 많은 바이어스 생성기를 가질 수 있음을 알아야 한다. 예를 들어, 지연 회로들 (610-630) 의 각각에 대해 제공된 바이어스 생성기; 또는 지연 회로들 (610-630) 의 서브세트에 대해 제공된 바이어스 생성기가 존재할 수 있다. 바이어스 생성기 (640) 의 일부 구현들은 도 3 을 참조하여 위에 설명되었다.
일부 구현들에서, 링 오실레이터 (600) 는 3 개의 지연 회로들 (610-630) 을 갖는다. 지연 회로들 (610-630) 은 링을 형성하기 위해 서로 커플링된다. 구체적으로, 지연 회로 (610) 의 출력은 지연 회로 (620) 의 입력에 커플링된다. 이와 마찬가지로, 지연 회로 (620) 의 출력은 지연 회로 (630) 의 입력에 커플링되고; 그리고 지연 회로 (630) 의 출력은 스위치 (605) 를 통하여 지연 회로 (610) 의 입력에 커플링되어 링을 완성한다. 지연 회로들 (610-630) 은 도 5 에 도시된 지연 회로 (500) 를 사용하여 구현될 수 있다. 일부 구현들에서, 스위치 (605) 는 nMOS 트랜지스터 (도시 생략) 를 사용하여 구현될 수 있고, 이는 인에이블 신호 (en) 가 하이로 가는 것에 응답하여 턴온하게 되고 그 역으로 이루어진다.
링 오실레이터가 비활성화될 때 (또는 턴오프될 때), 인에이블 신호 ("en") 는 로우이고 그 상보적 신호 ("enb") 는 하이이다. 위에 논의된 바와 같이, 스위치 (605) 는 인에이블 신호 (en) 가 로우로 되는 것에 응답하여 턴오프된다. 또한, 도 5 를 참조하여 설명된 바와 같이, 시동 스위치 (530) 가 턴오프되기 때문에 en 이 로우로 될 때, 지연 회로들 (610-630) 각각은 또한 비활성화 (또는 턴오프) 된다. 또한, 시동 스위치 (540) 가 enb 에 의해 턴온되기 때문에 바이어스 전류는 지연 회로들 (610-630) 각각의 보조 브랜치로 흐른다. 도 3 을 참조하여 위에 논의된 바와 같이, pMOS 트랜지스터 (510) 의 게이트는 접지부 또는 Vss 에 커플링되는 (즉, "로우로 구속됨") 한편, pMOS 트랜지스터 (520) 의 게이트는 바이어스 생성기 (640) 로부터 바이어스 전압 (nbias) 에 커플링된다 (즉, "하이로 구속됨"). 따라서, 한 쌍의 pMOS 트랜지스터들 (510 및 520) 은 바이어스 전압 (nbias) 에 기초하여 지연 회로들 (610-630) 의 각각의 회로의 오프-상태 DC 레벨을 정의할 수 있다. 즉, 지연 회로들 (610-630) 의 각각의 회로의 출력들 (즉, 도 5 에서 outp 및 outn) 은 링 오실레이터 (600) 의 시작 (또는 활성화) 를 위하여 준비하도록 양호한 로직 레벨로 정의될 수 있다.
인에이블 신호 (en) 가 하이로 진행하고 상보적 신호 (enb) 가 로우로 진행하여 링 오실레이터 (600) 를 턴온 (또는 활성화) 할 때, 시동 스위치 (530) 는 턴온되고 시동 스위치 (540) 는 턴오프된다. 그 결과, 바이어스 전류는 지연 회로들 (610-630) 각각의 회로의 코어 (200a) 내에 흐르게 되어 지연 회로들 (610-630) 을 활성화하면서, 이들 각각의 보조 브랜치들로의 전류 흐름이 컷오프된다. 위에 설명된 바와 같이, nMOS 및 pMOS 트랜지스터들이 매우 고속으로 스위칭 온/오프할 수 있기 때문에, 오프-상태로부터 온-상태로의 링 오실레이터 (600) 의 트랜지션은 매우 고속이고, 지연 스테이지들 (610-630) 의 출력들은 활성화를 위한 준비 상태인 잘-정의된 로직 레벨에 이미 놓였다.
바이어스 생성기 (300) 에 의해 제공되는 PVT-안정적 바이어스 신호들의 다른 유리한 적용은 지연 회로들의 일부 구현들에서의 파인-튜닝에 있다. 이 적용의 일 예가 도 7a 내지 7c 에 예시된다. 도 7a 는 CMOS 지연 회로의 부하 커패시터들, 이를 테면, 커패시터 어레이 (700A) 를 사용하여 도 5 에서의 지연 회로 (500) 에서의 부하 커패시터들 (285 및 295) 의 하나의 구현을 도시한다. 커패시터 어레이 (700A) 는 4 개의 쌍들의 커패시터들 (710A 및 710B, 720A 및 720B, 730A 및 730B, 및 740A 및 740B) 을 포함한다. 커패시터들 (710A, 710B, 720A, 720B, 730A, 730B, 740A, 및 740B) 의 각각은 MOS 커패시터를 사용하여 구현될 수 있다. 710A, 720A, 730A, 및 740A 의 게이트들은 모두 출력 노드 (outp) 에 커플링된다. 이와 마찬가지로, 710B, 720B, 730B, 및 740B 의 게이트들은 모두 출력 노드 (outn) 에 커플링된다. 커패시터들 (710A 와 710B) 사이의 노드는 저 전압 (즉, 로우로 구속됨), 이를 테면, Vss 또는 접지부에 접속된다. 이와 같이, 커패시터 쌍 (710A 및 710B) 은 지연 회로에 고정된 최소 부하 용량을 제공하도록 출력 노드들 (outp 및 outn) 에 커플링된다. 커패시터들 (720A 및 720B) 사이의 노드는 함께 접속되어, 제어 비트 (D0) 를 수신하도록 구성된다. 이와 마찬가지로, 커패시터들 (730A 및 730B) 사이의 노드는 함께 접속되어, 제어 비트 (D1) 를 수신하도록 구성되고; 커패시터들 (740A 및 740B) 사이의 노드는 함께 접속되어, 제어 비트 (D2) 를 수신하도록 구성된다. 제어 비트들 (D2-D0) 의 값에 기초하여, 커패시터 쌍들 (740A 및 740B, 730A 및 730B, 및 720A 및 720B) 은 각각 출력 노드들 (outp 및 outn) 에 각각 선택적으로 커플링될 수 있다. 커패시터 쌍들 (740A 및 740B, 730A 및 730B, 및 720A 및 720B) 을 출력 노드들 (outp 및 outn) 에 선택적으로 접속하는 것에 의해, 커패시터 어레이 (700A) 의 유효 용량이 조정될 수 있다.
도 7b 는 도 7a 에서의 커패시터 어레이 (700A) 를 모델링한 회로 다이어그램이다. 회로 모델 (700B) 에서, 4개 쌍의 커패시터들 (710A 및 710B, 720A 및 720B, 730A 및 730B, 및 740A 및 740B) 은 각각 커패시터들 (710, 720, 730, 및 740) 에 의해 각각 표현 또는 모델링된다. 추가로, 커패시터들 (720, 730, 및 740) 각각은 커패시터 어레이의 회로 모델 (700B) 에서의 각각의 스위치와 접지부 사이에 커플링된다. 제어 비트들 (D2-D0) 에 응답하여, 스위치들은 커패시터 (710) 에 대해 커패시터들 (720, 730, 및 740) 을 개별적으로 또는 조합하여 선택적으로 커플링할 수 있고, 이에 따라 지연 회로에 상이한 유효 부하 용량들을 제공하도록 커패시터 어레이 (700B) 를 구성한다.
일부 구현들에서, 제어 비트들 (D2-D0) 각각은 도 7c 에 도시된 바와 같이 인버터에 의해 제공된다. 도 7c 에는 3 개의 인버터들 (750, 760, 및 770) 이 있다. 인버터 (750) 는 신호 (D0b) 를 수신하고 D0 를 출력하고, 인버터 (760) 는 신호 (D1b) 를 수신하고 D1 를 출력하고, 인버터 (770) 는 신호 (D2b) 를 수신하고 D2 를 출력한다. 칩에 대한 전압 공급부들 중 하나 이상을 사용하는 대신에, 인버터들 (750, 760, 및 770) 모두가 이들의 전압 공급으로서 바이어스 전압 (nbias) 을 사용할 수 있다. 위에 논의된 바와 같이, 바이어스 전압 (nbias) 은 도 3 에 도시된 바이어스 생성기 (300) 에 의해 제공될 수 있다. 인버터들 (750, 760, 및 770) 에 전압 공급으로서 바이어스 전압 (nbias) 을 사용하는데 있어 수개의 이점이 있다. 먼저, 바이어스 전압 (nbias) 은 칩 공급 노이즈 또는 전압 설정들로부터 분리된다. 두번째로, 출력 노드들 (outp 및 outn) 에서의 상이한 스윙은 거의 교류 (AC) 접지에 바이어스 노드를 형성할 수 있다. 또한, 추가적인 전압 버퍼들이 도 7c 에 도시된 설계에서 요구되지 않는다.
도 8 은 CMOS (complementary metal oxide semiconductor) 회로들을 사용하여 정밀하고 PVT-안정적 시간 지연 또는 주파수를 생성하기 위한 방법 (800) 의 일 구현을 도시한다. 본 방법은 위에 논의된 지연 회로 (200) 및/또는 지연 회로 (500), 및 바이어스 생성기 (300) 의 여러 구현들에 의해 수행될 수 있다.
본 방법 (800) 은 블록 (810) 에서 시작하며, 여기서 바이어스 생성기에서의 연산 증폭기의 양의 입력에서 저항성 모듈을 사용하여 기준 전압이 제공된다. 예를 들어, 연산 증폭기 및 저항성 모듈은 도 3 에 도시된 바이어스 생성기 (300) 에서, 각각 연산 증폭기 (310) 및 저항성 모듈 (320) 일 수 있다. 그 후 방법 (800) 은 블록 (820) 으로 트랜지션한다. 블록 (820) 에서, 한 쌍의 pMOS 트랜지스터들의 게이트들 및 보상 커패시터는 제 1 바이어스 신호를 생성하기 위해 연산 증폭기의 출력에 커플링된다. 예를 들어, 제 1 바이어스 신호는 도 3 에 도시된 pbias 일 수 있다. 또한, 한 쌍의 pMOS 트랜지스터들 및 보상 커패시터는 도 3 에 각각 도시된 한 쌍의 pMOS 트랜지스터들 (370 및 380) 및 보상 커패시터 (350) 일 수 있다. 블록 (820)으로부터 본 방법은 블록 (830) 으로 트랜지션할 수 있고, 한 쌍의 nMOS 트랜지스터들은 제 2 바이어스 신호를 생성하기 위해 연산 증폭기의 음의 단자에 커플링된다. 예를 들어, 제 2 바이어스 신호는 도 3 에 도시된 nbias 일 수 있다. 또한, 한 쌍의 nMOS 트랜지스터들은 도 3 에서 한 쌍의 nMOS 트랜지스터들 (330 및 340) 일 수 있다. 일부 구현들에서, 한 쌍의 nMOS 트랜지스터들은 지연 회로에서 다른 쌍의 nMOS 트랜지스터들, 이를 테면, 도 2 에 도시된 지연 회로 (200) 의, 한 쌍의 nMOS 트랜지스터들 (230 및 240), 또는 한 쌍의 nMOS 트랜지스터들 (250 및 260) 과 실질적으로 동일할 수 있다.
일부 구현들에서, 저항성 모듈은 스위칭 커패시터 저항기를 갖는다. 스위칭 커패시터 저항기는 서로 병렬로 커플링된 스위치, CSW의 용량을 갖는 제 1 커패시터 및 CH 의 용량을 갖는 제 2 커패시터를 사용하여 구현될 수 있다. 그 후, 바이어스 생성기를 사용하여 바이어싱된 CMOS 지연 회로의 지연은 CMOS 지연 회로의 부하 용량 (CL) 대 CSW 의 비에 비례할 수 있다. 일반적으로 CL 대 CSW 의 비는 반도체 회로들에서의 개별적인 컴포넌트들의 용량 (또는 임피던스) 에 비해 더욱 정확하게 제어될 수 있다. 따라서, 본 방법 (800) 은 통상적인 접근 방식보다 더 큰 PVT-안정적 시간 지연을 제공할 수 있다.
본 개시의 이전의 설명은 당업자로 하여금 본 개시를 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 일탈함없이 다른 변경들에 적용될 수도 있다. 따라서, 본 개시는 본원에 설명된 예시들에 제한되고자 하는 것이 아니라, 본원에 개시된 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위에 일치되고자 한다.

Claims (30)

  1. 장치로서,
    한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 생성하도록 구성된 적어도 하나의 상보적 금속 산화물 반도체 (complementary metal oxide semiconductor; CMOS) 지연 회로; 및
    제 1 바이어스 신호 및 제 2 바이어스 신호를 상기 적어도 하나의 CMOS 지연 회로에 제공하도록 구성된 바이어스 생성기를 포함하고,
    상기 바이어스 생성기는:
    출력, 양의 입력 단자 및 음의 입력 단자를 갖는 연산 증폭기,
    상기 양의 입력 단자와 접지부 사이에 커플링된 저항성 모듈로서, 상기 저항성 모듈은 서로 병렬로 커플링된, 스위치, CSW의 용량을 갖는 제 1 커패시터 및 CH 의 용량을 갖는 제 2 커패시터를 갖는 스위칭 커패시터 저항기를 포함하는, 상기 저항성 모듈, 및
    상기 음의 입력 단자와 상기 접지부 사이에 커플링된 한 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 포함하고,
    상기 연산 증폭기의 상기 출력은 상기 제 1 바이어스 신호를 제공하도록 구성되고, 상기 연산 증폭기의 상기 음의 입력 단자는 상기 제 2 바이어스 신호를 제공하도록 구성되는, 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 CMOS 지연 회로는 제 1 입력 트랜지스터 및 제 1 쌍의 nMOS 트랜지스터들을 갖는 제 1 브랜치를 포함하고, 상기 제 1 쌍의 nMOS 트랜지스터들은 상기 제 1 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되는, 장치.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 CMOS 지연 회로는 제 2 입력 트랜지스터 및 제 2 쌍의 nMOS 트랜지스터들을 갖는 제 2 브랜치를 더 포함하고, 상기 제 2 쌍의 nMOS 트랜지스터들은 상기 제 2 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되고, 그리고 상기 바이어스 생성기의 한 쌍의 nMOS 트랜지스터들, 상기 제 1 쌍의 nMOS 트랜지스터들 및 상기 제 2 쌍의 nMOS 트랜지스터들은 동일한, 장치.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 CMOS 지연 회로는 게이트, 소스 및 드레인을 갖는 바이어스 트랜지스터를 더 포함하고, 상기 게이트는 상기 바이어스 생성기로부터 상기 제 1 바이어스 신호를 수신하도록 구성되고 상기 소스는 전압 공급을 수신하도록 구성되는, 장치.
  5. 제 4 항에 있어서,
    상기 바이어스 트랜지스터는 p-형 금속 산화물 반도체 (pMOS) 트랜지스터인, 장치.
  6. 제 1 항에 있어서,
    지연은 상기 저항성 모듈의 등가 저항 (Rref) 에 비례하는, 장치.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 CMOS 지연 회로는:
    제 1 출력 노드와 접지부 사이에 커플링된 제 1 부하 커패시터; 및
    제 2 출력 노드와 접지부 사이에 커플링된 제 2 부하 커패시터를 더 포함하고, 상기 제 1 부하 커패시터 및 상기 제 2 부하 커패시터는 동일한 용량 (CL) 을 갖고 지연은 CL 대 CSW 의 비에 비례하는, 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 CMOS 지연 회로는 지연을 파인 튜닝하기 위한 커패시터 어레이를 더 포함하고, 상기 커패시터 어레이는 상기 바이어스 생성기로부터의 제 2 바이어스 신호에 의해 바이어싱된 복수의 버퍼들로부터 복수의 제어 비트들을 수신하도록 구성되는, 장치.
  9. 제 3 항에 있어서,
    상기 제 1 쌍의 nMOS 트랜지스터들 중 제 1 nMOS 트랜지스터의 게이트 및 상기 제 2 쌍의 nMOS 트랜지스터들 중 제 2 nMOS 트랜지스터의 게이트는 함께 커플링되고 상기 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성되는, 장치.
  10. 장치로서,
    한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 생성하도록 구성된 적어도 하나의 상보적 금속 산화물 반도체 (CMOS) 지연 회로로서, 상기 적어도 하나의 CMOS 지연 회로는:
    제 1 입력 트랜지스터 및 제 1 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 갖는 제 1 브랜치로서, 상기 제 1 쌍의 nMOS 트랜지스터들은 상기 제 1 입력 트랜지스터의 드레인과 접지부 사이에 서로 병렬로 커플링되는, 상기 제 1 브랜치,
    제 2 입력 트랜지스터 및 제 2 쌍의 nMOS 트랜지스터들을 갖는 제 2 브랜치로서, 상기 제 2 쌍의 nMOS 트랜지스터들은 상기 제 2 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되고, 그리고 바이어스 생성기의 한 쌍의 nMOS 트랜지스터들, 상기 제 1 쌍의 nMOS 트랜지스터들 및 상기 제 2 쌍의 nMOS 트랜지스터들은 동일한, 상기 제 2 브랜치,
    게이트, 소스 및 드레인을 갖는 바이어스 트랜지스터로서, 상기 소스는 전압 공급을 수신하도록 구성되는, 상기 바이어스 트랜지스터,
    소스, 드레인 및 게이트를 갖는 제 1 시동 스위치로서, 상기 제 1 시동 스위치의 소스는 상기 바이어스 트랜지스터의 드레인에 커플링되고 상기 제 1 시동 스위치의 드레인은 상기 제 1 입력 트랜지스터의 소스에 커플링되는, 상기 제 1 시동 스위치,
    소스, 드레인 및 게이트를 갖는 제 2 시동 스위치로서, 상기 제 2 시동 스위치의 소스는 상기 바이어스 트랜지스터의 드레인에 커플링되는, 상기 제 2 시동 스위치, 및
    제 1 p-형 금속 산화물 반도체 (pMOS) 트랜지스터 및 제 2 pMOS 트랜지스터를 갖는 보조 브랜치로서, 상기 제 1 pMOS 트랜지스터는 상기 제 2 시동 스위치의 드레인과 상기 제 1 입력 트랜지스터의 드레인 사이에 커플링되고, 상기 제 2 pMOS 트랜지스터는 상기 제 2 시동 스위치의 드레인과 상기 제 2 입력 트랜지스터의 드레인 사이에 커플링되는, 상기 보조 브랜치
    를 포함하는, 상기 적어도 하나의 CMOS 지연 회로; 및
    제 1 바이어스 신호 및 제 2 바이어스 신호를 상기 적어도 하나의 CMOS 지연 회로에 제공하도록 구성된 바이어스 생성기로서, 상기 바이어스 생성기는:
    출력, 양의 입력 단자 및 음의 입력 단자를 갖는 연산 증폭기,
    상기 양의 입력 단자와 접지부 사이에 커플링된 저항성 모듈, 및
    상기 음의 입력 단자와 상기 접지부 사이에 커플링된 한 쌍의 nMOS 트랜지스터들을 포함하고,
    상기 연산 증폭기의 상기 출력은 상기 제 1 바이어스 신호를 상기 바이어스 트랜지스터의 게이트에 제공하도록 구성되고, 상기 연산 증폭기의 상기 음의 입력 단자는 상기 제 2 바이어스 신호를 제공하도록 구성되는, 장치.
  11. 제 10 항에 있어서,
    상기 보조 브랜치의 제 1 pMOS 트랜지스터의 게이트는 저 전압 공급을 수신하도록 구성되고, 상기 보조 브랜치의 제 2 pMOS 트랜지스터의 게이트는 상기 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성되는, 장치.
  12. 제 10 항에 있어서,
    상기 저항성 모듈은 가변 저항기를 포함하는, 장치.
  13. 링 오실레이터로서,
    링을 형성하도록 서로 직렬로 커플링된 복수의 상보적 금속 산화물 반도체 (CMOS) 지연 회로들로서, 상기 복수의 CMOS 지연 회로들의 각각은 한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 생성하도록 구성되는, 상기 복수의 상보적 금속 산화물 반도체 (CMOS) 지연 회로들; 및
    제 1 바이어스 신호 (pbias) 및 제 2 바이어스 신호 (nbias) 를 상기 복수의 CMOS 지연 회로들 중 적어도 하나에 제공하도록 구성된 바이어스 생성기를 포함하고,
    적어도 하나의 상기 바이어스 생성기는:
    출력, 양의 입력 단자 및 음의 입력 단자를 갖는 연산 증폭기,
    상기 양의 입력 단자와 접지부 사이에 커플링된 저항성 모듈로서, 상기 저항성 모듈은 서로 병렬로 커플링된, 스위치, CSW의 용량을 갖는 제 1 커패시터 및 CH 의 용량을 갖는 제 2 커패시터를 갖는 스위칭 커패시터 저항기를 포함하는, 상기 저항성 모듈, 및
    상기 음의 입력 단자와 상기 접지부 사이에 커플링된 한 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 포함하고,
    상기 연산 증폭기의 상기 출력은 상기 제 1 바이어스 신호를 제공하도록 구성되고, 상기 연산 증폭기의 상기 음의 입력 단자는 상기 제 2 바이어스 신호를 제공하도록 구성되는, 링 오실레이터.
  14. 제 13 항에 있어서,
    상기 복수의 CMOS 지연 회로들의 각각은 제 1 입력 트랜지스터 및 제 1 쌍의 nMOS 트랜지스터들을 갖는 제 1 브랜치를 포함하고, 상기 제 1 쌍의 nMOS 트랜지스터들은 상기 제 1 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되는, 링 오실레이터.
  15. 제 14 항에 있어서,
    상기 복수의 CMOS 지연 회로들의 각각은 제 2 입력 트랜지스터 및 제 2 쌍의 nMOS 트랜지스터들을 갖는 제 2 브랜치를 더 포함하고, 상기 제 2 쌍의 nMOS 트랜지스터들은 상기 제 2 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되고, 그리고 상기 바이어스 생성기의 한 쌍의 nMOS 트랜지스터들, 상기 제 1 쌍의 nMOS 트랜지스터들 및 상기 제 2 쌍의 nMOS 트랜지스터들은 동일한, 링 오실레이터.
  16. 제 15 항에 있어서,
    상기 복수의 CMOS 지연 회로들의 각각은 게이트, 소스 및 드레인을 갖는 바이어스 트랜지스터를 더 포함하고, 상기 게이트는 상기 바이어스 생성기로부터 상기 제 1 바이어스 신호를 수신하도록 구성되고 상기 소스는 전압 공급을 수신하도록 구성되는, 링 오실레이터.
  17. 제 16 항에 있어서,
    상기 바이어스 트랜지스터는 p-형 금속 산화물 반도체 (pMOS) 트랜지스터인, 링 오실레이터.
  18. 제 13 항에 있어서,
    지연은 상기 저항성 모듈의 등가 저항 (Rref) 에 비례하는, 링 오실레이터.
  19. 제 13 항에 있어서,
    상기 복수의 CMOS 지연 회로들의 각각은:
    제 1 출력 노드와 접지부 사이에 커플링된 제 1 부하 커패시터; 및
    제 2 출력 노드와 접지부 사이에 커플링된 제 2 부하 커패시터를 더 포함하고, 상기 제 1 부하 커패시터 및 상기 제 2 부하 커패시터는 동일한 용량 (CL) 을 갖고 지연은 CL 대 CSW 의 비에 비례하는, 링 오실레이터.
  20. 제 13 항에 있어서,
    상기 복수의 CMOS 지연 회로들의 각각은 지연을 파인 튜닝하기 위한 커패시터 어레이를 더 포함하고, 상기 커패시터 어레이는 제 2 바이어스 신호에 의해 바이어싱된 복수의 버퍼들로부터 복수의 제어 비트들을 수신하도록 구성되는, 링 오실레이터.
  21. 제 15 항에 있어서,
    상기 제 1 쌍의 nMOS 트랜지스터들 중 제 1 nMOS 트랜지스터의 게이트 및 상기 제 2 쌍의 nMOS 트랜지스터들 중 제 2 nMOS 트랜지스터의 게이트는 함께 커플링되고 상기 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성되는, 링 오실레이터.
  22. 링 오실레이터로서,
    링을 형성하도록 서로 직렬로 커플링된 복수의 상보적 금속 산화물 반도체 (CMOS) 지연 회로들로서, 상기 복수의 CMOS 지연 회로들의 각각은 한 쌍의 차동 입력 신호들을 수신하고 시간 지연 후에 한 쌍의 차동 출력 신호들을 생성하도록 구성되고, 상기 복수의 CMOS 지연 회로들의 각각은:
    제 1 입력 트랜지스터 및 제 1 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 갖는 제 1 브랜치로서, 상기 제 1 쌍의 nMOS 트랜지스터들은 상기 제 1 입력 트랜지스터의 드레인과 접지부 사이에 서로 병렬로 커플링되는, 상기 제 1 브랜치,
    제 2 입력 트랜지스터 및 제 2 쌍의 nMOS 트랜지스터들을 갖는 제 2 브랜치로서, 상기 제 2 쌍의 nMOS 트랜지스터들은 상기 제 2 입력 트랜지스터의 드레인과 상기 접지부 사이에 서로 병렬로 커플링되고, 그리고 바이어스 생성기의 한 쌍의 nMOS 트랜지스터들, 상기 제 1 쌍의 nMOS 트랜지스터들 및 상기 제 2 쌍의 nMOS 트랜지스터들은 동일한, 상기 제 2 브랜치,
    게이트, 소스 및 드레인을 갖는 바이어스 트랜지스터로서, 상기 소스는 전압 공급을 수신하도록 구성되는, 상기 바이어스 트랜지스터,
    소스, 드레인 및 게이트를 갖는 제 1 시동 스위치로서, 상기 제 1 시동 스위치의 소스는 상기 바이어스 트랜지스터의 드레인에 커플링되고 상기 제 1 시동 스위치의 드레인은 상기 제 1 입력 트랜지스터의 소스에 커플링되는, 상기 제 1 시동 스위치,
    소스, 드레인 및 게이트를 갖는 제 2 시동 스위치로서, 상기 제 2 시동 스위치의 소스는 상기 바이어스 트랜지스터의 드레인에 커플링되는, 상기 제 2 시동 스위치, 및
    제 1 p-형 금속 산화물 반도체 (pMOS) 트랜지스터 및 제 2 pMOS 트랜지스터를 갖는 보조 브랜치로서, 상기 제 1 pMOS 트랜지스터는 상기 제 2 시동 스위치의 드레인과 상기 제 1 입력 트랜지스터의 드레인 사이에 커플링되고, 상기 제 2 pMOS 트랜지스터는 상기 제 2 시동 스위치의 드레인과 상기 제 2 입력 트랜지스터의 드레인 사이에 커플링되는, 상기 보조 브랜치
    를 포함하는, 상기 복수의 CMOS 지연 회로들; 및
    제 1 바이어스 신호 및 제 2 바이어스 신호를 상기 복수의 CMOS 지연 회로들 중 적어도 하나에 제공하도록 구성된 바이어스 생성기를 포함하고,
    적어도 하나의 상기 바이어스 생성기는:
    출력, 양의 입력 단자 및 음의 입력 단자를 갖는 연산 증폭기,
    상기 양의 입력 단자와 접지부 사이에 커플링된 저항성 모듈, 및
    상기 음의 입력 단자와 상기 접지부 사이에 커플링된 한 쌍의 nMOS 트랜지스터들을 포함하고,
    상기 연산 증폭기의 상기 출력은 상기 제 1 바이어스 신호를 상기 바이어스 트랜지스터의 게이트에 제공하도록 구성되고, 상기 연산 증폭기의 상기 음의 입력 단자는 상기 제 2 바이어스 신호를 제공하도록 구성되는, 링 오실레이터.
  23. 제 22 항에 있어서,
    상기 보조 브랜치의 제 1 pMOS 트랜지스터의 게이트는 저 전압 공급을 수신하도록 구성되고, 상기 보조 브랜치의 제 2 pMOS 트랜지스터의 게이트는 상기 바이어스 생성기로부터 제 2 바이어스 신호를 수신하도록 구성되는, 링 오실레이터.
  24. 제 22 항에 있어서,
    상기 저항성 모듈은 가변 저항기를 포함하는, 링 오실레이터.
  25. 상보성 금속 산화물 반도체 (CMOS) 지연 회로를 바이어싱하는 방법으로서,
    연산 증폭기의 양의 입력 단자에서 저항성 모듈을 사용하여 기준 전압을 제공하는 단계;
    한 쌍의 p-형 금속 산화물 반도체 (pMOS) 트랜지스터들의 게이트들 및 보상 커패시터를 상기 연산 증폭기의 출력 단자에 커플링하여 제 1 바이어스 신호 (pbias) 를 생성하는 단계; 및
    한 쌍의 n-형 금속 산화물 반도체 (nMOS) 트랜지스터들을 상기 연산 증폭기의 음의 단자에 커플링하여 상기 음의 단자에서 제 2 바이어스 신호 (nbias) 를 생성하는 단계를 포함하고,
    상기 한 쌍의 nMOS 트랜지스터들은 상기 CMOS 지연 회로에서의 한 쌍의 nMOS 트랜지스터들과 동일하고,
    상기 저항성 모듈은 서로 병렬로 커플링된, 스위치, CSW 의 용량을 갖는 제 1 커패시터 및 CH 의 용량을 갖는 제 2 커패시터를 갖는 스위칭 커패시터 저항기를 포함하고, 상기 CMOS 지연 회로의 지연은 상기 CMOS 지연 회로의 부하 용량 CL 대 CSW 의 비에 비례하는, 상보성 금속 산화물 반도체 지연 회로를 바이어싱하는 방법.
  26. 제 25 항에 있어서,
    상기 저항성 모듈은 가변 저항기를 포함하는, 상보성 금속 산화물 반도체 지연 회로를 바이어싱하는 방법.
  27. 제 25 항에 있어서,
    상기 CMOS 지연 회로의 지연은 상기 저항성 모듈의 등가 저항 (Rref) 에 비례하는, 상보성 금속 산화물 반도체 지연 회로를 바이어싱하는 방법.
  28. 삭제
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