TWI762844B - 高速高解析度數位控制振盪器及其方法 - Google Patents

高速高解析度數位控制振盪器及其方法 Download PDF

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  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
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Abstract

一種方法，包含：使用複數個增益級按一環形型態串接在一起以形成一環形振盪器，該環形振盪器用來輸出一振盪訊號；使用一低速數位至類比轉換器（DAC），以依據一粗調控制命令控制該環形振盪器的一供應電壓；使用受控於一控制電壓數組的一變容器陣列，以於該環形振盪器的一級間節點提供一電容性負載；使用一高速DAC陣列，以依據一細調控制命令來確定該控制電壓數組；隨著一啟動程序，調整該粗調控制命令，使得該振盪訊號之一振盪頻率趨近一目標值；以及依據該振盪訊號之一時序誤差的一偵測結果，按一閉迴路方式調整該細調控制命令。

Description

高速高解析度數位控制振盪器及其方法
本揭露大體上是關於數位控制振盪器；更明確地說，本揭露是關於高速高解析度數位控制振盪器。
一數位控制振盪器（digitally-controlled oscillator , DCO）依據一控制命令（control word）輸出某一振盪頻率的一振盪訊號；舉例而言，該振盪頻率是由該控制命令來決定。當該控制命令改變時，該振盪頻率相應地改變。一DCO的速度是依據「該控制命令」與「該振盪頻率的一相對應變化」之間的一延遲時間而被估量；該延遲時間愈短，代表該速度愈快。一DCO的解析度是依據該控制命令之一最小變化量所對應的該振盪頻率之一變化量的量來決定；該振盪頻率的增變化量愈少，代表該解析度愈高。一DCO通常包含於一閉迴路中，其中該控制命令是按一回授方式而決定，以使該振盪訊號的一時序跟隨一參考時序。該閉迴路可以是一鎖相迴路，或一時脈資料回復迴路。一高速DCO能使該閉迴路得以較快地跟上該參考時序。一高解析度DCO能使該振盪訊號的時序得以較準確地跟隨該參考時序。通常而言，本領域需要的是一高速高解析度DCO。
一DCO包含一核心電路與一調整網路（tuning network）。該核心電路是一主動電路，可以維持一振盪狀態；該調整網路可以調整一振盪頻率。環形振盪器（ring oscillator）是一種常見型態，用來實現該核心電路，這是因為環形振盪器在實體佈局上是緊實的（compact）。當利用由CMOS（互補式金氧半導體）製程所製造的單片（monolithic）積體電路來實現一DCO時，該DCO會受製程、電壓與溫度（process, voltage, temperature, PVT）的變化影響，從而該DCO的振盪頻率會隨著PVT變化而有明顯的差異。若該DCO是基於一環形振盪器型態，由PVT變化所帶來的差異問題通常需要嚴肅以對。在另一方面，一高解析度DCO需要一具有精細調整能力的頻率調整網路（a frequency-tuning network of a fine granularity），因此，該頻率調整網路不僅需要具有一大調整範圍以涵蓋由PVT變化所造成的DCO振盪頻率的大幅差異，也需要具有精細調整能力，這通常要借助於一高度複雜調整網路。然而，一高度複雜調整網路通常不適用於高速應用，這是因為一較複雜的網路通常較慢。此外，一高速電路易有較多雜訊（tends to be noisier）。因此，一高速高解析度環形振盪器型態的DCO通常很難設計，也很難滿足一低雜訊要求。
本技術領域需要的是一環形振盪器型態的DCO具有高速高解析度的特性。
依據本揭露的一實施例，一種數位控制振盪器包含：一環形振盪器，包括複數個增益級，該複數個增益級按一帶有一負回授的一環形型態而串接在一起，以依據一供應節點的一供應電壓輸出一振盪訊號至一級間節點（inter-stage node）；一低速數位至類比轉換器（digital-to-analog converter, DAC），用來輸出一供應電流至該供應節點，以依據一粗調控制命令（coarse control word）確定該供應電壓；一變容器陣列，用來依據一控制電壓數組（control voltage array）提供一電容性負載給該級間節點；以及一高速DAC陣列，用來依據一細調控制命令輸出該控制電壓數組。
依據本揭露的一實施例，一種方法包含下列步驟：使用複數個增益級按一環形型態串接在一起以形成一環形振盪器，該環形振盪器用來輸出一振盪訊號；使用一低速數位至類比轉換器（DAC），以依據一粗調控制命令控制該環形振盪器的一供應電壓；使用受控於一控制電壓數組的一變容器陣列，以於該環形振盪器的一級間節點提供一電容性負載；使用一高速DAC陣列，以依據一細調控制命令來確定該控制電壓數組；隨著一啟動程序，調整該粗調控制命令，使得該振盪訊號之一振盪頻率趨近一目標值；以及依據該振盪訊號之一時序誤差的一偵測結果，按一閉迴路方式調整該細調控制命令。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露是針對數位控制振盪器。儘管本說明書揭示了本揭露的多個實施例可視為實施本發明的較佳範例，但本發明可藉由多種方式被實施，不限於後述的特定範例，也不限於用來實現該些特定範例之技術特徵的特定方式。在其它例子中，已知細節未被顯示或說明，以避免妨礙呈現本揭露之觀點。
本技術領域具有通常知識者可瞭解本揭露所使用的與微電子相關的用語及基本概念，像是「電壓」、「電流」、「CMOS（互補式金氧半導體）」、「NMOS（N通道金氧半導體）電晶體」、「PMOS（P通道金氧半導體）電晶體」、「電阻」、「電容」、「變容器」、「電阻值」、「電容值」、「電流源」、「偏壓」、「節點」、放大器」、「增益」、「共源極」、「源極隨耦器」、「轉導」、「負載」、「串聯（series）」、「分流（shunt）」、「時脈」、「頻率」、「環形振盪器」、「數位至類比轉換器」、「二極體連接式（diode-wired）」、「電流鏡」、「再生負載」、「差動對」以及「負回授」。與這些微電子之用語及基本概念類似者對本領域具有通常知識者而言是顯而易知的，故於此不再贅述。本領域具有通常知識者當能識別NMOS電晶體的符號，並能辨識該符號的「源極」、「閘極」、與「汲極」。
本揭露是以一工程角度來呈現。舉例而言，「X等於Y」表示「X與Y之間的差異小於一指定工程公差值（specified engineering tolerance）」；「X甚小於Y」表示「X除以Y會小於一工程公差值」；以及「X為零」表示「X小於一指定工程公差值」。
本揭露中，一訊號可以是一電壓或一電流，用來代表一特定資訊。
一邏輯訊號是一種雙態訊號。該雙態訊號具有一高態與一低態。本文中，當一邏輯訊號的準位高於（低於）屬於該邏輯訊號的一特定跳變點時，該邏輯訊號被稱為處於該高態（低態）。按邏輯訊號之上下文的文意，「（該邏輯訊號）X為高」是指「（該邏輯訊號）X處於該高態」。
一「時脈」是於一高態與一低態之間循環往復的一邏輯訊號。
本揭露中，“VDD ”表示一電源供應節點。為便於說明，“VDD ”也可表示提供給該電源供應節點的一電源供應電壓，也就是說，“VDD 為0.9V”表示“位於該電源供應節點VDD 的電源供應電壓為0.9V”。由於一電路可能具有多個電源供應節點，它們可能具有相同或不同電壓，因此一數字下標基於不同目的會被附加上去；舉例而言，“VDD 1 ”表示一第一電源供應節點，“VDD 2 ”表示一第二電源供應節點，“VDD 3 ”表示一第三電源供應節點。值得注意的是，雖然“VDD 1 ”、 “VDD 2 ”與“VDD 3 ”可能是不同電壓，但不必然為不同電壓。
依據本揭露之一實施例，圖1顯示一數位控制振盪器（digitally-controlled oscillator, DCO）100的示意圖。DCO 100包含：一核心電路110，包含複數個增益級，該複數個增益級按一帶有一負回授的一環形型態而串接在一起，以依據一供應節點NSUP 的一供應電壓VSUP 維持一振盪狀態；一低速（low-speed, LS）數位至類比轉換器（digital-to-analog converter, DAC）120，用來輸出一供應電流ISUP 至該供應節點NSUP ，以依據一粗調控制命令（coarse control word）WC 確定該供應電壓VSUP ；一調整網路130，包含複數個變容器陣列，用來依據一M 維控制電壓數組（M -dimensional control voltage array）VC [M －1:0]提供一電容性負載給該核心電路110，其中M 為大於一的整數；以及一高速（high-speed, HS）DAC陣列140，用來依據一細調控制命令（fine control word）WF 輸出該M 維控制電壓數組VC [M －1:0]。本說明書中，一匯流排標記（bus notation）用於VC [M －1:0]以表示VC [0]、VC [1]、VC [2]、…、VC [M －1]的集合（collection）。
於一非限制性的例子中，核心電路110包含二增益級，該二增益級包括一第一增益級GS1與一第二增益級GS2；調整網路130包含二變容器陣列，該二變容器陣列包含一第一變容器陣列VA1與一第二變容器陣列VA2。該第一增益級GS1於第一對級間節點（inter-stage nodes）111、112分別接收第一對振盪電壓V 1 、V 2 ，並於第二對級間節點113、114分別輸出第二對振盪電壓V 3 、V 4 。該第一增益級GS2於第二對級間節點113、114分別接收第二對振盪電壓V 3 、V 4 ，並於第一對級間節點111、112分別輸出第一對振盪電壓V 1 、V 2 。該第一電容器陣列VA1在該第二對級間節點113、114提供一電容性負載。該第二電容器陣列VA2在該第一對級間節點111、112提供一電容性負載。複數個增益級（例如：增益級GS1、GS2）按一帶有負回授的環形型態而串接在一起，以形成一環形振盪器並能維持振盪；這屬於已知技術，故在此不予詳述。
於DCO 100中，V 1 、V 2 、V 3 與V 4 為同一振盪頻率的振盪電壓，V 1 、V 2 、V 3 與V 4 的任一個可稱為DCO 100的一振盪訊號。
增益級GS1、GS2可由相同的功能方塊來表示，每一個都包含一第一輸入接腳“Vi ＋ ”、一第二輸入接腳“Vi － ”、一第一輸出接腳“Vo ＋ ”、一第二輸出接腳“Vo － ”以及一源極接腳“VS ”。增益級GS1經由其“VS ”與“Vi ＋ ”與“Vi － ”接腳分別接收VSUP 、V 1 與V 2 ，並經由其“Vo － ”與“Vo ＋ ”接腳分別輸出V 3 與V 4 。增益級GS2經由其“VS ”與“Vi ＋ ”與“Vi － ”接腳分別接收VSUP 、V 3 與V 4 ，並經由其“Vo ＋ ”與“Vo － ”接腳分別輸出V 1 與V 2 。
圖2顯示一示範性的增益級200的示意圖，其可作為增益級GS1與GS2的每一個的實施例。增益級200包含：一差動對210，包括一對PMOS（p通道金氧半導體）電晶體211、212，其分別用來依據透過接腳“VS ”所確立的一偏壓狀態，從接腳“Vi ＋ ”與“Vi － ”接收輸入以及輸出輸出至接腳“Vo － ”與“Vo ＋ ”；以及一再生負載220，包括一對NMOS電晶體221、222按一交錯耦合型態被配置。再生負載220是用來確立一負電阻值的一負載，從而確定一“右半平面極點”，其可開始一振盪運作（用於核心電路110，其一實施例為增益級200），此時差動對210是用來提供一增益，並維持該振盪運作。圖2的內部連接像是「PMOS電晶體211的源極、閘極與汲極分別連接至接腳VS 、Vi ＋ 與Vo － 」對本領域具有通常知識者而言是不言自明的，因此細節在此省略。增益級200的延遲是由差動對210的轉導值與在接腳“Vo － ”與“Vo ＋ ”的一負載電容值來決定；差動對210的轉導值愈高，在接腳“Vo － ”與“Vo ＋ ”（across pins “Vo － ” and “Vo ＋ ”）的電容性負載就能愈快地被充電/放電，從而該延遲就愈短；另一方面，在接腳“Vo － ”與“Vo ＋ ”的負載電容值愈大，該電容性負載被充電/放電的速度就愈慢，從而該延遲就愈長。
如圖1所示，核心電路110的一振盪頻率是由增益級GS1、GS2的一延遲來決定。增益級GS1（GS2）是由它的一轉導值以及在級間節點113（111）、114（112）的一電容值來決定。增益級GS1（GS2）的轉導值，是由LS DAC 120依據該粗調控制命令WC 提供至該供應節點NSUP 的該供應電流ISUP 來調整，且在級間節點113（111）與114（112）的該負載電容值，是由受控於VC [M －1:0]的變容器陣列VA1（VA2）的電容值來調整，VC [M －1:0]是由該細調控制命令WF 來決定。一較大（較小）供應電流ISUP 以及一較高（較低）供應電壓VSUP 導致增益級GS1與GS2的一較大（較小）轉導值以及一較高（較低）振盪頻率。隨著一啟動程序，該轉導值藉由調整該粗調控制命令WC 而被調整，以使該振盪頻率趨近一目標值，這有效地消除製程與電壓之變化對於振盪頻率的影響；之後，該粗調控制命令WC 被固定（frozen），且該負載電容值被該細調控制命令WF 按一閉迴路方式（例如：按一鎖相迴路或資料回復迴路）調整，從而該振盪訊號的時序跟隨一參考訊號的時序。該轉導值的調整發生於該啟動程序時，且不取決於（not subject to）一高速要求。然而，抑制該供應電流ISUP 中的雜訊是極需的，否則增益級GS1與GS2的延遲會受該雜訊所造成之有感變化的影響。由於低速的本質，LS DAC 120可採用低通濾波技術（其使得該電路減速，但在這情形下是可接受的），以抑制該供應電流ISUP 中的雜訊。在另一方面，該負載電容值的調整是以一閉迴路方式被執行，且取決於一高速要求。HS DAC陣列140是按一方式被設計，此方式使得VC [M －1:0]以較快的方式去適應，同樣的道理適用於變容器陣列VA1、VA2。
圖3顯示一DAC 300的示意圖，可作為LS DAC 120的一實施例。DAC 300包含：藉由NMOS電晶體309所實現的一電流源，用來依據一閘極偏壓VB 0 輸出一固定電流I 309 至一加總節點NS 1 ；複數個開關電流單元包含310、320、330，用來依據WC [0]、WC [1]、WC [2]等等的控制，分別輸出複數個可控電流包含I 310 、I 320 、I 330 至該加總節點NS 1 ；一第一PMOS（p通道金氧半導體）電晶體301，按一二極體連接式型態（diode-wired topology）被設置，以將從該加總節點NS 1 所接收的一加總電流IS 1 ，轉換成一偏壓V 301 ；一低通濾波器308，包含一串接電阻（series resistor）303與一分流電容（shunt capacitor）304，用來濾波該偏壓V 301 以產生一濾波後偏壓V 302 ；以及一第二PMOS電晶體302，用來依據該濾波後偏壓V 302 輸出該供應電流ISUP 至圖1的節點NSUP 。開關電流單元310（320、330）包含藉由NMOS電晶體311（321、331）所實現的一電流源，以及包含藉由NMOS電晶體312（322、332）所實現的一開關，其中NMOS電晶體311（321、331）是由另一閘極偏壓VB 1 所控制，NMOS電晶體312（322、332）是由WC [0]（WC [1]、WC [2]）所控制。當WC [0]（WC [1]、WC [2]）為高，開關電流單元310（320、330）是處於一「開啟」狀態，且I 310 （I 320 、I 330 ）是依據該閘極偏壓VB 1 以確立。當WC [0]（WC [1]、WC [2]）為低，開關電流單元310（320、330）是處於一「關閉」狀態，且I 310 （I 320 、I 330 ）為零。WC [0]、WC [1]、WC [2]等等全為邏輯訊號，共同地形成該粗調控制命令WC ，因此，該加總電流IS1 受控於WC 。於一實施例中，“VDD1 ”與“VDD2 ”短路在一起，因此具有同樣的電位；PMOS電晶體301、302形成一電流鏡，從而該供應電流ISUP 是依據一係數而與IS1成 比例，其中該係數是由PMOS電晶體302之W/L（寬長比）與PMOS電晶體301之W/L之間的比例來決定。低通濾波器308幫忙濾淨V 302 ，從而濾淨ISUP 。除了對低通濾波器308而言，DAC 300是一典型的電流模式DAC電路，其對本領域具有通常知識者而言是不言自明的，故在此不予詳述。
值得注意的是，二極體連接式PMOS電晶體301是「電流至電壓轉換器」的一範例，因它將二極體連接式PMOS電晶體301當作一負載，以將電流IS1 轉換成電壓V 301 。於一替代實施例中（未顯示於圖），該二極體連接式PMOS電晶體301由一電阻取代，該電阻也可作為一負載。
PMOS電晶體302之配置是按一「共源極放大器」型態，其中一較高（較低）電壓V 302 會導致一較小（較大）電流ISUP 。於一替代實施例中（未顯示於圖），PMOS電晶體302由一NMOS電晶體取代，並按一「源極隨耦器」型態而被配置；於此替代實施例中，當該濾波後偏壓V 302 上升（下降），供應電流ISUP 增加（減少），因此需要對WC [0]、WC [1]、WC [2]等等做一邏輯反轉處理，否則對應WC 之變化的電流ISUP 的改變方向會是相反的，基於NMOS電晶體的該替代實施例可用來過濾供應雜訊（VDD 1 ），並提供一較乾淨的電源VDD 2 至該GS1/GS2級。
一般而言，當溫度升高時，一半導體電路的速度會變慢，DCO 100並不例外。為了補償因溫度升高所導致的振盪速度變慢，當溫度升高時，會需要一較高的供應電流ISUP 。於一實施例中，閘極偏壓VB 0 與VB 1 是使用一PTAT（正比於絕對溫度（proportional to absolute temperature））電壓產生器而被確立，從而電流I 309 與電流I 310 、I 311 、I 312 等等以及電流IS 1 與ISUP 會在溫度升高時上升。這有效地減少DCO 100之振盪頻率因溫度漂移所產生的漂移量。PTAT電壓產生器屬於習知技術，因此細節在此不予詳述。
圖4顯示一變容器陣列400的示意圖，其可作為電容器陣列VA1與VA2的每一個的實施例。電容器陣列400包含：複數個變容器對包含一第一變容器對410、一第二變容器對420、一第三變容器對430等等，分別受控於VC [0]、VC [1]、VC [2]等等，是按一並聯型態被配置，以實現橫跨二節點401、402的一可調電容器。當作為VA1（VA2）的實施例時，該二節點401、402對應節點113（111）與114（112）。這裡所說的VC [0]、VC [1]、VC [2]等等是控制電壓，共同地形成VC [M－1:0]。變容器對410（420、430）包含：一第一變容器411（421、431）帶有一正端與一負端，該正端與該負端分別以“＋”與“－”來標示，且分別連接至節點401以及VC [0]（VC [1]、VC [2]）；以及一第二變容器412（422、432）帶有一正端與一負端，該正端與該負端分別以“＋”與“－”來標示，且分別連接至節點402以及VC [0]（VC [1]、VC [2]）。一變容器是一電容器，其電容值由其正端與負端之間的一電壓差來決定。隨著控制電壓VC [0]（VC [1]、VC [2]）上升（下降），變容器411（421、431）的電容值與變容器412（422、432）的電容值均會減少（增加），在節點401、402的變容器對410（420、430）的總電容會減少（增加）；因此，變容器陣列400的總電容值會減少（增加），且核心電路110的振盪頻率上升（下降）。
圖5顯示一DAC陣列500的一功能方塊圖，其可作為HS DAC陣列140的一實施例。HS DAC陣列500包含：一解碼器510，用來接收該細調控制命令WF ，並輸出複數個已解碼命令WF 0 、WF 1 、WF 2 等等；以及複數個HS（高速）DAC 521、522、523等等，分別用來依據已解碼命令WF 0 、WF 1 、WF 2 等等來輸出VC [0]、VC [1]、VC [2]等等。這裡所說的WF 0 、WF 1 與WF 2 都是N 位元命令（N -bit Words），且分別以總括標記（bus notation）WF 0 [N －1:0]、WF 1 [N －1:0]與WF 2 [N －1:0]來表示，其中N 為大於一的整數。解碼器510解碼WF ，以產生WF 0 、WF 1 、WF 2 等等的總和，如下式所示：
Figure 02_image001
(1)
於一第一實施例中，一溫度計碼被採用，從而WF 0 、WF 1 與WF 2 等等的值都是介於0與N 之間，且由下列式子決定：
Figure 02_image003
(2) 上式中，i =0、1、2等等，且WFi 是依據下式以總括標記WF i [N －1:0]來表示：
Figure 02_image005
(3) 上式中，j =0、1、2、…、N-1。本例中，mod(．)表示一模數操作；舉例而言，mod(5, 2)表示“5 mod 2”，是等於1。
舉例而言，在N 為4的情形下，依據式(2)、(3)所得到的表如下所示：
Figure 02_image007
Figure 02_image009
Figure 02_image011
Figure 02_image013
Figure 02_image015
Figure 02_image017
Figure 02_image019
0 0 00 0 00 0 0000
1 0 0000 0 0000 1 0001
2 0 0000 0 0000 2 0011
3 0 0000 0 0000 3 0111
4 0 0000 0 0000 4 1111
5 0 0000 1 0001 4 1111
6 0 0000 2 0011 4 1111
7 0 0000 3 0111 4 1111
8 0 0000 4 1111 4 1111
9 1 0001 4 1111 4 1111
10 2 0011 4 1111 4 1111
11 3 0111 4 1111 4 1111
12 4 1111 4 1111 4 1111
於一替代實施例中，一二進位碼被採用，從而WF 0 、WF 1 與WF 2 等等的值都是介於0與2 N -1 之間，且由下列式子決定：
Figure 02_image021
(4) 上式中，i =0、1、2等等，且WFi 是依據一二進位表示法以總括標記WF i [N －1:0]來表示。
舉例而言，在N 為3的情形下，依據式(4)以及二進位表示法所得到的表如下所示：
Figure 02_image007
Figure 02_image009
Figure 02_image023
Figure 02_image013
Figure 02_image025
Figure 02_image017
Figure 02_image027
0 0 000 0 000 0 000
1 0 000 0 000 1 001
2 0 000 0 000 2 010
3 0 000 0 000 3 011
4 0 000 0 000 4 100
5 0 000 1 001 4 100
6 0 000 2 010 4 100
7 0 000 3 011 4 100
8 0 000 4 100 4 100
9 1 001 4 100 4 100
10 2 010 4 100 4 100
11 3 011 4 100 4 100
12 4 100 4 100 4 100
值得注意的是，WFi [0]、WFi [1]、WFi [2]等等都是邏輯訊號。
圖6顯示一DAC 600的示意圖，其可作為HS DAC 521、522、523等等的任一個的實施例。DAC 600包含：複數個開關電流單元610、620、630等等，用來分別依據WFi [0]、WFi [1]、WFi [2]等等，輸出電流I 610 、I 620 、I 630 等等至一加總節點NS 2 ，以形成一加總電流IS 2 ；以及一電阻601，用來提供一負載給該加總節點NS 2 ，以及將該加總電流IS 2 轉換為一輸出電壓VC [i ]。當DAC 600作為HS DAC 521（522、523）的實施例，VC [i ]代表VC [0]（VC [1]、VC [2]），此時WFi [0]代表WF 0 [0]（WF 1 [0]、WF 2 [0]），WFi [1]代表WF 0 [1]（WF 1 [1]、WF 2 [1]），WFi [2]代表WF 0 [2]（WF 1 [2]、WF 2 [2]）。開關電流單元610（620、630）包含一電流源與一開關，該電流源是由PMOS電晶體611（621、631）來實現，其受控於一閘極偏壓VB 2 ，該開關是由PMOS電晶體612（622、632）來實現，其受控於WFi [0]（WFi [1]、WFi [2]）。當WFi [0]（WFi [1]、WFi [2]）為高，開關電流單元610（620、630）是處於一「關閉」狀態，且I 610 （I 620 、I 630 ）為零；當WFi [0]（WFi [1]、WFi [2]）為低，開關電流單元610（620、630）是處於一「開啟」狀態，且I 610 （I 620 、I 630 ）是依據該閘極偏壓VB 2 而確立。DAC 600的速度是決定於電阻601與節點NS 2 的一寄生電容值。為了具有一高速特性，實施者可選用具有一小電阻值的電阻601。
儘管圖1顯示二個變容器陣列（亦即：VA1與VA2）用於調整網路130，然此僅為範例，非實施限制。舉例而言，若移除變容器陣列VA2而保留變容器陣列VA1，DCO 100仍能運作；然而，若移除VA2而保留VA1，該二增益級GS1與GS2會有不同負載，從而該振盪電壓V1與V2的波形會與該振盪電壓V3與V4的波形不同，這可能或可能不會成為問題，取決於DCO 100的應用。
隨著一啟動程序，一粗調調整程序便可被執行，其中DCO 100的一振盪訊號（亦即：V 1 、V 2 、V 3 與V 4 的其中之一）的振盪頻率被偵測並與一目標值作比較。舉例而言，藉由使用一計數器，可偵測一振盪訊號的振盪頻率。若該振盪頻率高於（低於）該目標值，該粗調控制命令WC 會被減量（增量）以減少（增加）該供應電流ISUP ，從而降低（提高）該供應電壓VSUP ，並使得該振盪頻率降低（上升）。該粗調調整程序會重複複數次，以調整該振盪頻率，使其趨近該目標值；然後，該粗調控制命令WC 會被固定（frozen），且一細調調整程序會按一閉迴路方式被執行，其中該振盪訊號的一時序誤差會被偵測，且該細調控制命令WC 會依據該時序誤差而被調整。若DCO 100用於一鎖相迴路，該時序誤差是介於該振盪訊號之時序與一參考時脈之時序之間的差異，且能被偵測，例如被一時間至數位轉換器（time-to-digital converter）偵測。若DCO 100是用於一時脈資料回復迴路，該振盪訊號的時序誤差是該振盪訊號之時序與根植於（embedded in）一資料訊號之一時序之間的差異，且能被偵測，例如被一二進位相位偵測器偵測。「鎖相迴路」、「時間至數位轉換器」、「時脈資料回復迴路」與「二進位相位偵測器」均是本領域的習知技術，故在此不予詳述。若該時序誤差為正（負），這表示該振盪訊號的時序是早於（遲於）預期，該細調控制命令WF 被增量（減量）以降低（提高）VC [M －1:0]的電壓，從而增加（減少）調整網路130的電容值，使得該振盪訊號變慢（加快）。該細調控制命令WF 依據上述方式被調整，從而最小化該振盪訊號之時序與該參考時脈之時序（或根植於該資料訊號的時序）之間的差異。
DCO 100的一振盪頻率是由該粗調控制命令WC 與該細調控制命令WF 共同控制。WC 被稱為「粗調」控制命令以及WF 被稱為「細調」控制命令是一種相對概念的說明方式，也就是說，WC 改變一單位所對應之振盪頻率的改變量顯著大於WF 改變一單位所對應之振盪頻率的改變量。於非限制的範例中，當WC 被設至最小（亦即：0）時，DCO 100的一振盪頻率約是10GHz；WC 是一6位元命令（按二進位表示法）；由WC 之一增量變化所導致的該振盪頻率的增量改變約是50MHz；WC 的一總調整範圍約是3.2GHz；WF 是一8位元命令（按二進位表示法）；由WF 之一增量變化所導致的該振盪頻率的增量改變約是1MHz；以及WF 的一總調整範圍約是250MHz。藉由使用粗調控制與細調控制的組合，可以實現一廣範圍高解析度的調整。然而，當用於一閉迴路時，WC 被固定，僅有WF 被適應性地調整。這讓從屬於WC 的調整電路具有低雜訊的特性（因為沒有高速操作需求（high-speed requirement）），並讓從屬於WF 的調整電路較快，但不會造成太多雜訊（因為只涵蓋一小調整範圍）。據此，DCO 100能同時具有高速、高解析度與低雜訊等特性。
LS DAC 120被稱為「低速」而HS DAC陣列140被稱為「高速」是一種相對概念的說明方式，也就是說HS DAC陣列140是實質地快於LS DAC 120。於非限制性的範例中，WC 的改變與DCO 100之振盪頻率的一相對應改變之間的一時間差約為
Figure 02_image029
，WF 的改變與DCO 100之振盪頻率的一相對應改變之間的一時間差約為1ns，換言之，HS DAC陣列140約比LS DAC 120快千倍。
如圖7之流程圖700所示，依據本揭露之一實施例的一方法包含：（step 710）使用複數個增益級按一環形型態串接在一起以形成一環形振盪器，該環形振盪器用來輸出一振盪訊號；（step 720）使用一低速數位至類比轉換器（DAC），以依據一粗調控制命令控制該環形振盪器的一供應電壓；（step 730）使用受控於一控制電壓數組的一變容器陣列，以於該環形振盪器的一級間節點提供一電容性負載；（step 740）使用一高速DAC陣列，以依據一細調控制命令來確定該控制電壓數組；（step 750）隨著一啟動程序，調整該粗調控制命令，使得該振盪訊號之一振盪頻率趨近一目標值；以及（step 760）依據該振盪訊號之一時序誤差的一偵測結果，按一閉迴路方式調整該細調控制命令。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:數位控制振盪器 110:核心電路 120:LS DAC（低速數位至類比轉換器） 130:調整網路 140:HS DAC array（高速DAC陣列）NSUP : 供應節點VSUP : 供應電壓ISUP : 供應電流WC : 粗調控制命令WF : 細調控制命令VC [M －1:0]M: 維控制電壓數組M: 大於一的整數 GS1:第一增益級 GS2:第二增益級Vi ＋: 第一輸入接腳Vi －: 第二輸入接腳Vo ＋: 第一輸出接腳Vo －: 第二輸出接腳VS : 源極接腳 111、112:第一對級間節點 113、114:第二對級間節點V 1 、V 2: 第一對振盪電壓V 3 、V 4: 第二對振盪電壓 VA1:第一變容器陣列 VA2:第二變容器陣列 200:增益級 210:差動對 211、212:PMOS電晶體對 220:再生負載 221、222:NMOS電晶體對 300:DAC（數位至類比轉換器） 301:第一PMOS電晶體 302:第二PMOS電晶體 303:串接電阻 304:分流電容 308:低通濾波器 309:NMOS電晶體所實現的一電流源 310、320、330:複數個開關電流單元 311、321、331:NMOS電晶體所實現的電流源 312、322、332:NMOS電晶體所實現的開關NS 1: 加總節點IS 1: 加總電流V 301: 偏壓V 302: 濾波後偏壓VB 0: 閘極偏壓I 309: 固定電流I 310 、I 320 、I 330: 複數個可控電流WC [0]、WC [1]、WC [2]:粗調控制命令VB 1: 閘極偏壓VDD1 : 第一電源供應節點VDD2 : 第二電源供應節點 400:變容器陣列 401、402:節點 410:第一變容器對 420:第二變容器對 430:第三變容器對 411、421、431:第一變容器 412、422、432:第二變容器VC [0]、VC [1]、VC [2]:控制電壓 ＋:正端 －:負端 500:DAC陣列 510:解碼器 521、522、523:複數個HS DACWF 0 [N －1:0]、WF 1 [N －1:0]、WF 2 [N －1:0]: 已解碼的N 位元命令N: 大於一的整數 600:DAC（數位至類比轉換器） 601:電阻 610、620、630:開關電流單元VB 2: 閘極偏壓WFi [0]、WFi [1]、WFi [2]:已解碼命令I 610 、I 620 、I 630: 電流NS 2: 加總節點IS 2: 加總電流VC [i ]:輸出電壓 611、621、631:PMOS電晶體所實現的電流源 612、622、632:PMOS電晶體所實現的開關 700:流程圖 710~760:步驟
［圖1］圖1依據本揭露的一實施例顯示一數位控制振盪器的功能方塊圖。 ［圖2］顯示一增益級的一示範性實施例的示意圖。 ［圖3］顯示一低速數位至類比轉換器的一示範性實施例的示意圖。 ［圖4］顯示一變容器陣列的示意圖。 ［圖5］顯示一高速數位至類比轉換器陣列的一示範性實施例的功能方塊圖。 ［圖6］顯示一高速數位至類比轉換器的一示範性實施例的示意圖；以及 ［圖7］依據本揭露的一實施例顯示一方法的一流程圖。
100:數位控制振盪器
110:核心電路
120:LS DAC(低速數位至類比轉換器)
130:調整網路
140:HS DAC array(高速DAC陣列)
N SUP :供應節點
V SUP :供應電壓
I SUP :供應電流
W C :粗調控制命令
W F :細調控制命令
V C [M-1：0]:M維控制電壓數組
M:大於一的整數
GS1:第一增益級
GS2:第二增益級
V i+:第一輸入接腳
V i-:第二輸入接腳
V o+:第一輸出接腳
V o-:第二輸出接腳
V S :源極接腳
111、112:第一對級間節點
113、114:第二對級間節點
V 1、V 2:第一對振盪電壓
V 3、V 4:第二對振盪電壓
VA1:第一變容器陣列
VA2:第二變容器陣列

Claims (7)

  1. 一種數位控制振盪器(digitally-controlled oscillator,DCO)，包含：一環形振盪器，包括複數個增益級，該複數個增益級按一帶有一負回授的一環形型態而串接在一起，以依據一供應節點的一供應電壓輸出一振盪訊號至一級間節點(inter-stage node)；一低速數位至類比轉換器(digital-to-analog converter,DAC)，用來輸出一供應電流至該供應節點，以依據一粗調控制命令(coarse control word)確定該供應電壓；一變容器陣列，用來依據一控制電壓數組(control voltage array)提供一電容性負載給該級間節點；以及一高速DAC陣列，用來依據一細調控制命令輸出該控制電壓數組，其中該級間節點位於該複數個增益級與該變容器陣列之間，該級間節點的電容值是由該變容器陣列的電容值來調整；該低速DAC未包含於該環形振盪器中；該電容性負載未包含於該環形振盪器中；該變容器陣列包含複數個變容器對(varactor pairs)以及該控制電壓數組包含複數個控制電壓，其中該複數個變容器對中的每個變容器對是受控於該控制電壓數組中的一相對應控制電壓；該高速DAC陣列包含一解碼器以及複數個數位至類比轉換器，該解碼器用來解碼該細調控制命令以產生複數個已解碼控制命令，該複數個數位至類比轉換器的每一個受控於該複數個已解碼控制命令中的一相對應已解碼控制命令；以及該複數個已解碼控制命令的總和均等於該細調控制命令。
  2. 如申請專利範圍第1項所述之DCO，其中該複數個增益級的每一個包含一差動對以及一再生負載(regenerative load)，該差動對用來從一在前增益級(preceding gain stage)接收一振盪電壓，並輸出另一振盪電壓給一在後增益級(succeeding gain stage)，該再生負載用來呈現一負電阻。
  3. 如申請專利範圍第1項所述之DCO，其中該低速DAC包含一電流源以及複數個開關電流單元，該複數個開關電流單元用來依據該粗調控制命令共同地輸出一加總電流。
  4. 如申請專利範圍第3項所述之DCO，其中該複數個開關電流單元的每一個包含一電流源與一開關，該開關受控於該粗調控制命令的一相對應位元。
  5. 如申請專利範圍第4項所述之DCO，其中該低速DAC進一步包含一電流至電壓轉換電路用來將該加總電流轉換為一偏壓。
  6. 如申請專利範圍第1項所述之DCO，其中該複數個數位至類比轉換器的每一個包含：複數個開關電流單元，用來依據該複數個已解碼控制命令中的一相對應已解碼控制命令來輸出一加總電流；以及一電阻，用來轉換該加總電流以產生該控制電壓數組中的一相對應控制電壓。
  7. 如申請專利範圍第1項所述之DCO，其中隨著一啟動程序(upon a start-up)，該粗調控制命令依據該振盪訊號之一振盪頻率與一目標值之間的一比較結果而被調整，接著被固定。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429895B2 (en) * 2006-02-28 2008-09-30 Texas Instruments Incorporated Systems and methods for drift compensation in a control circuit
US20110068841A1 (en) * 2006-11-13 2011-03-24 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
US20120098604A1 (en) * 2010-10-24 2012-04-26 Lee Guo-Hau Ring oscillator and control method of ring oscillator
US20130107978A1 (en) * 2011-10-26 2013-05-02 Intel Mobile Communications GmbH Split Varactor Array with Improved Matching and Varactor Switching Scheme
US20160359493A1 (en) * 2015-06-01 2016-12-08 University Of Southern California Adaptive spur cancellation techniques and multi-phase injection locked tdc for digital phase locked loop circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0841754A3 (en) * 1996-11-08 1998-12-16 Texas Instruments Incorporated A digitally-controlled oscillator
CA2395891A1 (en) * 2002-08-12 2004-02-12 Ralph Dickson Mason Injection locking using direct digital tuning
CN101030756A (zh) * 2006-02-28 2007-09-05 意胜科技股份有限公司 压控震荡器及用于其的粗调谐单元
CN107968648A (zh) * 2017-11-17 2018-04-27 珠海亿智电子科技有限公司 一种校准无晶振usb设备内部振荡器时钟的系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429895B2 (en) * 2006-02-28 2008-09-30 Texas Instruments Incorporated Systems and methods for drift compensation in a control circuit
US20110068841A1 (en) * 2006-11-13 2011-03-24 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
US20120098604A1 (en) * 2010-10-24 2012-04-26 Lee Guo-Hau Ring oscillator and control method of ring oscillator
US20130107978A1 (en) * 2011-10-26 2013-05-02 Intel Mobile Communications GmbH Split Varactor Array with Improved Matching and Varactor Switching Scheme
US20160359493A1 (en) * 2015-06-01 2016-12-08 University Of Southern California Adaptive spur cancellation techniques and multi-phase injection locked tdc for digital phase locked loop circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
網路文獻韕Han et al.,韕「A noise-insensitive high-resolution digitally controlled ring oscillator with multipoint-tuning technique」韕 韕 韕IEEE 11th International Conference on Solid-State and Integrated Circuit, Computer Science韕2012韕 韕 https://www.semanticscholar.org/paper/A-noise-insensitive-high-resolution-digitally-ring-Han-Gai/adc564d24666ec12134a2e1910612d4ae5863294 *

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