JP4421467B2

JP4421467B2 - 位相同期回路

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Publication number: JP4421467B2
Application number: JP2004374265A
Authority: JP
Inventors: 志郎道正; 隆史森江; 好史岡本; 和昭曽川; 祐嗣山田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2010-02-24
Anticipated expiration: 2024-12-24
Also published as: JP2006180428A; US20060139106A1; US7298219B2

Description

本発明は、位相同期回路に関し、特に、位相同期回路のループバンド幅制御の技術に関する。

位相同期回路（以下、周波数シンセサイザとも称する）は、集積回路に不可欠な回路であり、特に近年の無線通信の発達により大きく進歩している。その中でもΔΣ変調技術を分周器に応用した周波数シンセサイザ（以下、ΔΣ変調周波数シンセサイザと称する）は、回路の応答時定数が大きくすばやい応答が可能であり、さらに非常に細かな周波数分解能を実現できるという特徴を有する。

図１１は、ΔΣ変調周波数シンセサイザの構成を示す。一般的な位相同期回路の分周器と異なり、ΔΣ変調周波数シンセサイザにおける分周器（デュアルモジュラスプリスケーラ）５０の分周比は固定されておらず、分周器５０は２個以上の分周器（本例の場合、分周器５１及び５２）を有する。ΔΣ変調器１００は、分周器５１及び５２をループバンド幅に比べて高速に切り替えて使用する。したがって、分周器５１及び５２の使用割合によってシンセサイザの発振周波数が決定される。例えば、分周比Ｎ＋１の分周器５１を５０％の割合で使用し、分周比Ｎの分周器５２を５０％の割合で使用すれば、シンセサイザの発振周波数は入力信号周波数の（Ｎ＋１／２）倍となる。

ΔΣ変調周波数シンセサイザは、分周器を切り替える際にスイッチングノイズが発生するが、分周器を高速に切り替えること、さらにΔΣ変調を行うことによりスイッチングノイズの周波数成分を高周波領域に集中させ、ループフィルタ３０により取り除くことにより位相ノイズ特性を向上させる。また、分周比がＮ分周程度ですみ、Ｎの２乗程度の分周比で構成される一般的な周波数シンセサイザと比較して応答周波数を高速にできるという特徴がある（例えば、非特許文献１参照）。
M. H. Perrott, M. D. Trott, and C. G. Sodini, "A Modeling Approach for Σ-Δ Fractional-N Frequency Synthesizers Allowing Straightforward Noise Analysis", August 2002, IEEE Journal of Solid-State Circuits, vol. 37, pp. 1028-1038

ΔΣ変調周波数シンセサイザの位相ノイズ特性を最適化するにはループバンド幅の最適化が必要である。図１２は、ΔΣ変調周波数シンセサイザのスイッチングノイズ特性のグラフである。ΔΣ変調周波数シンセサイザの応答は、スイッチングノイズに対してはローパスフィルタ特性となる。したがって、応答周波数、すなわち、ループバンド幅が低い方がスイッチングノイズを削減できる。一方、図１３は、ΔΣ変調周波数シンセサイザの位相ノイズ特性のグラフである。ΔΣ変調周波数シンセサイザの応答は、ＶＣＯ位相ノイズに対してはハイパスフィルタ特性となる。従って、ＶＣＯ位相ノイズを削減するには応答周波数を高く設定する必要がある。このように、スイッチングノイズ及びＶＣＯ位相ノイズはトレードオフの関係にあるため、ループバンド幅を慎重に選択してスイッチングノイズ及びＶＣＯ位相ノイズのトータルのノイズ量が最小となるようにする必要がある。

しかし、これまで位相同期回路の応答特性を正確に最適化する手法は開示されておらず、部分的に電圧制御発振器等の特性を制御する手法が存在しただけであった。したがって、今後のΔΣ変調周波数シンセサイザ等の高性能化に支障をきたすおそれがある。

上記問題に鑑み、本発明は、位相同期回路についてループバンド幅を最適制御し、位相同期回路の性能向上を図ることを課題とする。

上記課題を解決するために本発明が講じた手段は、位相同期回路として、電圧制御発振器のゲインを設定するゲイン設定回路と、チャージポンプ回路の電流の大きさ及びループフィルタの容量値から決定される時定数を設定する時定数設定回路とを備えたものとする。ここで、時定数設定回路は、第１及び第２の信号に従ってプッシュプル動作を行うダミーチャージポンプ回路と、ダミーチャージポンプ回路から出力された電流を受ける容量と、容量に生じた電圧に基づいて第１及び第２の信号を生成する信号生成部と、第１及び第２の信号のいずれかの周波数を測定する周波数測定部と、与えられた制御信号に従ってダミーチャージポンプ回路及びチャージポンプ回路の電流の大きさを設定する電流設定部と、周波数測定部によって測定された周波数と期待値との差分に基づいて制御信号を生成する電流制御部とを有する。

この発明によると、ゲイン設定回路によって電圧制御発振器のゲインが設定され、時定数設定回路によって位相同期回路の時定数が設定されることによって、位相同期回路のループバンド幅が所望値に設定される。

好ましくは、上記の位相同期回路は、温度変化に応じて前記チャージポンプ回路の電流の大きさを調整する温度補償回路を備えているものとする。

この発明によると、温度変化によって電圧制御発振器のゲインが変動した場合に、温度補償回路によってチャージポンプ回路の電流の大きさが調整され、温度変化に伴うゲイン変動が補償される。したがって、位相同期回路のループバンド幅が一定に保たれる。

具体的には、ゲイン設定回路は、電圧制御発振器の入力を切り替える切替部と、切替部によって電圧制御発振器に第１及び第２の電圧がそれぞれ入力されたときの電圧制御発振器の出力差に基づいてゲインを測定するゲイン測定部と、与えられた制御信号に従ってゲインを設定するゲイン設定部と、ゲイン測定部によって測定されたゲインと期待値との差分に基づいて制御信号を生成するゲイン制御部とを有する。

より具体的には、上記の位相同期回路は、温度変化に応じて増大する電流を出力する温度補償回路を備え、電流設定部は、温度補償回路から出力された電流に基づいてダミーチャージポンプ回路及びチャージポンプ回路の電流の大きさを設定する。

また、具体的には、温度補償回路は、ダイオードと、ダイオードに直列に接続された抵抗と、抵抗に流れる電流を入力とするカレントミラー回路とを有し、ダイオード及び抵抗には一定電圧が印可されるものとする。

本発明によると、電圧制御発振器のゲイン及び位相同期回路の時定数が所定値に設定され、位相同期回路のループバンド幅が所望値に設定される。また、温度変化に対してループバンド幅が一定に保たれる。これにより、位相同期回路のループバンド幅が最適値に設定され、性能が向上する。

また、電圧制御発振器に、微細化プロセスによる高精度のＬＣ発振器を特に用いずに比較的位相ノイズの多いリングオシレータ等を用いた場合であっても、ループバンド幅が最適制御されることにより、位相ノイズを十分に抑制され、要求されたスペックを満たすことができる。これにより、位相同期回路を実装する半導体集積回路の歩留が向上する。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る位相同期回路の構成を示す。本実施形態に係る位相同期回路は、位相比較器１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振器（以下、ＶＣＯとも称する）４０、分周器５０、ゲイン設定回路６０、時定数設定回路７０及び温度補償回路８０を備えている。本実施形態に係る位相同期回路のループバンド幅ωｎはおおよそ次式で表される。

ただし、ＫｏはＶＣＯ４０のゲイン、Ｉｐはチャージポンプ回路２０の電流の大きさ、Ｃはループフィルタ３０の容量値である。したがって、ＶＣＯ４０のゲインＫｏ及び位相同期回路の時定数Ｉｐ／Ｃを所定値に設定することにより、位相同期回路のループバンド幅ωｎを所望値に設定することができる。以下、ゲインＫｏを設定するゲイン設定回路６０及び時定数Ｉｐ／Ｃを設定する時定数設定回路７０、さらに、温度変化に起因するゲインＫｏの変動を補償する温度補償回路８０について詳細に説明する。

ゲイン設定回路６０は、切替部６１、ゲイン測定部６２、ゲイン制御部６３及びゲイン設定部６４を備えている。切替部６１は、ループフィルタ３０の出力、電圧Ｖ１及びＶ２（ただし、Ｖ１＜Ｖ２とする。）をゲイン設定部６４を通じて選択的にＶＣＯ４０に入力する。ゲイン測定部６２は、切替部６１によってＶＣＯ４０に電圧Ｖ１及びＶ２がそれぞれ入力されたときのＶＣＯ４０の出力差に基づいてＶＣＯ４０のゲインを測定する。ゲイン制御部６３は、ゲイン測定部６２によって測定されたゲインと実現すべきゲインの期待値との差分に基づいて制御信号ＣＴＬｇを生成する。ゲイン設定部６４は、制御信号ＣＴＬｇに従ってＶＣＯ４０のゲインを設定する。

図２は、ＶＣＯ４０のゲイン特性のグラフである。ＶＣＯ４０のゲインはループフィルタ３０から出力される電圧に対して線形の特性を有しており、異なる二つの電圧を入力することで測定することができる。そこで、ゲイン測定部６２は、切替部６１によってＶＣＯ４０に電圧Ｖ１及びＶ２がそれぞれ入力されたときにＶＣＯ４０から出力されるクロック信号ＣＫｖｃｏの周波数ｆ１及びｆ２から、ＶＣＯ４０のゲインを測定する。すなわち、ＶＣＯ４０のゲインＫｏは、
Ｋｏ＝（ｆ２−ｆ１）／（Ｖ２−Ｖ１）
で与えられる。ここで、電圧Ｖ１と電圧Ｖ２との電位差を単位電圧に設定しておくことで（Ｖ２−Ｖ１＝１）、ゲインＫｏは周波数ｆ１及びｆ２から測定することができる（Ｋｏ＝ｆ２−ｆ１）。

図３は、ゲイン測定部６２の一構成を示す。カウンタ６２１は、タイマー６２２によって示される所定時間、クロック信号ＣＫｖｃｏのパルスをカウントアップする。ＶＣＯ４０に電圧Ｖ１及びＶ２が入力されたときのカウント値は、それぞれ、メモリ６２３及び６２４に格納される。ゲイン計算部６２５はメモリ６２３及び６２４のそれぞれに格納されたカウント値の差分を計算し、測定ゲインとして出力する。

図４は、ゲイン測定部６２の別構成を示す。切替部６１によってＶＣＯ４０に入力される二つの電圧Ｖ１及びＶ２のうち、クロック信号ＣＫｖｃｏの周波数が高くなる方の電圧、すなわち、電圧Ｖ２が先にＶＣＯ４０に入力され、カウンタ６２１は、タイマー６２２によって示される所定時間、クロック信号ＣＫｖｃｏのパルスをカウントアップする。次に、切替部６１によって電圧Ｖ１がＶＣＯ４０に入力され、このとき、カウンタ６２１は、カウントアップダウン切替信号によってカウントダウンに設定され、タイマー６２２によって示される所定時間、クロック信号ＣＫｖｃｏのパルスをカウントダウンする。カウントダウンが終了した時点でカウンタ６２１が保持するカウント値は周波数ｆ１及びｆ２の差分に相当する値となっており、カウンタ６２１はこのときのカウント値を測定ゲインとして出力する。このように、この別構成では、先の構成と比較して、カウント値を格納するためのメモリ及びカウント値の差分を計算するゲイン計算部が不要となり、回路規模が低減される。

図５は、ゲイン設定部６４及びＶＣＯ４０の構成を示す。ＶＣＯ４０において、ＰＭＯＳトランジスタで構成されたカレントミラー回路４１はゲイン設定部６４から出力された電流をミラーリングし、インバータチェーン発振器４２に供給する。インバータチェーン発振器４２への供給電流の大きさと発振周波数とはほぼ比例関係にあるため、ゲイン設定部６４の出力電流の大きさを制御することにより、ＶＣＯ４０のゲインを制御することができる。一方、ゲイン設定部６４は、ＮＭＯＳトランジスタ６４１に、ＮＭＯＳトランジスタ６４２及びスイッチ６４３からなる基本単位が５個並列接続された構成をしており、その接続箇所から電流を出力する。各ＮＭＯＳトランジスタ６４１及び６４２のゲートには切替部６１の出力が入力電圧として印加される。各スイッチ６４３は、制御信号ＣＴＬｇの各ビットに応じて開閉する。また、各ＮＭＯＳトランジスタ６４２のサイズは互いに異なっており、制御信号ＣＴＬｇの各ビットが表す大きさに相当するサイズとなっている。すなわち、ゲイン設定部６４は、与えられた信号ＣＴＬｇにより、ＶＣＯ４０の５ビット３２段階のゲイン設定が可能となっている。

なお、ＮＭＯＳトランジスタ６４２のサイズをすべて同じにして、制御信号ＣＴＬｇが制御しうる段階分、すなわち、３２個設けるようにしてもよい。また、制御信号ＣＴＬｇは５ビットに限らず、任意のビット数でよい。また、ゲイン設定部６４を、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタで構成するようにしてもよい。

ゲイン設定回路６０によるＶＣＯ４０のゲイン設定は次のように行う。まず、制御信号ＣＴＬｇのＭＳＢを"1"にして、すなわち、制御信号ＣＴＬｇを"0b10000"にしてゲイン設定を行う。このとき、測定されたゲインが期待値と等しければゲイン設定は終了する。一方、測定されたゲインが期待値よりも大きい場合には、制御信号ＣＴＬｇのＭＳＢを"0"にするとともに下位ビットを"1"にして、すなわち、制御信号ＣＴＬｇを"0b01000"にして再度ゲイン設定を行う。逆に、測定されたゲインが期待値よりも小さい場合には、制御信号ＣＴＬｇの下位ビットを"1"にして、すなわち、制御信号ＣＴＬｇを"0b11000"にして再度ゲイン設定を行う。これを制御信号ＣＴＬｇのＬＳＢまで繰り返す。すなわち、二分探索によってゲイン設定部６４によるゲイン設定状態が特定される。これにより、多くとも制御信号ＣＴＬｇのビット数に相当する回数のゲイン比較によりＶＣＯ４０のゲインＫｏが所定値に設定される。なお、制御信号ＣＴＬｇのＬＳＢまで探索してもなお測定ゲインが期待値から大きくずれている場合には、オーバーフロー又はアンダーフローが検出される。

図１に戻り、時定数設定回路７０は、ダミーチャージポンプ回路７１、容量７２、信号生成部７３、周波数測定部７４、電流制御部７５及び電流設定部７６を備えている。ダミーチャージポンプ回路７１は、チャージポンプ回路２０と同様の構成をしており、信号ＵＰ及びＤＮに従って電流Ｉｐのプッシュプル動作を行う。容量７２は、チャージポンプ回路７１から出力された電流Ｉｐを受ける。信号生成部７３は、容量７２に生じた電圧に基づいて信号ＵＰ及びＤＮを生成する。周波数測定部７４は、信号ＵＰの周波数を測定する。電流制御部７５は、周波数測定部７４によって測定された周波数と実現すべき周波数との差分に基づいて制御信号ＣＴＬｉを生成する。電流設定部７６は、制御信号ＣＴＬｉに従ってダミーチャージポンプ回路７１及びチャージポンプ回路２０の電流の大きさを設定する。

図６は、信号生成部７３の構成を示す。比較器７３１は、入力電圧と電圧ＲＥＦＨとを比較し、比較結果を出力する。比較器７３２は、入力電圧と電圧ＲＥＦＬとを比較し、比較結果を出力する。なお、ＲＥＦＬ＜ＲＥＦＨとする。ＲＳフリップフロップ７３３は、比較器７３１及び７３２の出力を受け、逆位相関係にある信号ＵＰ及びＤＮを出力する。

信号生成部７３によって生成された信号ＵＰ及びＤＮはダミーチャージポンプ回路７１にフィードバックされる。図７は、フィードバックされた信号ＵＰ及びＤＮに従ってダミーチャージポンプ回路７１がプッシュプル動作をし、その結果、容量７２に生じる電圧の時間的変化を示すグラフである。容量７２に生じる電圧は、電圧ＲＥＦＨ及びＲＥＦＬの間で直線的に周期的に変化し、その傾きはＩｐ／Ｃｄで表される。ただし、Ｃｄは容量７２の容量値である。ここで、電圧ＲＥＦＨと電圧ＲＥＦＬとの電位差が単位電圧である（ＲＥＦＨ−ＲＥＦＬ＝１）と仮定すると、信号ＵＰ及びＤＮの周波数ｆは、
ｆ＝Ｉｐ／Ｃｄ／２
で与えられる。したがって、周波数ｆが所定値となるように電流Ｉｐを調整することでＩｐ／Ｃｄを所望値に設定することができる。さらに、ループフィルタ３０の容量値Ｃは容量７２の容量値Ｃｄの所定倍であるため（Ｃ＝αＣｄ）、Ｉｐ／Ｃｄを所望値に設定することは、すなわち、位相同期回路の時定数Ｉｐ／Ｃを所望値に設定することに等しい。

図８は、周波数測定部７４の構成を示す。カウンタ７４１は、タイマー７４２によって示される所定時間、信号ＵＰ又はＤＮ（本実施形態の場合は信号ＵＰ）のパルスをカウントアップし、そのカウント値を測定周波数として出力する。

図９は、電流設定部７６の構成を示す。電流設定部７６において、ＮＭＯＳトランジスタ７６１に、ＮＭＯＳトランジスタ７６２及びスイッチ７６３からなる基本単位が５個並列接続されている。各ＮＭＯＳトランジスタ７６１及び７６２のゲートには後述する温度補償回路８０の出力が入力電圧として印加される。各スイッチ７６３は、制御信号ＣＴＬｉの各ビットに応じて開閉する。また、各ＮＭＯＳトランジスタ７６２のサイズは互いに異なっており、制御信号ＣＴＬｉの各ビットが表す大きさに相当するサイズとなっている。

上記の接続箇所から出力された電流は、ＰＭＯＳトランジスタで構成されたカレントミラー回路７６４によってミラーリングされ、ＮＭＯＳトランジスタ７６５に供給される。電流設定部７６は、カレントミラー回路７６４の入力側に生じた電圧及びＮＭＯＳトランジスタ７６５に生じた電圧を、それぞれ、ダミーチャージポンプ回路７１及びチャージポンプ回路２０のチャージ用電流源及びディスチャージ用電流源のバイアスとして出力する。すなわち、電流設定部７６は、与えられた信号ＣＴＬｉにより、ダミーチャージポンプ回路７１及びチャージポンプ回路２０の５ビット３２段階の電流設定が可能となっている。

なお、ＮＭＯＳトランジスタ７６２のサイズをすべて同じにして、制御信号ＣＴＬｉが制御しうる段階分、すなわち、３２個設けるようにしてもよい。また、制御信号ＣＴＬｉは５ビットに限らず、任意のビット数でよい。また、電流設定部７６を、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタで構成するようにしてもよい。

時定数設定回路７０による時定数設定は、上述したゲイン設定部６４によるゲイン設定と同様に行う。すなわち、まず、制御信号ＣＴＬｉを"0b10000"にしてダミーチャージポンプ回路７１及びチャージポンプ回路２０の電流設定を行う。このとき、測定された周波数が期待値と等しければ電流設定は終了する。一方、測定された周波数が期待値よりも大きい場合には、制御信号ＣＴＬｉを"0b01000"にして再度電流設定を行う。逆に、測定された周波数が期待値よりも小さい場合には、制御信号ＣＴＬｉを"0b11000"にして再度電流設定を行う。これを制御信号ＣＴＬｉのＬＳＢまで繰り返す。これにより、多くとも制御信号ＣＴＬｉのビット数に相当する回数の周波数比較によりダミーチャージポンプ回路７１及びチャージポンプ回路２０の電流の大きさが所定値に設定される。なお、制御信号ＣＴＬｉのＬＳＢまで探索してもなお測定周波数が期待値から大きくずれている場合には、オーバーフロー又はアンダーフローが検出される。

上記のゲイン設定及び時定数設定を位相同期回路のスタートアップ時に行うことにより、ループバンド幅が所望値に設定される。しかし、位相同期回路の通常動作時には、ＶＣＯ４０の入力として、切替部６１によってループフィルタ３０の出力が選択されるため、動的にゲイン調整を行うことができない。特に、ＶＣＯ４０のゲインは温度が上昇すると減少するため、ループバンド幅を一定に保つには、温度変化によるＶＣＯ４０のゲイン変動を別の手段で補償する必要がある。このため、本実施形態に係る位相同期回路は、温度補償回路８０を備えている。

図１０は、温度補償回路８０の構成を示す。温度補償回路８０において、演算増幅器８１及び８２の反転入力端には基準電圧Ｖｒｅｆが印加されている。演算増幅器８１は、直列接続されたダイオード８３及び抵抗８４からなる負荷に対して基準電圧Ｖｒｅｆを印加する。また、演算増幅器８２は、抵抗８５に対して基準電圧Ｖｒｅｆを印加する。ダイオード８３の印加電圧は温度変化にほぼ比例して減少するため、抵抗８４の印加電圧は温度変化にほぼ比例して増大する。すなわち、抵抗８４に流れる電流は温度変化にほぼ比例して増大する。一方、温度変化による抵抗８５の抵抗値の変化は無視できる程度であるため、抵抗８５に流れる電流は一定であると考えられる。

抵抗８４及び８５に流れる電流は、それぞれ、ＰＭＯＳトランジスタで構成されたカレントミラー回路８６及び８７によってミラーリングされる。カレントミラー回路８６及び８７の出力側は一つに接続されており、この結果、抵抗８４に流れる電流をミラーリングした電流と抵抗８５に流れる電流をミラーリングした電流とが加算されて、ＮＭＯＳトランジスタ８８に供給される。ＮＭＯＳトランジスタ８８に生じた電圧は、温度補償基準電圧として、電流設定部７６を通じてチャージポンプ回路２０及びダミーチャージポンプ回路７１に入力される。このように温度補償回路８０により、温度上昇によりＶＣＯ４０のゲインが減少した場合にチャージポンプ回路２０の電流が増大し、ゲインの減少分が補償される。

以上、本実施形態によると、位相同期回路のループバンド幅を最適な値に設定し、これを一定に保つことができる。

なお、温度補償回路８０は必須ではなく、温度変化に対するＶＣＯ４０のゲイン変動を補償する必要がある場合に設ければよい。

本発明に係る位相同期回路は、ループバンド幅を最適制御できるため、特に、ループバンド幅に対する制約の厳しいΔΣ変調周波数シンセサイザに有用である。

本発明の実施形態に係る位相同期回路の構成図である。電圧制御発振器のゲイン特性のグラフである。ゲイン測定部の一構成図である。ゲイン測定部の別構成図である。ゲイン設定部及び電圧制御発振器の構成図である。信号生成部の構成図である。時定数設定回路における容量に生じる電圧の時間的変化を示すグラフである。周波数測定部の構成図である。電流設定部の構成図である。温度補償回路の構成図である。 ΔΣ変調周波数シンセサイザの構成図である。 ΔΣ変調周波数シンセサイザのスイッチングノイズ特性のグラフである。 ΔΣ変調周波数シンセサイザの位相ノイズ特性のグラフである。

２０チャージポンプ回路
３０ループフィルタ
４０電圧制御発振器
６０ゲイン設定回路
６１切替部
６２ゲイン測定部
６３ゲイン制御部
６４ゲイン設定部
７０時定数設定回路
７１ダミーチャージポンプ回路
７２容量
７３信号生成部
７４周波数測定部
７５電流制御部
７６電流設定部
８０温度補償回路
８３ダイオード
８４抵抗
８６カレントミラー回路

Claims

電圧制御発振器のゲインを設定するゲイン設定回路と、
チャージポンプ回路の電流の大きさ及びループフィルタの容量値から決定される時定数を設定する時定数設定回路とを備え、
前記時定数設定回路は、
第１及び第２の信号に従ってプッシュプル動作を行うダミーチャージポンプ回路と、
前記ダミーチャージポンプ回路から出力された電流を受ける容量と、
前記容量に生じた電圧に基づいて前記第１及び第２の信号を生成する信号生成部と、
前記第１及び第２の信号のいずれかの周波数を測定する周波数測定部と、
与えられた制御信号に従って前記ダミーチャージポンプ回路及び前記チャージポンプ回路の電流の大きさを設定する電流設定部と、
前記周波数測定部によって測定された周波数と期待値との差分に基づいて前記制御信号を生成する電流制御部とを有する
ことを特徴とする位相同期回路。
請求項１に記載の位相同期回路において、
温度変化に応じて前記チャージポンプ回路の電流の大きさを調整する温度補償回路を備えた
ことを特徴とする位相同期回路。
請求項１に記載の位相同期回路において、
前記ゲイン設定回路は、
前記電圧制御発振器の入力を切り替える切替部と、
前記切替部によって前記電圧制御発振器に第１及び第２の電圧がそれぞれ入力されたときの前記電圧制御発振器の出力差に基づいて前記ゲインを測定するゲイン測定部と、
与えられた制御信号に従って前記ゲインを設定するゲイン設定部と、
前記ゲイン測定部によって測定されたゲインと期待値との差分に基づいて前記制御信号を生成するゲイン制御部とを有する
ことを特徴とする位相同期回路。
請求項１に記載の位相同期回路において、
温度変化に応じて増大する電流を出力する温度補償回路を備え、
前記電流設定部は、前記温度補償回路から出力された電流に基づいて、前記ダミーチャージポンプ回路及び前記チャージポンプ回路の電流の大きさを設定する
ことを特徴とする位相同期回路。
請求項２に記載の位相同期回路において、
前記温度補償回路は、
ダイオードと、
前記ダイオードに直列に接続された抵抗と、
前記抵抗に流れる電流を入力とするカレントミラー回路とを有し、
前記ダイオード及び抵抗には一定電圧が印可される
ことを特徴とする位相同期回路。