JP7373917B2 - 発振回路、半導体装置、オシレータｉｃ - Google Patents

Description

本発明は、半導体チップに集積可能な発振回路に関する。

デジタル回路や周波数シンセサイザは、その動作に基準クロックを必要とする。基準クロックの発生には、発振器が用いられる。発振器には、水晶やセラミック、ＭＥＭＳ（Micro Electro Mechanical Systems）を用いた振動子、ＬＣ発振器、ＣＲ発振器、リングオシレータ、マルチバイブレータ、弛張型発振器などがある。

水晶、セラミック、ＭＥＭＳなどを用いる発振器は、高精度なクロック周波数が得られるが、標準的な半導体プロセスで製造できないため、外付けの発振器を追加する必要があり、コストアップの要因となる。

発振器を半導体チップに集積化したい場合、ＣＲ発振器、ＬＣ発振器、リングオシレータ、マルチバイブレータや弛張型発振器が用いられるが、発振周波数が、製造ばらつき、温度変動、電圧変動に依存するため、高い周波数安定精度を得ることが難しい。

半導体チップに集積化可能な発振器として比較的高精度なものとして、フィードバックループ型の発振器が提案されている。図１は、フィードバックループ型発振器のブロック図である。フィードバックループ型発振器３０は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）４４、分周器３４、Ｆ／Ｖ（周波数－電圧）変換回路３６、基準電圧源３８、エラーアンプ４０、フィルタ４２を備える。

電圧制御発振器４４は、制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。分周器３４は、電圧制御発振器４４の出力クロックＣＬＫＯＳＣを１／Ｎ分周する。Ｆ／Ｖ変換回路３６は、キャパシタＣおよびスイッチＳＷを含むスイッチドキャパシタ回路と把握できる。スイッチドキャパシタ回路は、１／（Ｃ×ｆ_ＳＷ）の等価抵抗を有するから、この等価抵抗に基準電流Ｉ_ＲＥＦ１が流れることにより、式（１）の検出電圧Ｖ_Ｃが生成される。
Ｖ_Ｃ∝Ｉ_ＲＥＦ１／（Ｃ×ｆ_ＳＷ） …（１）
この検出電圧Ｖ_Ｃは、キャパシタＣならびにスイッチング周波数ｆ_ＳＷ（すなわち分周クロックの周波数ｆ_ＤＩＶ）に反比例し、基準電流Ｉ_ＲＥＦ１に比例する。

基準電圧源３８は、抵抗Ｒを含み、抵抗Ｒおよび基準電流Ｉ_ＲＥＦ２に比例する基準電圧Ｖ_Ｒを生成する。
Ｖ_Ｒ∝Ｉ_ＲＥＦ２×Ｒ …（２）

エラーアンプ（コンパレータ）４０は、基準電圧Ｖ_Ｒと検出電圧Ｖ_Ｃの誤差を増幅する。フィルタ４２は、エラーアンプ４０の出力を平滑化し、制御電圧Ｖ_ＣＴＲＬを生成する。

このフィードバックループ型発振器３０によれば、Ｖ_Ｃ＝Ｖ_Ｒが成り立つように、言い換えれば式（３）が成り立つようにフィードバックがかかる。
Ｉ_ＲＥＦ１／（Ｃ×ｆ_ＤＩＶ）＝Ｉ_ＲＥＦ２×Ｒ …（３）
したがってＩ_ＲＥＦ１＝Ｉ_ＲＥＦ２が成り立つとき、フィードバックループの安定化後において、分周クロックＣＬＫＤＩＶの周波数ｆ_ＤＩＶおよびオシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣは、それぞれ式（４）、（５）で与えられる。
ｆ_ＤＩＶ＝１／ＣＲ …（４）
ｆ_ＯＳＣ＝Ｎ×ｆ_ＤＩＶ＝Ｎ／ＣＲ …（５）

本発明者は、図１のフィードバックループ型発振器３０について検討した結果、以下の課題を認識するに至った。

図１のフィードバックループ型発振器３０では、基準電流Ｉ_ＲＥＦ１、Ｉ_ＲＥＦ２のもととなる基準電流Ｉ_ＲＥＦを生成する基準電流源３９が必要となり、回路面積が大きくなる。また基準電流源における消費電力も無視できない。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、素子数を削減し、および／または消費電力を削減した発振回路の提供にある。

本発明のある態様は発振回路に関する。発振回路は、制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、キャパシタおよびクロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数－電圧）変換回路と、抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御電圧を調節するフィードバック回路と、を備える。Ｆ／Ｖ変換回路および基準電圧源それぞれに供給される基準電流は、電圧制御発振器のバイアス状態に応じている。

本発明のある態様によれば、発振回路の素子数を削減し、あるいは消費電力を低減できる。

フィードバックループ型発振器のブロック図である。 実施の形態に係る発振回路の回路図である。 第１実施例に係る発振回路の回路図である。 図３の発振回路の動作波形図である。 発振回路のループの周波数特性を示す図である。 第２実施例に係る発振回路の回路図である。 図６の発振回路の動作波形図である。 第３実施例に係る発振回路の回路図である。 電圧制御発振器の構成例を示す図である。 図１０（ａ）、（ｂ）は、発振回路を備える半導体装置を示す図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、発振回路に関する。発振回路は、制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、キャパシタおよびクロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数－電圧）変換回路と、抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御電圧を調節するフィードバック回路と、を備える。Ｆ／Ｖ変換回路および基準電圧源それぞれに供給される基準電流は、電圧制御発振器に流れるバイアス電流に応じている。

電圧制御発振器のバイアス状態を利用して、Ｆ／Ｖ変換回路および基準電圧源に供給すべき基準電流を生成することにより、専用の基準電流源が不要となるため、素子数を削減できる。また電流量が、その回路に最適なレベルに調節されるため、余計な電流を削減でき、消費電力を低減できる。

また専用の基準電流源を設ける場合、ＰＶＴ（プロセス、電源電圧、温度）に依存しないように設計する必要があるところ、電圧制御発振器のバイアス状態を利用することで、基準電流は動的に変化するようになり、発振回路は、環境条件によらない安定した性能を発揮でき、ひいては発振回路が生成するクロックを利用する電子回路の安定動作にも寄与することとなる。

電圧制御発振器は、制御電圧をバイアス電流に変換するＶ／Ｉ（電圧－電流）変換回路と、バイアス電流に応じた周波数で発振する電流制御発振器と、を含んでもよい。基準電流はバイアス電流に比例してもよい。別の観点から見ると、基準電流は、制御電圧に応じていてもよい。

Ｖ／Ｉ変換回路は、ゲートに制御電圧が入力された第１トランジスタを含んでもよい。基準電流は、第１トランジスタとゲート同士、ソース同士が共通に接続される第２トランジスタに流れる電流であってもよい。

フィードバック回路は、クロックと同期して基準電圧と検出電圧を比較するクロックドコンパレータと、クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるチャージポンプと、を含んでもよい。チャージポンプの充放電電流は、電圧制御発振器のバイアス状態に応じていてもよい。これにより、発振回路のループ帯域を発振周波数に追従させることができ、クロックのジッタを低減できる。

Ｆ／Ｖ変換回路は、クロックの周期に比例する時間Ｔ_ＣＨＧ、基準電流Ｉ_ＲＥＦによりキャパシタＣを充電または放電し、検出電圧Ｖ_Ｃを生成してもよい。充電時間（放電時間）Ｔ_ＣＨＧの間、検出電圧Ｖ_Ｃには、Ｉ_ＲＥＦ×Ｔ_ＣＨＧ／Ｃの電圧変化が発生する。この電圧変化が基準電圧Ｖ_Ｒ＝Ｉ_ＲＥＦ×Ｒと一致するようにフィードバックがかかることにより、充電時間Ｔ_ＣＨＧはＣＲに安定化される。充電時間は、クロックの周期に比例するから、１／ＣＲに比例した周波数のクロックを得ることができる。基準電流を発振周波数に応じて変化させることにより、Ｆ／Ｖ変換回路および基準電圧源の動作点を安定化できる。

発振回路は、クロックと同期して、基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタをさらに備えてもよい。Ｆ／Ｖ変換回路のキャパシタは第１経路に接続され、基準電圧源の抵抗は第２経路に接続されてもよい。基準電圧と検出電圧の生成に使用する基準電流を共通化することで、基準電流のばらつきの影響を低減でき、周波数精度の高いクロックを生成できる。

発振回路は、クロックを分周するプログラマブル分周器をさらに備えてもよい。第１トランジスタのサイズは、プログラマブル分周器の分周比に応じて制御可能に構成されてもよい。これにより電圧制御発振器の周波数を制御できる。また発振周波数に追従して、第１トランジスタのサイズを適応的に設定することで、第１トランジスタおよびその他の回路の動作点を一定にすることができる。

電圧制御発振器は、起動時に制御電圧を変化させて発振器の発振開始のトリガーを与えるスタートアップ回路を備えてもよい。たとえばスタートアップ回路は、起動時に第１トランジスタに作用し、第１トランジスタに起動電流を発生させてもよい。

第１トランジスタは、サイズがバイナリで重み付けされ、それぞれのゲートに制御電圧を受ける複数の第３トランジスタと、それぞれが複数の第３トランジスタの対応するひとつと直列に設けられ、それぞれのゲートに個別の設定信号が入力可能な複数の第４トランジスタと、を含んでもよい。

スタートアップ回路は、複数の第３トランジスタとゲート同士、ソース同士が共通に接続される第５トランジスタと、ソースが第５トランジスタのドレインと接続され、ゲートが第５トランジスタのゲートと接続される第６トランジスタと、ソースが第５トランジスタのゲートと接続され、ゲートが第６トランジスタのドレインと接続される第７トランジスタと、第６トランジスタのドレインと接地の間に直列に接続され、それぞれのゲートに起動信号が入力される複数の第８トランジスタと、第７トランジスタのドレインと接地の間に設けられ、ゲートに起動信号が入力される第９トランジスタと、を含んでもよい。

電流制御発振器は、それぞれがバイアス電流に応じた遅延を発生させる複数の遅延回路をリング状に接続して構成され、複数の遅延回路はそれぞれ、自身の遅延量が、バイアス電流に加えて、プログラマブル分周器の分周比に応じて制御可能に構成されてもよい。これにより、発振周波数を変更したときのバイアス電流の変動を抑制できる。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る発振回路１００の回路図である。発振回路１００は、抵抗Ｒ，キャパシタＣに応じて定まる周波数ｆ_ＯＵＴを有する出力クロックＣＬＫＯＵＴを生成する。発振回路１００は主として、電圧制御発振器１６０、Ｆ／Ｖ（周波数－電圧）変換回路１２０、基準電圧源１３０、フィードバック回路１１０を備え、ひとつの半導体基板に集積化される。

電圧制御発振器１６０は、制御電圧Ｖ_ＣＴＲＬに応じた周波数ｆ_ＯＳＣを有するオシレータクロックＣＬＫＯＳＣを生成する。

Ｆ／Ｖ（周波数－電圧）変換回路１２０は、キャパシタＣおよびオシレータクロックＣＬＫＯＳＣに応じた周波数ｆ_ＳＷでスイッチングするスイッチＳＷを含み、基準電流Ｉ_ＲＥＦに応じた検出電圧Ｖ_Ｃを生成する。

基準電圧源１３０は、抵抗Ｒを含み、基準電流Ｉ_ＲＥＦが抵抗Ｒに発生させる電位Ｒ×Ｉ_ＲＥＦに応じた基準電圧Ｖ_Ｒを出力する。

フィードバック回路１１０は、検出電圧Ｖ_Ｃが基準電圧Ｖ_Ｒに近づくように制御電圧Ｖ_ＣＴＲＬを調節する。

Ｆ／Ｖ変換回路１２０および基準電圧源１３０それぞれに供給される基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２は、電圧制御発振器１６０のバイアス状態に応じて生成される。より詳しくは、基準電流Ｉ_ＲＥＦ１は、ＰＭＯＳトランジスタＭＰ２ａにより生成され、基準電流Ｉ_ＲＥＦ２は、ＰＭＯＳトランジスタＭＰ２２ｂにより生成される。２つのＰＭＯＳトランジスタ（第２トランジスタという）ＭＰ２ａ，ＭＰ２ｂのゲート電圧Ｖ_ＢＩＡＳは、電圧制御発振器１６０のバイアス状態にもとづいて生成される。

以上が発振回路１００の基本構成である。続いてその動作を説明する。
フィードバック回路１１０のフィードバック動作により、Ｖ_Ｒ＝Ｖ_Ｃが成り立つとき、オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣは、
ｆ_ＯＳＣ＝１／ＣＲ×Ｉ_ＲＥＦ１／Ｉ_ＲＥＦ２ …（６）
となる。Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２が成り立つとき式（６’）が得られる。
ｆ_ＯＳＣ＝１／ＣＲ …（６’）

この発振回路１００によれば、電圧制御発振器１６０のバイアス状態を利用して、Ｆ／Ｖ変換回路１２０および基準電圧源１３０に供給すべき基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２を生成することにより、図１に示す基準電流源３９が不要となるため、素子数を削減でき、また消費電力を低減できる。

発振回路１００は、分周器１４０をさらに備えることができる。分周器１４０は、オシレータクロックＣＬＫＯＳＣを１／Ｎ分周する。この場合、Ｆ／Ｖ変換回路１２０に供給されるスイッチング周波数ｆ_ＳＷは、ｆ_ＯＳＣ／Ｎとなり、オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣはＮ倍にスケーリングされる。
ｆ_ＯＳＣ＝Ｎ／ＣＲ …（６”）

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

＜第１実施例＞
図３は、第１実施例に係る発振回路１００Ｆの回路図である。電圧制御発振器１６０は、Ｖ／Ｉ変換回路１６２、電流制御発振器１６４を含む。Ｖ／Ｉ変換回路１６２は、制御電圧Ｖ_ＣＴＲＬをバイアス電流Ｉ_ＢＩＡＳに変換する。電流制御発振器１６４は、バイアス電流Ｉ_ＢＩＡＳに応じた周波数ｆ_ＯＳＣで発振する。

Ｖ／Ｉ変換回路１６２は、ゲートに制御電圧Ｖ_ＣＴＲＬが入力されたＰＭＯＳトランジスタである第１トランジスタＭＰ１を含む。第１トランジスタＭＰ１のソースには電源電圧Ｖ_ＤＤが供給され、そのドレインは電流制御発振器１６４と接続される。第１トランジスタＭＰ１には、制御電圧Ｖ_ＣＴＲＬに応じたバイアス電流Ｉ_ＢＩＡＳが流れる。なお、第１トランジスタＭＰ１のドレイン側にＰＭＯＳトランジスタをカスコード接続してもよい。

第１トランジスタＭＰ１と第２トランジスタＭＰ２は、それぞれのゲート同士、ソース同士が共通に接続される。すなわちそれらのゲートには制御電圧Ｖ_ＣＴＲＬが入力され、それらのソースには電源電圧Ｖ_ＤＤが供給される。すなわち、第２トランジスタＭＰ２に供給されるバイアス電圧Ｖ_ＢＩＡＳは、制御電圧Ｖ_ＣＴＲＬに他ならない。この構成において、基準電流Ｉ_ＲＥＦはバイアス電流Ｉ_ＢＩＡＳに比例する。別の観点からみると、基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２は、フィードバック回路１１０が生成する制御電圧Ｖ_ＣＴＲＬに応じているといえる。

フィードバック回路１１０は、クロックドコンパレータ１１２、チャージポンプ１１４、ループフィルタ１１６を含む。クロックドコンパレータ１１２は、オシレータクロックＣＬＫＯＳＣと同期して基準電圧Ｖ_Ｒと検出電圧Ｖ_Ｃを比較する。チャージポンプ１１４は、クロックドコンパレータ１１２の出力に応じたアップ信号ＵＰおよびダウン信号ＤＮによって制御され、キャパシタＣ_ＣＰを充放電する。

この実施例において、チャージポンプ１１４の充放電電流Ｉ_ＣＰもまた、電圧制御発振器１６０のバイアス状態に応じている。具体的には発振回路１００Ｆには、ＰチャンネルのＭＯＳトランジスタＭＰ２ｃが設けられ、そのゲートにバイアス電圧Ｖ_ＢＩＡＳが入力され、そのソースに電源電圧Ｖ_ＤＤが供給される。充放電電流Ｉ_ＣＰも、基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２と同様に、電流制御発振器１６４に供給されるバイアス電流Ｉ_ＢＩＡＳに比例する。

フィードバック回路１１０として、エラーアンプを用いる形式を採用してもよい。この場合、エラーアンプの基準電流を、電圧制御発振器１６０のバイアス状態に応じて変化させればよい。

Ｆ／Ｖ変換回路１２０は、キャパシタＣおよび初期化スイッチＳＷ１１を含む。初期化スイッチＳＷ１１は、オシレータクロックＣＬＫＯＳＣに応じた周波数ｆ_ＳＷでスイッチングする。より詳しくは、初期化スイッチＳＷ１１は、オシレータクロックＣＬＫＯＳＣの周期１／ｆ_ＯＳＣに比例する時間Ｔ_ＣＨＧ、初期化スイッチＳＷ１１はオフ状態となり、基準電流Ｉ_ＲＥＦ１によりキャパシタＣが充電される。充電完了後、キャパシタＣに発生する検出電圧Ｖ_Ｃは式（７）で表される。
Ｖ_Ｃ＝Ｉ_ＲＥＦ×Ｔ_ＣＨＧ／Ｃ …（７）

タイミング発生器１７０は、オシレータクロックＣＬＫＯＳＣにもとづいて、初期化スイッチＳＷ１１を制御するリセット（ＲＳＴ）信号と、クロックドコンパレータ１１２を制御する比較（ＣＯＭＰ）信号を生成する。たとえばタイミング発生器１７０は、オシレータクロックＣＬＫＯＳＣを分周し、分周後のクロックを論理演算することにより、ＲＳＴ信号、ＣＯＭＰ信号を生成してもよい。

タイミング発生器１７０の前段には、分周器１４０を設けてもよく、タイミング発生器１７０は、分周後のクロックＣＬＫＤＩＶにもとづいてタイミング信号ＳＥＬ，ＲＳＴ，ＣＯＭＰを生成する。オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣは、分周比Ｎに応じてスケーリングされる。

以上が発振回路１００Ｆの構成である。続いてその例示的な動作を説明する。図４は、図３の発振回路１００Ｆの動作波形図である。図４には、連続する３動作サイクルの波形が示されており、ｆ_１，ｆ_２，ｆ_３は、１，２，３番目の動作サイクルの発振周波数ｆ_ＯＳＣを表す。分周比Ｎは１とする。

この例では、発振回路１００Ｆは、オシレータクロックＣＬＫＯＳＣの４周期を１動作サイクルとして動作する。

オシレータクロックＣＬＫＯＳＣの４周期のうち、最初の２周期においてキャパシタＣが基準電流Ｉ_ＲＥＦ１により充電される。３周期目にＣＯＭＰ信号がアサートされ、検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒが比較され、比較結果に応じてＵＰ信号あるいはＤＮ信号がアサートされる。ＣＯＭＰ信号がアサートされ、比較が完了した後にＲＳＴ信号がハイとなり、検出電圧Ｖ_Ｃがリセットされる。

１番目の動作サイクルに着目する。オシレータクロックＣＬＫＯＳＣの２周期に相当する充電時間Ｔ_ＣＨＧ１の間、基準電流Ｉ_ＲＥＦ１がキャパシタＣに供給され、検出電圧Ｖ_Ｃが上昇する。ＣＯＭＰ信号のアサートに応答して、クロックドコンパレータ１１２は、検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒを比較する。１番目の動作サイクルでは、Ｖ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_２が低下する（ｆ_１＞ｆ_２）。

２番目の動作サイクルも同様に動作する。オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣが低下しているため、充電時間Ｔ_ＣＨＧ２は長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。そしてＣＯＭＰ信号に応じて電圧比較が行われる。この動作サイクルにおいてもＶ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_３がさらに低下する（ｆ_２＞ｆ_３）

３番目では、充電時間Ｔ_ＣＨＧ３はさらに長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。この動作サイクルにおいてはＶ_Ｒ＜Ｖ_Ｃとなり、ＵＰ信号がアサートされる。ＵＰ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは増加し、制御電圧Ｖ_ＣＴＲＬは低下し、次の動作サイクルの発振周波数ｆ_４は上昇する。（ｆ_３＜ｆ_４）。この動作を繰り返すことにより、フィードバックがかかり、発振周波数ｆ_ＯＳＣが安定化される。

この発振回路１００Ｆによれば、電圧制御発振器１６０のバイアス状態を利用して、Ｆ／Ｖ変換回路１２０および基準電圧源１３０に供給すべき基準電流Ｉ_ＲＥＦ１，Ｉ_ＲＥＦ２を生成することにより、図１に示す専用の基準電流源３９が不要となるため、素子数を削減できる。また各回路の動作速度は、それに流れる電流と比例関係が成り立つところ、フィードバックループが安定する前のオシレータの周波数に応じた最適な電流で各回路を動作させることにより、余剰な電流を流す必要がなくなり、消費電力を低減できる。

図５は、発振回路１００Ｆのループの周波数特性を示す図である。チャージポンプ１１４の充放電電流Ｉ_ＣＰを、電圧制御発振器１６０のバイアス状態に応じて変化させることで、発振回路１００Ｆのループ帯域を発振周波数ｆ_ＯＳＣに追従させることができる。これによりオシレータクロックＣＬＫＯＳＣのジッタを低減できる。

また時間的に不連続動作するクロックドコンパレータ１１２を用いることで、時分割で発生する検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒとを好適に比較することが可能となる。エラーアンプを用いる系では、アンプの有限ゲインに起因してシステムオフセットが発生するところ、図３のように、チャージポンプ型ＰＬＬ回路と同様の完全積分型のシステムを形成することによりＤＣゲインを無限とすることができ、システムオフセットを理論上除去できるという利点もある。

＜第２実施例＞
図６は、第２実施例に係る発振回路１００Ｇの回路図である。発振回路１００Ｇは、図３の発振回路１００Ｆに加えて、経路セレクタ１０６を備える。第２トランジスタＭＰ２は、バイアス電流Ｉ_ＢＩＡＳに比例した基準電流Ｉ_ＲＥＦ０を生成する。経路セレクタ１０６は、タイミング発生器１７０Ｇが生成する選択信号ＳＥＬに応じて、基準電流Ｉ_ＲＥＦ０を第１経路１０８と第２経路１０９に時分割で振り分ける。第１経路１０８に流れる基準電流Ｉ_ＲＥＦ１と、第２経路１０９に流れる基準電流Ｉ_ＲＥＦ２は、いずれも基準電流Ｉ_ＲＥＦ０と等しくなる。
Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２＝Ｉ_ＲＥＦ０

経路セレクタ１０６は、第１スイッチＳＷ２１、第２スイッチＳＷ２２を含む。第１スイッチＳＷ２１、第２スイッチＳＷ２２はＳＥＬ信号およびその反転信号ＳＥＬｘに応じて相補的に制御される。

以上が発振回路１００Ｇの構成である。続いてその例示的な動作を説明する。図７は、図６の発振回路１００Ｇの動作波形図である。

発振回路１００Ｇは、オシレータクロックＣＬＫＯＳＣの４周期を１動作サイクルとして動作する。具体的には、オシレータクロックＣＬＫＯＳＣの４周期のうち、２周期ごとにＳＥＬ信号がハイとローを繰り返す。経路セレクタ１０６は、ＳＥＬ信号がハイのとき第１経路１０８側にオンし、ローのときに第２経路１０９側にオンする。

またオシレータクロックＣＬＫＯＳＣの４周期のうち、最後の１周期においてＲＳＴ信号がアサート（たとえばハイ）され、初期化スイッチＳＷ１１がオンとなる。

１番目の動作サイクルに着目する。ＳＥＬ信号がハイの間、充電時間Ｔ_ＣＨＧ１となり、基準電流Ｉ_ＲＥＦ１がキャパシタＣに供給され、検出電圧Ｖ_Ｃが上昇する。ＳＥＬ信号がローとなると、基準電流Ｉ_ＲＥＦ１がゼロとなり、検出電圧Ｖ_Ｃの上昇は停止する。検出電圧Ｖ_Ｃは、ＲＳＴがアサートされるまでの間、キャパシタＣに保持される。すなわちキャパシタＣは、サンプルホールド回路としても機能している。

ＳＥＬ信号がローとなると、基準電流Ｉ_ＲＥＦ１が基準抵抗Ｒに流れ、基準電圧Ｖ_Ｒが発生する。基準電圧Ｖ_Ｒがセトリングした後に、ＣＯＭＰ信号がアサート（ハイ）される。ＣＯＭＰ信号のアサートに応答して、クロックドコンパレータ１１２は、検出電圧Ｖ_Ｃと基準電圧Ｖ_Ｒを比較する。１番目の動作サイクルでは、Ｖ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_２が低下する（ｆ_１＞ｆ_２）。

２番目の動作サイクルも同様に動作する。オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣが低下しているため、ＳＥＬ信号のハイの長さ、すなわち充電時間Ｔ_ＣＨＧ２は長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。そしてＣＯＭＰ信号に応じて電圧比較が行われる。この動作サイクルにおいてもＶ_Ｃ＜Ｖ_Ｒであり、ＤＮ信号がアサートされる。ＤＮ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは低下し、制御電圧Ｖ_ＣＴＲＬは上昇し、次の動作サイクルの発振周波数ｆ_３がさらに低下する（ｆ_２＞ｆ_３）

３番目では、ＳＥＬ信号のハイの長さ、すなわち充電時間Ｔ_ＣＨＧ３はさらに長くなる。したがって、検出電圧Ｖ_Ｃのピークは、前の動作サイクルより高くなる。この動作サイクルにおいてはＶ_Ｒ＜Ｖ_Ｃとなり、ＵＰ信号がアサートされる。ＵＰ信号のアサートに応答して、チャージポンプ電圧Ｖ_ＣＰは増加し、制御電圧Ｖ_ＣＴＲＬは低下し、次の動作サイクルの発振周波数ｆ_４は上昇する。（ｆ_３＜ｆ_４）。この動作を繰り返すことにより、フィードバックがかかる。

第２実施例によれば、第１実施例に加えて、以下の効果が得られる。
第１実施例（図３）では、トランジスタＭＰ２ａ，ＭＰ２ｂのばらつきなどの影響によって、基準電流Ｉ_ＲＥＦ１とＩ_ＲＥＦ２に誤差を生ずる可能性がある。Ｉ_ＲＥＦ１≠Ｉ_ＲＥＦ２であるとき、発振回路１００Ｆの周波数は、
ｆ_ＤＩＶ＝１／ＣＲ×Ｉ_ＲＥＦ１／Ｉ_ＲＥＦ２
となり、基準電流のばらつきの影響を受けることとなる。

第２実施例に係る発振回路１００Ｇによれば、Ｉ_ＲＥＦ１＝Ｉ_ＲＥＦ２となることが保証されるため、基準電流Ｉ_ＲＥＦ１、Ｉ_ＲＥＦ２のばらつきの問題を解消でき、周波数精度の高いクロックを生成できる。

＜第３実施例＞
図８は、第３実施例に係る発振回路１００Ｈの回路図である。発振回路１００Ｈは、図６の発振回路１００Ｇに加えて、プログラマブル分周器１４０をさらに備える。プログラマブル分周器１４０は、周波数設定データＦＳＥＴに応じて分周比Ｎが設定可能である。プログラマブル分周器１４０は、設定された分周比でオシレータクロックＣＬＫＯＳＣを分周し、分周クロックＣＬＫＤＩＶを生成する。つまりプログラマブル分周器１４０は、上述の分周器１４０に相当する。タイミング発生器１７０は、分周クロックＣＬＫＤＩＶに応じて、ＣＯＭＰ信号、ＲＳＴ信号、ＳＥＬ信号を生成する。

この実施例では分周クロックＣＬＫＤＩＶが出力クロックＣＬＫＯＵＴとして取り出される。したがって分周比Ｎに応じて、オシレータクロックＣＬＫＯＳＣの周波数ｆ_ＯＳＣが変化するが、出力クロックＣＬＫＯＵＴの周波数ｆ_ＯＵＴ（＝ｆ_ＤＩＶ）は一定である。もちろん、オシレータクロックＣＬＫＯＳＣを出力クロックＣＬＫＯＵＴとして取り出してもよい。

Ｖ／Ｉ変換回路１６２を構成する第１トランジスタＭＰ１のサイズは、プログラマブル分周器１４０の分周比Ｎに応じて変更可能に構成される。第１トランジスタＭＰ１は、サイズがバイナリで重み付けされた複数の第３トランジスタＭＰ３を含む。第３トランジスタＭＰ３のゲートには制御電圧Ｖ_ＣＴＲＬが入力される。

複数の第４トランジスタＭＰ４は、複数の第３トランジスタＭＰ３と直列に接続される。複数の第４トランジスタＭＰ４のゲートには、分周比Ｎを指定する周波数設定データＦＳＥＴの対応するビットが入力され、個別にオン、オフが切り替え可能となっている。オンとなる第４トランジスタＭＰ４の個数が、第１トランジスタＭＰ１の実効的なサイズを規定する。１番左の第４トランジスタＭＰ４については、分周比Ｎにかかわらず常にオンとされ、起動信号ＰＷＤＸに応じて、オン、オフが制御される。

もし第１トランジスタＭＰ１のサイズを固定したとすると、分周比Ｎが変化してバイアス電流Ｉ_ＢＩＡＳが大きく変化したときに、第１トランジスタＭＰ１の動作点が変化する。これは、設計段階における動作検証を複雑化させる一因となる。第３実施例では、分周比Ｎ、すなわち発振周波数ｆ_ＯＳＣに応じて、第１トランジスタＭＰ１のサイズを適応的に設定することで、第１トランジスタＭＰ１およびその他の回路の動作点を一定にすることができる。

図９は、電圧制御発振器１６０の構成例を示す図である。電圧制御発振器１６０は、Ｖ／Ｉ変換回路１６２、電流制御発振器１６４に加えて、スタートアップ回路１６６を備える。スタートアップ回路１６６は、発振回路１００の起動時にアサートされる起動信号ＰＷＤＸに応答して、第１トランジスタＭＰ１に作用し、第１トランジスタＭＰ１に起動電流Ｉ_{ＳＴＡＲＴ}を発生させる。

スタートアップ回路１６６の構成は特に限定されないが、たとえば、ＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７およびＮＭＯＳトランジスタＭＮ８、ＭＮ９を含む。第５トランジスタＭＰ５は、複数の第３トランジスタＭＰ３とゲート同士、ソース同士が共通に接続される。第６トランジスタＭＰ６は、ソースが第５トランジスタＭＰ５のドレインと接続され、ゲートが第５トランジスタＭＰ５のゲートと接続される。

第７トランジスタＭＰ７は、ソースが第５トランジスタＭＰ５のゲートと接続され、ゲートが第６トランジスタＭＰ６のドレインと接続される。複数の第８トランジスタＭＮ８は、第６トランジスタＭＰ６のドレインと接地の間に直列に接続され、それぞれのゲートに起動信号ＰＷＤＸが入力される。第９トランジスタＭＮ９は、第７トランジスタＭＰ７のドレインと接地の間に設けられ、ゲートに起動信号ＰＷＤＸが入力される。

このスタートアップ回路１６６によれば、ＰＷＤＸ信号のアサートに応答して、第７トランジスタＭＰ７がオンとなり、第３トランジスタＭＰ３のゲートをプルダウンする。これにより、Ｖ／Ｉ変換回路１６２から電流制御発振器１６４に起動電流Ｉ_{ＳＴＡＲＴ}が供給され、電流制御発振器１６４の発振が開始する。

第５トランジスタＭＰ５のゲート電圧がプルダウンされると、トランジスタＭＰ５，ＭＰ６に流れる電流が、複数のトランジスタＭＮ８に流れ、第７トランジスタＭＰ７のゲート電圧が上昇し、第７トランジスタＭＰ７はターンオフする。

続いて電流制御発振器１６４の構成例を説明する。電流制御発振器１６４は、リング状に接続される複数の遅延回路１６５を含む。各遅延回路１６５は、バイアス電流Ｉ_ＢＩＡＳに応じた遅延を発生させる。遅延回路１６５を、疑似差動遅延セルとも称する。遅延回路１６５をシングルエンドで構成してもよい。

複数の遅延回路１６５はそれぞれ、自身の遅延量が、バイアス電流Ｉ_ＢＩＡＳに加えて、プログラマブル分周器１４０の分周比Ｎを規定する周波数設定データＦＳＥＴに応じて制御可能に構成される。たとえば遅延回路１６５は、キャパシタアレイを含み、キャパシタアレイのオン、オフによって、遅延量が調節可能であってもよい。これにより、発振周波数ｆ_ＯＳＣを変更したときのバイアス電流Ｉ_ＢＩＡＳの変動を抑制でき、回路の動作点をさらに安定化できる。

＜用途＞
図１０（ａ）、（ｂ）は、発振回路１００を備える半導体装置を示す図である。図１０（ａ）の半導体装置２００Ａは、オシレータ２０２と、回路ブロック２０４を備える。オシレータ２０２は上述の発振回路１００であり、キャパシタＣ、抵抗Ｒに応じて定まる周波数の基準クロックＣＬＫＲＥＦを発生する。回路ブロック２０４は、（i）基準クロックＣＬＫＲＥＦと同期して演算処理を行うロジック回路を含んでもよい。あるいは回路ブロック２０４は、（ii）基準クロックＣＬＫＲＥＦをＮ逓倍し、高周波（ＲＦ）信号を生成するＰＬＬ周波数シンセサイザを含んでもよい。ＲＦ信号は、Ａ／ＤコンバータやＤ／Ａコンバータのクロックとして利用してもよい。あるいは回路ブロック２０４は、ＲＦ信号を利用する無線通信の変調器や復調器を含んでもよい。

図１０（ｂ）の半導体装置２００Ｂは、発振回路１００を備えるシリコンオシレータＩＣである。シリコンオシレータＩＣは、従来の水晶発振器（ＸＯ）の代替として回路システム２１０に組み込まれ、基準クロックＣＬＫＲＥＦは、マイコン２１２やＡＳＩＣ（Application Specific Integrated Circuit）２１４などに供給される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、Ｆ／Ｖ変換回路１２０は、基準電流Ｉ_ＲＥＦ１によってキャパシタＣを充電し、充電後の電圧を検出電圧としたがその限りでない。それとは反対に、キャパシタＣを基準電流Ｉ_ＲＥＦによって放電し、放電後の電圧を検出電圧Ｖ_Ｃとしてもよい。

タイミング信号ＳＥＬ，ＲＳＴ，ＣＯＭＰの波形、シーケンスは例示に過ぎず、同じ動作が可能であれば、各信号の波形は適宜変更することができる。

実施の形態では、電流制御発振器あるいは電圧制御発振器として、リング型のものを説明したがその構成は特に限定されず、公知の、あるいは将来利用可能な回路を用いることができる。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ 発振回路
１０４ 基準電流源
１０５ ダミー電流源
１０６，１０７ 経路セレクタ
１０８ 第１経路
１０９ 第２経路
ＳＷ２１ 第１スイッチ
ＳＷ２２ 第２スイッチ
１２０ Ｆ／Ｖ変換回路
Ｃ キャパシタ
ＳＷ１１ 初期化スイッチ
１３０ 基準電圧源
Ｒ 基準抵抗
Ｖ_Ｒ 基準電圧
Ｖ_Ｃ 検出電圧
１５０ フィードバック回路
１５２ クロックドコンパレータ
１５４ チャージポンプ
１６０ 電圧制御発振器
１６２ Ｖ／Ｉ変換回路
１６４ 電流制御発振器
１６６ スタートアップ回路
１７０ タイミング発生器
１８０ プログラマブル分周器
１９０ ＦＬＬ回路
１９２ 周波数検出器
１９４ メモリ
１９６ セレクタ

Claims (11)

1. 制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、
   キャパシタおよび前記クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するＦ／Ｖ（周波数－電圧）変換回路と、
   抵抗を含み、前記基準電流が前記抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、
   前記検出電圧が前記基準電圧に近づくように前記制御電圧を調節するフィードバック回路と、
   を備え、
   前記電圧制御発振器は、
   ゲートに前記制御電圧が入力された第１トランジスタを含み、前記制御電圧を前記第１トランジスタに流れるバイアス電流に変換するＶ／Ｉ（電圧－電流）変換回路と、
   前記バイアス電流に応じた周波数で発振する電流制御発振器と、
   を含み、
   前記Ｖ／Ｉ変換回路は、
   前記基準電流は、前記第１トランジスタとゲート同士、ソース同士が共通に接続される第２トランジスタに流れる電流であり、前記基準電流は、前記電圧制御発振器の前記バイアス電流に比例していることを特徴とする発振回路。
2. 前記フィードバック回路は、
   前記クロックと同期して前記基準電圧と前記検出電圧を比較するクロックドコンパレータと、
   前記クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるチャージポンプと、
   を含み、
   前記チャージポンプの充放電電流は、前記電圧制御発振器のバイアス状態に応じていることを特徴とする請求項１に記載の発振回路。
3. 前記Ｆ／Ｖ変換回路は、前記クロックの周期に比例する時間、前記基準電流により前記キャパシタを充電または放電し、前記検出電圧を生成することを特徴とする請求項１または２に記載の発振回路。
4. 前記クロックと同期して、前記基準電流を第１経路と第２経路に時分割で振り分ける経路セレクタをさらに備え、
   前記Ｆ／Ｖ変換回路の前記キャパシタは前記第１経路に接続され、
   前記基準電圧源の前記抵抗は前記第２経路に接続されることを特徴とする請求項３に記載の発振回路。
5. 前記クロックを分周するプログラマブル分周器をさらに備え、
   前記第１トランジスタは、当該第１トランジスタの実効的なサイズが前記プログラマブル分周器の分周比に応じて制御可能に構成されることを特徴とする請求項２に記載の発振回路。
6. 前記電圧制御発振器は、起動時に前記第１トランジスタに作用し、前記第１トランジスタに起動電流を発生させるスタートアップ回路をさらに備えることを特徴とする請求項２に記載の発振回路。
7. 前記第１トランジスタは、
   サイズがバイナリで重み付けされ、それぞれのゲートに前記制御電圧を受ける複数の第３トランジスタと、
   それぞれが前記複数の第３トランジスタの対応するひとつと直列に設けられ、それぞれのゲートに個別の設定信号が入力可能な複数の第４トランジスタと、
   を含み、オンである前記第４トランジスタの個数に応じて前記第１トランジスタの実効的なサイズが制御されることを特徴とする請求項５に記載の発振回路。
8. 前記電圧制御発振器は、起動時に前記第１トランジスタに作用し、前記第１トランジスタに起動電流を発生させるスタートアップ回路をさらに備え、
   前記スタートアップ回路は、
   前記複数の第３トランジスタとゲート同士、ソース同士が共通に接続される第５トランジスタと、
   ソースが前記第５トランジスタのドレインと接続され、ゲートが前記第５トランジスタのゲートと接続される第６トランジスタと、
   ソースが前記第５トランジスタのゲートと接続され、ゲートが前記第６トランジスタのドレインと接続される第７トランジスタと、
   前記第６トランジスタのドレインと接地の間に直列に接続され、それぞれのゲートに起動信号が入力される複数の第８トランジスタと、
   前記第７トランジスタのドレインと接地の間に設けられ、ゲートに前記起動信号が入力される第９トランジスタと、
   を含むことを特徴とする請求項７に記載の発振回路。
9. 前記電流制御発振器は、
   それぞれが前記バイアス電流に応じた遅延を発生させる複数の遅延回路をリング状に接続して構成され、
   前記複数の遅延回路はそれぞれ、自身の遅延量が、前記バイアス電流に加えて、前記プログラマブル分周器の分周比に応じて制御可能に構成されることを特徴とする請求項５に記載の発振回路。
10. 請求項１から９のいずれかに記載の発振回路と、
    前記発振回路が生成するクロックを受ける回路ブロックと、
    を備えることを特徴とする半導体装置。
11. 請求項１から９のいずれかに記載の発振回路を備えることを特徴とするオシレータＩＣ（Integrated Circuit）。

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