JP7373917B2 - 発振回路、半導体装置、オシレータic - Google Patents
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Description
VC∝IREF1/(C×fSW) …(1)
この検出電圧VCは、キャパシタCならびにスイッチング周波数fSW(すなわち分周クロックの周波数fDIV)に反比例し、基準電流IREF1に比例する。
VR∝IREF2×R …(2)
IREF1/(C×fDIV)=IREF2×R …(3)
したがってIREF1=IREF2が成り立つとき、フィードバックループの安定化後において、分周クロックCLKDIVの周波数fDIVおよびオシレータクロックCLKOSCの周波数fOSCは、それぞれ式(4)、(5)で与えられる。
fDIV=1/CR …(4)
fOSC=N×fDIV=N/CR …(5)
本明細書に開示される一実施の形態は、発振回路に関する。発振回路は、制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、キャパシタおよびクロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するF/V(周波数-電圧)変換回路と、抵抗を含み、基準電流が抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、検出電圧が基準電圧に近づくように制御電圧を調節するフィードバック回路と、を備える。F/V変換回路および基準電圧源それぞれに供給される基準電流は、電圧制御発振器に流れるバイアス電流に応じている。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
フィードバック回路110のフィードバック動作により、VR=VCが成り立つとき、オシレータクロックCLKOSCの周波数fOSCは、
fOSC=1/CR×IREF1/IREF2 …(6)
となる。IREF1=IREF2が成り立つとき式(6’)が得られる。
fOSC=1/CR …(6’)
fOSC=N/CR …(6”)
図3は、第1実施例に係る発振回路100Fの回路図である。電圧制御発振器160は、V/I変換回路162、電流制御発振器164を含む。V/I変換回路162は、制御電圧VCTRLをバイアス電流IBIASに変換する。電流制御発振器164は、バイアス電流IBIASに応じた周波数fOSCで発振する。
VC=IREF×TCHG/C …(7)
図6は、第2実施例に係る発振回路100Gの回路図である。発振回路100Gは、図3の発振回路100Fに加えて、経路セレクタ106を備える。第2トランジスタMP2は、バイアス電流IBIASに比例した基準電流IREF0を生成する。経路セレクタ106は、タイミング発生器170Gが生成する選択信号SELに応じて、基準電流IREF0を第1経路108と第2経路109に時分割で振り分ける。第1経路108に流れる基準電流IREF1と、第2経路109に流れる基準電流IREF2は、いずれも基準電流IREF0と等しくなる。
IREF1=IREF2=IREF0
第1実施例(図3)では、トランジスタMP2a,MP2bのばらつきなどの影響によって、基準電流IREF1とIREF2に誤差を生ずる可能性がある。IREF1≠IREF2であるとき、発振回路100Fの周波数は、
fDIV=1/CR×IREF1/IREF2
となり、基準電流のばらつきの影響を受けることとなる。
図8は、第3実施例に係る発振回路100Hの回路図である。発振回路100Hは、図6の発振回路100Gに加えて、プログラマブル分周器140をさらに備える。プログラマブル分周器140は、周波数設定データFSETに応じて分周比Nが設定可能である。プログラマブル分周器140は、設定された分周比でオシレータクロックCLKOSCを分周し、分周クロックCLKDIVを生成する。つまりプログラマブル分周器140は、上述の分周器140に相当する。タイミング発生器170は、分周クロックCLKDIVに応じて、COMP信号、RST信号、SEL信号を生成する。
図10(a)、(b)は、発振回路100を備える半導体装置を示す図である。図10(a)の半導体装置200Aは、オシレータ202と、回路ブロック204を備える。オシレータ202は上述の発振回路100であり、キャパシタC、抵抗Rに応じて定まる周波数の基準クロックCLKREFを発生する。回路ブロック204は、(i)基準クロックCLKREFと同期して演算処理を行うロジック回路を含んでもよい。あるいは回路ブロック204は、(ii)基準クロックCLKREFをN逓倍し、高周波(RF)信号を生成するPLL周波数シンセサイザを含んでもよい。RF信号は、A/DコンバータやD/Aコンバータのクロックとして利用してもよい。あるいは回路ブロック204は、RF信号を利用する無線通信の変調器や復調器を含んでもよい。
104 基準電流源
105 ダミー電流源
106,107 経路セレクタ
108 第1経路
109 第2経路
SW21 第1スイッチ
SW22 第2スイッチ
120 F/V変換回路
C キャパシタ
SW11 初期化スイッチ
130 基準電圧源
R 基準抵抗
VR 基準電圧
VC 検出電圧
150 フィードバック回路
152 クロックドコンパレータ
154 チャージポンプ
160 電圧制御発振器
162 V/I変換回路
164 電流制御発振器
166 スタートアップ回路
170 タイミング発生器
180 プログラマブル分周器
190 FLL回路
192 周波数検出器
194 メモリ
196 セレクタ
Claims (11)
- 制御電圧に応じた周波数を有するクロックを生成する電圧制御発振器と、
キャパシタおよび前記クロックに応じた周波数でスイッチングするスイッチを含み、基準電流に応じた検出電圧を生成するF/V(周波数-電圧)変換回路と、
抵抗を含み、前記基準電流が前記抵抗に発生させる電位に応じた基準電圧を出力する基準電圧源と、
前記検出電圧が前記基準電圧に近づくように前記制御電圧を調節するフィードバック回路と、
を備え、
前記電圧制御発振器は、
ゲートに前記制御電圧が入力された第1トランジスタを含み、前記制御電圧を前記第1トランジスタに流れるバイアス電流に変換するV/I(電圧-電流)変換回路と、
前記バイアス電流に応じた周波数で発振する電流制御発振器と、
を含み、
前記V/I変換回路は、
前記基準電流は、前記第1トランジスタとゲート同士、ソース同士が共通に接続される第2トランジスタに流れる電流であり、前記基準電流は、前記電圧制御発振器の前記バイアス電流に比例していることを特徴とする発振回路。 - 前記フィードバック回路は、
前記クロックと同期して前記基準電圧と前記検出電圧を比較するクロックドコンパレータと、
前記クロックドコンパレータの出力に応じたアップ信号およびダウン信号によって制御されるチャージポンプと、
を含み、
前記チャージポンプの充放電電流は、前記電圧制御発振器のバイアス状態に応じていることを特徴とする請求項1に記載の発振回路。 - 前記F/V変換回路は、前記クロックの周期に比例する時間、前記基準電流により前記キャパシタを充電または放電し、前記検出電圧を生成することを特徴とする請求項1または2に記載の発振回路。
- 前記クロックと同期して、前記基準電流を第1経路と第2経路に時分割で振り分ける経路セレクタをさらに備え、
前記F/V変換回路の前記キャパシタは前記第1経路に接続され、
前記基準電圧源の前記抵抗は前記第2経路に接続されることを特徴とする請求項3に記載の発振回路。 - 前記クロックを分周するプログラマブル分周器をさらに備え、
前記第1トランジスタは、当該第1トランジスタの実効的なサイズが前記プログラマブル分周器の分周比に応じて制御可能に構成されることを特徴とする請求項2に記載の発振回路。 - 前記電圧制御発振器は、起動時に前記第1トランジスタに作用し、前記第1トランジスタに起動電流を発生させるスタートアップ回路をさらに備えることを特徴とする請求項2に記載の発振回路。
- 前記第1トランジスタは、
サイズがバイナリで重み付けされ、それぞれのゲートに前記制御電圧を受ける複数の第3トランジスタと、
それぞれが前記複数の第3トランジスタの対応するひとつと直列に設けられ、それぞれのゲートに個別の設定信号が入力可能な複数の第4トランジスタと、
を含み、オンである前記第4トランジスタの個数に応じて前記第1トランジスタの実効的なサイズが制御されることを特徴とする請求項5に記載の発振回路。 - 前記電圧制御発振器は、起動時に前記第1トランジスタに作用し、前記第1トランジスタに起動電流を発生させるスタートアップ回路をさらに備え、
前記スタートアップ回路は、
前記複数の第3トランジスタとゲート同士、ソース同士が共通に接続される第5トランジスタと、
ソースが前記第5トランジスタのドレインと接続され、ゲートが前記第5トランジスタのゲートと接続される第6トランジスタと、
ソースが前記第5トランジスタのゲートと接続され、ゲートが前記第6トランジスタのドレインと接続される第7トランジスタと、
前記第6トランジスタのドレインと接地の間に直列に接続され、それぞれのゲートに起動信号が入力される複数の第8トランジスタと、
前記第7トランジスタのドレインと接地の間に設けられ、ゲートに前記起動信号が入力される第9トランジスタと、
を含むことを特徴とする請求項7に記載の発振回路。 - 前記電流制御発振器は、
それぞれが前記バイアス電流に応じた遅延を発生させる複数の遅延回路をリング状に接続して構成され、
前記複数の遅延回路はそれぞれ、自身の遅延量が、前記バイアス電流に加えて、前記プログラマブル分周器の分周比に応じて制御可能に構成されることを特徴とする請求項5に記載の発振回路。 - 請求項1から9のいずれかに記載の発振回路と、
前記発振回路が生成するクロックを受ける回路ブロックと、
を備えることを特徴とする半導体装置。 - 請求項1から9のいずれかに記載の発振回路を備えることを特徴とするオシレータIC(Integrated Circuit)。
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