JP2023147602A - 回路装置及び発振器 - Google Patents

Abstract

【課題】サンプリング電圧の変動を抑制して適正なチャージポンプ動作を実現する回路装置等の提供。【解決手段】回路装置２０は、スロープ信号生成回路２２と、サンプリング電圧を出力する第１位相比較回路３０と、パルス信号を出力するパルサー回路２４と、サンプリング電圧に応じた電流を出力する第１チャージポンプ回路４０と、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相比較を行う第２位相比較回路と、第２チャージポンプ回路６０と、第１チャージポンプ回路４０又は第２チャージポンプ回路６０の出力に基づき制御される周波数のクロック信号ＣＫを生成するクロック信号生成回路７０と、クロック信号ＣＫの分周クロック信号ＤＶＣＫを出力する分周回路８０と、分周クロック信号ＤＶＣＫのパルス幅を伸長してフィードバッククロック信号ＦＢＣＫとして出力するパルス幅伸長回路９０を含む。【選択図】図１

Description

本発明は、回路装置及び発振器等に関する。

従来より、サンプリングＰＬＬやサブサンプリングＰＬＬなどの電圧サンプリング型のＰＬＬが知られている。例えば非特許文献１には、サンプリングＰＬＬにおいて、ＬＳＧ （Linear Slope Generator）によってサンプリング対象のクロックのエッジを傾けることで、ＤＴＣ（Digital-to-Time converter）を用いずに高精度なフラクショナルＰＬＬを実現することが開示されている。

J. Tao et al, "A 2.2-GHz 3.2-mW DTC-Free Sampling ΔΣFractional-N PLL With -110-dBc/Hz In-Band Phase Noise and -246-dB FoM and -83-dBc Reference Spur", IEEE Transactions on Circuits and Systems-I: Regular Papers, vol. 66, No. 9, pp. 3317-3328, Sep. 2019

ＰＬＬにおいては、フィードバック経路にある分周回路からのフィードバッククロック信号のデューティー比が５０％よりも小さくなることが多く、回路構成によっては狭パルス幅になってしまう。またクロック信号の周波数が高くなることにより、フィードバッククロック信号のパルス幅も小さくなってしまう。このため回路装置が適正に動作しないというおそれがあることが判明した。

本開示の一態様は、クロック信号のフィードバッククロック信号に基づきスロープ信号を生成するスロープ信号生成回路と、基準クロック信号に基づき前記スロープ信号をサンプリングするサンプリング回路を有し、前記サンプリング回路のサンプリング電圧を出力する第１位相比較回路と、前記基準クロック信号に基づいてパルス信号を出力するパルサー回路と、前記パルス信号のアクティブ期間において、前記サンプリング電圧に応じた電流を出力する第１チャージポンプ回路と、前記基準クロック信号と前記フィードバッククロック信号との位相比較に基づく位相差信号を出力する第２位相比較回路と、前記位相差信号に応じたチャージポンプ動作を行う第２チャージポンプ回路と、前記第１チャージポンプ回路の出力又は前記第２チャージポンプ回路の出力に基づき制御される周波数の前記クロック信号を生成するクロック信号生成回路と、前記クロック信号を分周して分周クロック信号を出力する分周回路と、前記分周クロック信号のパルス幅を伸長して前記フィードバッククロック信号として出力するパルス幅伸長回路と、を含む回路装置に関係する。

また本開示の他の態様は、上記に記載の回路装置と、前記基準クロック信号を生成するための振動子と、を含む発振器に関係する。

本実施形態の回路装置の構成例。 本実施形態の回路装置の詳細な構成例。 本実施形態の回路装置の動作を説明する信号波形図。 スロープ信号生成回路、第１位相比較回路の構成例。 スロープ信号生成回路、第１位相比較回路の動作を説明する信号波形図。 フィードバッククロック信号のパルス幅が狭い場合の問題点の説明図。 本実施形態のパルス幅の伸長手法の説明図。 パルス幅伸長回路の構成例。 パルス幅伸長回路の遅延回路の構成例。 パルス幅伸長回路の動作を説明する信号波形図。 パルス幅伸長回路の具体的な構成例。 パルス幅伸長回路の動作を説明する信号波形図。 パルス幅伸長回路の他の構成例の説明図。 パルス幅伸長回路の他の構成例。 パルス幅伸長回路の他の構成例の動作を説明する信号波形図。 スロープ信号生成回路、第１位相比較回路、第１チャージポンプ回路の詳細な構成例。 スロープ信号生成回路、第１位相比較回路、第１チャージポンプ回路の動作を説明する信号波形図。 デッドゾーン検出回路の構成例。 イネーブル信号生成回路の構成例。 デッドゾーン検出回路、イネーブル信号生成回路の動作を説明する信号波形例。 位相補間型の分周回路の構成例。 位相補間型の分周回路の動作を説明する信号波形図。 本実施形態の発振器の第１構成例。 本実施形態の発振器の第２構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。回路装置２０は、スロープ信号生成回路２２、パルサー回路２４、第１位相比較回路３０、第１チャージポンプ回路４０、第２位相比較回路５０、第２チャージポンプ回路６０、クロック信号生成回路７０、分周回路８０、パルス幅伸長回路９０を含む。この構成の回路装置２０によりＰＬＬ（Phase Locked Loop）回路が実現される。回路装置２０は、例えばＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

スロープ信号生成回路２２は、クロック信号ＣＫのフィードバッククロック信号ＦＢＣＫに基づきスロープ信号ＳＬＰを生成する。スロープ信号生成回路２２は例えばＬＳＧ （Linear Slope Generator）と呼ばれる回路である。フィードバッククロック信号ＦＢＣＫは、クロック信号ＣＫをフィードバックしたクロック信号である。例えば図１では、クロック信号生成回路７０が生成するクロック信号ＣＫを、分周回路８０等を介して入力側にフィードバックしたクロック信号が、フィードバッククロック信号ＦＢＣＫになっている。フィードバッククロック信号ＦＢＣＫは矩形波のクロック信号であり、スロープ信号生成回路２２は、この矩形波のフィードバッククロック信号ＦＢＣＫから、線形の傾きを有するスロープ信号ＳＬＰを生成する。なおスロープ信号ＳＬＰの傾きは略線形であればよい。例えばスロープ信号生成回路２２は、矩形波のフィードバッククロック信号ＦＢＣＫのエッジを傾かせたスロープ信号ＳＬＰを生成する。

第１位相比較回路３０は、基準クロック信号ＲＦＣＫに基づきスロープ信号ＳＬＰをサンプリングするサンプリング回路３２を有し、サンプリング回路３２のサンプリング電圧ＶＳＡを出力する。例えばサンプリング回路３２は、基準クロック信号ＲＦＣＫのエッジのタイミングで、スロープ信号ＳＬＰをサンプリングする。そして第１位相比較回路３０は、サンプリング回路３２によりスロープ信号ＳＬＰをサンプリングした電圧を、サンプリング電圧ＶＳＡとして出力する。基準クロック信号ＲＦＣＫは例えば後述するように振動子を振動させることなどにより生成されるクロック信号である。

パルサー回路２４は、基準クロック信号ＲＦＣＫに基づいてパルス信号ＰＬＳを出力する。例えばパルサー回路２４は、基準クロック信号ＲＦＣＫがアクティブになる毎にアクティブになる所定のパルス幅のパルス信号ＰＬＳを出力する。例えばパルサー回路２４は、第１遅延回路と第２遅延回路を有する。そしてパルサー回路２４は、基準クロック信号ＲＦＣＫがアクティブになったタイミングから、第１遅延回路の第１遅延時間だけ遅れたタイミングでアクティブになり、第２遅延回路の第２遅延時間の間、アクティブとなるパルス信号ＰＬＳを出力する。なおアクティブのレベルは、ハイレベル又はローレベルの一方であり、非アクティブのレベルはハイレベル又はローレベルの他方である。

第１チャージポンプ回路４０は、パルス信号ＰＬＳのアクティブ期間において、サンプリング電圧ＶＳＡに応じた電流を出力する。例えば第１チャージポンプ回路４０は、パルス信号ＰＬＳがアクティブになるアクティブ期間において、サンプリング電圧ＶＳＡが大きくなるほど大きくなる電流を、チャージポンプ電流としてクロック信号生成回路７０に出力する。これによりクロック信号生成回路７０は、このチャージポンプ電流に応じた周波数のクロック信号ＣＫを出力するようになる。

第２位相比較回路５０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相比較に基づく位相差信号ＰＤＳを出力する。例えば第２位相比較回路５０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相比較に基づいて、位相差信号ＰＤＳとして、アップ信号又はダウン信号を出力する。例えば第２位相比較回路５０は、フィードバッククロック信号ＦＢＣＫが基準クロック信号ＲＦＣＫよりも位相が遅れている場合には、アップ信号を出力し、フィードバッククロック信号ＦＢＣＫが基準クロック信号ＲＦＣＫよりも位相が進んでいる場合には、ダウン信号を出力する。

第２チャージポンプ回路６０は、第２位相比較回路５０からの位相差信号ＰＤＳに応じたチャージポンプ動作を行う。例えば第２チャージポンプ回路６０は、位相差信号ＰＤＳとしてアップ信号が入力された場合には、アップ信号のアクティブ期間において、高電位側電源から第２チャージポンプ回路６０への出力ノードへと流れるアップ電流を、チャージポンプ電流として生成する。また第２チャージポンプ回路６０は、位相差信号ＰＤＳとしてダウン信号が入力された場合には、ダウン信号のアクティブ期間において、第２チャージポンプ回路６０の出力ノードから低電位側電源へと流れるダウン電流を、チャージポンプ電流として生成する。

クロック信号生成回路７０は、第１チャージポンプ回路４０の出力又は第２チャージポンプ回路６０の出力に基づき制御される周波数のクロック信号ＣＫを生成する。例えばクロック信号生成回路７０は、第１チャージポンプ回路４０のチャージポンプ電流や、第２チャージポンプ回路６０のチャージポンプ電流に基づき制御される周波数のクロック信号ＣＫを生成する。例えば回路装置２０は、第１位相比較回路３０と第１チャージポンプ回路４０とクロック信号生成回路７０を含む第１フィードバックループでの第１同期動作と、第２位相比較回路５０と第２チャージポンプ回路６０とクロック信号生成回路７０を含む第２フィードバックループでの第２同期動作を行う。第１同期動作は例えばＳＰＬＬ（Sampling Phase Locked Loop）動作であり、第２同期動作は例えばＦＬＬ（Frequency Locked Loop）動作である。そしてクロック信号生成回路７０は、第１同期動作のときには第１チャージポンプ回路４０のチャージポンプ電流に基づき制御される周波数のクロック信号ＣＫを生成し、第２同期動作のときには第２チャージポンプ回路６０のチャージポンプ電流に基づき制御される周波数のクロック信号ＣＫを生成する。

分周回路８０は、クロック信号ＣＫを分周して分周クロック信号ＤＶＣＫを出力する。例えばクロック信号生成回路７０は、基準クロック信号ＲＦＣＫの周波数を逓倍した周波数のクロック信号ＣＫを生成する。この場合の逓倍数は分周回路８０の分周比により設定される。そして分周回路８０は、例えば分周比が小数を含む小数点分周が可能な小数点分周回路であり、例えば分周回路８０としては位相補間型の分周回路などを用いることができる。これによりフラクショナル－Ｎ型のＰＬＬ回路の実現が可能になる。なお分周回路８０は分周比が整数である整数分周回路であってもよい。

パルス幅伸長回路９０は、分周クロック信号ＤＶＣＫのパルス幅を伸長してフィードバッククロック信号ＦＢＣＫとして出力する。例えば分周クロック信号ＤＶＣＫのクロックのパルス幅をＰＷ１とし、フィードバッククロック信号ＦＢＣＫのクロックのパルス幅をＰＷ２とした場合に、パルス幅伸長回路９０は、ＰＷ２＞ＰＷ１が成り立つようにパルス幅が伸長されたフィードバッククロック信号ＦＢＣＫを出力する。例えば分周クロック信号ＤＶＣＫのデューティー比をＤＴＹ１とし、フィードバッククロック信号ＦＢＣＫのデューティー比をＤＴＹ２とした場合に、パルス幅伸長回路９０は、ＤＴＹ２＞ＤＴＹ１が成り立つフィードバッククロック信号ＦＢＣＫを出力する。そしてこのフィードバッククロック信号ＦＢＣＫが、スロープ信号生成回路２２等に入力される。

図２に本実施形態の回路装置２０の詳細な構成例を示す。なお回路装置２０は図２の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。

図２では第１位相比較回路３０のサンプリング回路３２は、サンプリング用のスイッチ回路ＳＳと、サンプリング用のキャパシターＣＳを含む。サンプリング用のスイッチ回路ＳＳは、スロープ信号生成回路２２の出力ノードとサンプリング電圧ＶＳＡのサンプリングノードとの間に設けられ、基準クロック信号ＲＦＣＫがアクティブのときにオンになる。サンプリング用のキャパシターＣＳは、サンプリング電圧ＶＳＡのサンプリングノードに一端が接続される。このようなサンプリング用のスイッチ回路ＳＳ、キャパシターＣＳを設けることで、基準クロック信号ＲＦＣＫがアクティブから非アクティブになったタイミングでのスロープ信号ＳＬＰの電圧を、サンプリング電圧ＶＳＡとしてサンプリングできるようになる。

第１チャージポンプ回路４０は、アンプ回路ＡＰとチャージポンプ用のスイッチ回路ＳＰを含む。アンプ回路ＡＰは、トランスコンダクターとも呼ばれ、例えばトランスコンダクタンスＧｍに応じた電圧電流変換を行う回路である。例えばアンプ回路ＡＰは、サンプリング電圧ＶＳＡを電流に変換して出力する。例えばアンプ回路ＡＰは、サンプリング電圧ＶＳＡが高いほど大きくなる電流を出力する。チャージポンプ用のスイッチ回路ＳＰは、パルサー回路２４からのパルス幅ＴＰのパルス信号ＰＬＳがアクティブになるアクティブ期間においてオンになる。これにより第１チャージポンプ回路４０は、パルス信号ＰＬＳのアクティブ期間において、サンプリング電圧ＶＳＡに応じた電流をクロック信号生成回路７０に出力するようになる。

第２位相比較回路５０は、デッドゾーン検出回路５２とイネーブル信号生成回路５４を含む。デッドゾーン検出回路５２は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入ったか否かを検出する。位相差は位相誤差と言うこともできる。デッドゾーンは不感帯のことであり、例えば、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差が閾値以下となる範囲である。デッドゾーン検出回路５２は、このようなデッドゾーンの生成処理を行い、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入ったか否かを判定する処理を行う。デッドゾーンは、デッドゾーン検出回路５２に設けられる遅延回路の遅延時間に基づき生成される。

イネーブル信号生成回路５４は、パルサー回路２４のイネーブル信号ＥＮＳＰや第２チャージポンプ回路６０のイネーブル信号ＥＮＣＰを生成する。イネーブル信号ＥＮＳＰは、例えば第１イネーブル信号であり、例えばパルサー回路２４の動作のイネーブル又はディスエーブル等を行うための信号である。イネーブル信号ＥＮＣＰは、例えば第２イネーブル信号であり、例えば第２チャージポンプ回路６０の動作のイネーブル又はディスエーブル等を行うための信号である。イネーブル信号生成回路５４は、デッドゾーンの検出結果に基づいて、イネーブル信号ＥＮＳＰやイネーブル信号ＥＮＣＰを生成する。イネーブル信号生成回路５４は、イネーブル信号ＥＮＳＰの反転信号をイネーブル信号ＥＮＣＰとして生成してもよいし、イネーブル信号ＥＮＳＰとイネーブル信号ＥＮＣＰを別個に生成してもよい。

例えばイネーブル信号生成回路５４は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入ったデッドゾーン期間において、アクティブになるイネーブル信号ＥＮＳＰを生成する。このようにすれば、デッドゾーン期間においてイネーブル信号ＥＮＳＰがアクティブになることで、パルサー回路２４がパルス信号ＰＬＳを出力するようになる。これにより第１位相比較回路３０と第１チャージポンプ回路４０とクロック信号生成回路７０を含む第１フィードバックループでの第１同期動作であるＳＰＬＬ動作が可能になる。

クロック信号生成回路７０は、ループフィルター回路７２と電圧制御発振回路７４とバッファー回路７６を含む。ループフィルター回路７２は、電圧制御発振回路７４の発振周波数を制御する制御電圧を生成する。例えばループフィルター回路７２は、第１チャージポンプ回路４０からのチャージポンプ電流又は第２チャージポンプ回路６０からのチャージポンプ電流を積分して平滑化することで、制御電圧を生成する。ループフィルター回路７２は例えばキャパシターと抵抗により構成されるＲＣのローパスフィルターなどにより実現できる。ＶＣＯである電圧制御発振回路７４は、ループフィルター回路７２からの制御電圧により発振周波数が制御される発振信号を生成する。電圧制御発振回路７４は、インダクターとキャパシターを用いたＬＣ型の発振回路により実現してもよいし、複数のインバーター回路をループ状に接続したループ型の発振回路により実現してもよい。そしてバッファー回路７６は、電圧制御発振回路７４で生成された発振信号をバッファリングしてクロック信号ＣＫを生成する。例えば電圧制御発振回路７４が差動の発振信号を生成した場合に、バッファー回路７６は、この差動の正弦波の発振信号に基づいて、矩形波のクロック信号ＣＫを生成して出力する。そして出力回路７８は、クロック信号ＣＫをバッファリングして出力クロック信号ＣＫＱを外部に出力する。例えば出力回路７８は、シングルエンドのＣＭＯＳの信号形式で出力クロック信号ＣＫＱを出力する。或いは出力回路７８が、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）などの信号形式で出力クロック信号ＣＫＱを出力するようにしてもよい。

このように本実施形態ではクロック信号生成回路７０は、第１チャージポンプ回路４０の出力又は第２チャージポンプ回路６０の出力に基づいて発振周波数の制御電圧を出力するループフィルター回路７２と、制御電圧に応じた発振周波数のクロック信号ＣＫを生成する電圧制御発振回路７４を含む。このようにすれば、第１位相比較回路３０と第１チャージポンプ回路４０とクロック信号生成回路７０を含む第１フィードバックループでの第１同期動作の際には、ループフィルター回路７２が、第１チャージポンプ回路４０の出力に基づいて制御電圧を出力し、当該制御電圧に応じた発振周波数のクロック信号ＣＫを電圧制御発振回路７４が生成するようになる。また第２位相比較回路５０と第２チャージポンプ回路６０とクロック信号生成回路７０を含む第２フィードバックループでの第２同期動作の際には、ループフィルター回路７２が、第２チャージポンプ回路６０の出力に基づいて制御電圧を出力し、当該制御電圧に応じた発振周波数のクロック信号ＣＫを電圧制御発振回路７４が生成するようになる。これにより第１フィードバックループでの第１同期動作によるクロック信号ＣＫの生成と、第２フィードバックループでの第２同期動作によるクロック信号ＣＫの生成が可能になる。

図３は本実施形態の回路装置２０の動作を説明する信号波形図である。例えば電源投入後等においては、回路装置２０は、第２フィードバックループでの第２同期動作であるＦＬＬ動作を行う。例えば第２位相比較回路５０が基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相比較に基づき出力するアップ信号ＵＰとダウン信号ＤＮとにより、第２チャージポンプ回路６０がチャージポンプ動作を行う。そして、このチャージポンプ動作によるチャージポンプ電流がループフィルター回路７２に入力されることで、制御電圧が生成され、この制御電圧に基づく電圧制御発振回路７４の発振動作によりクロック信号ＣＫが生成される。このクロック信号ＣＫは、分周回路８０等を介して第２位相比較回路５０に対して、フィードバッククロック信号ＦＢＣＫとしてフィードバックされる。これにより図３のＡ１に示すように、フィードバッククロック信号ＦＢＣＫの周波数を基準クロック信号ＲＦＣＫの周波数に近づけるＦＬＬ動作が行われる。なお分周回路８０には、クロック信号ＣＫを目標周波数に設定するための分周比設定コードが設定される。例えばクロック信号ＣＫの周波数をｆｃｋとし、基準クロック信号ＲＦＣＫの周波数をｆｒｆとし、分周比をＤＶとした場合に、ｆｃｋ＝ＤＶ×ｆｒｆの関係が成り立つ。

具体的にはデッドゾーン検出回路５２が、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入ったか否かを検出し、位相差がデッドゾーンに入っていない非デッドゾーン期間においては、第２チャージポンプ回路６０がチャージポンプ動作を行うことで、第２フィードバックループでのＦＬＬ動作が行われるようになる。なお図３のＡ２、Ａ３では、ＳＰＬＬ動作のイネーブル信号ＥＮＳＰが過渡的にアクティブになっているが、これは、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫが異なる周波数であっても、位相が３６０度回っている場合には、同じ周波数であると判断されるからである。

そして、このようなＦＬＬ動作により、Ａ４に示すようにフィードバッククロック信号ＦＢＣＫの周波数が基準クロック信号ＲＦＣＫの周波数に近づいて、位相差がデッドゾーンに入ったことが検出される。このように位相差がデッドゾーンに入ったデッドゾーン期間においては、イネーブル信号ＥＮＳＰがアクティブになる。これにより、パルサー回路２４がパルス信号ＰＬＳを出力し、第１チャージポンプ回路４０が、パルス信号ＰＬＳのアクティブ期間において、第１位相比較回路３０のサンプリング回路３２のサンプリング電圧ＶＳＡに応じたチャージポンプ電流を出力するようになる。そして、このチャージポンプ電流がループフィルター回路７２に入力されることで、制御電圧が生成され、この制御電圧に基づく電圧制御発振回路７４の発振動作によりクロック信号ＣＫが生成される。これにより図３のＡ５に示すように、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相を更に近づけるＳＰＬＬによる位相同期が行われるようになる。

このように図３では、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差がデッドゾーンに入るまでは、第２フィードバックループによるＦＬＬ動作が行われる。そして位相差がデッドゾーンに入ったことが検出されると、第２フィードバックループによるＦＬＬ動作から、第１フィードバックループによるＳＰＬＬ動作に切り替わる。この第１フィードバックループでのＳＰＬＬ動作によれば、第２フィードバックループでのＦＬＬ動作に比べて、ＰＬＬでのゲインを大きくすることが可能になり、ＰＬＬのインバンドノイズを低減できるようになる。即ちＳＰＬＬ動作でのゲインは、スロープ信号ＳＬＰの傾きや、アンプ回路ＡＰのトランスコンダクタンスＧｍや、パルス信号ＰＬＳのアクティブ期間の長さなどにより設定される。例えばスロープ信号ＳＬＰの傾きを大きくしたり、トランスコンダクタンスＧｍを大きくしたり、パルス信号ＰＬＳのアクティブ期間を長くすることで、ゲインを高く設定することができる。これにより、例えば基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差が増加した場合にも、高いＰＬＬのゲインにより位相差を短時間で近づけることができ、ＦＬＬ動作に比べて、インバンドノイズを低減することが可能になる。そしてインバンドノイズが低減されることで、クロック信号ＣＫの位相ノイズを低減でき、ノイズ特性が良いクロック信号ＣＫを生成できるようになる。

以上のように本実施形態によれば、第１位相比較回路３０、第１チャージポンプ回路４０、クロック信号生成回路７０を含む第１フィードバックループでの第１同期動作や、第２位相比較回路５０、第２チャージポンプ回路６０、クロック信号生成回路７０を含む第２フィードバックループでの第２同期動作を行うＰＬＬ回路を実現できる。この場合に本実施形態では、パルス幅伸長回路９０が、分周回路８０からの分周クロック信号ＤＶＣＫのパルス幅を伸長してフィードバッククロック信号ＦＢＣＫとして出力する。これにより、分周クロック信号ＤＶＣＫが、例えばデューティー比が５０％よりも小さいクロック信号であった場合にも、分周クロック信号ＤＶＣＫのパルス幅を伸長したフィードバッククロック信号ＦＢＣＫを、スロープ信号生成回路２２に入力できるようになる。従って、スロープ信号生成回路２２が、パルス幅が伸長されたフィードバッククロック信号ＦＢＣＫに基づいてスロープ信号ＳＬＰを生成し、第１位相比較回路３０のサンプリング回路３２が、このスロープ信号ＳＬＰをサンプリングしたサンプリング電圧ＶＳＡを第１チャージポンプ回路４０に出力できるようになる。これにより、分周クロック信号ＤＶＣＫが狭パルス幅のクロック信号である場合にも、電圧変動が抑制されたサンプリング電圧ＶＳＡを第１チャージポンプ回路４０に出力して、第１チャージポンプ回路４０の適正なチャージポンプ動作を実現できるようになる。

即ち分周回路８０が出力する分周クロック信号ＤＶＣＫは、デューティー比が５０％よりも小さい狭パルスの信号になる場合が多く、回路構成によっては、パルス幅が非常に小さなクロック信号になってしまう。またクロック信号生成回路７０の電圧制御発振回路７４の発振周波数が高くなると、分周クロック信号ＤＶＣＫのパルス幅は更に小さくなってしまう。例えば本実施形態の回路装置２０によるＰＬＬ回路では、振動子等を用いて生成された例えば１００～２００ＭＨｚ程度の周波数の基準クロック信号ＲＦＣＫに基づいて、例えば数ＧＨｚ程度のクロック信号ＣＫを生成する。この場合に分周クロック信号ＤＶＣＫのパルス幅は、分周回路８０の回路構成によっては、クロック信号ＣＫの数クロック分のパルス幅になる場合があり、例えば分周クロック信号ＤＶＣＫが数ｎｓの狭パルス幅のクロック信号になってしまう場合がある。このような狭パルス幅の分周クロック信号ＤＶＣＫに基づきスロープ信号生成回路２２がスロープ信号ＳＬＰを生成し、サンプリング回路３２がスロープ信号ＳＬＰのサンプリング動作を行うと、サンプリング電圧ＶＳＡが変動するなどの問題が発生する。この場合にも本実施形態では、パルス幅伸長回路９０が、分周回路８０からの分周クロック信号ＤＶＣＫのパルス幅を伸長し、パルス幅が伸長されたフィードバッククロック信号ＦＢＣＫがスロープ信号生成回路２２に入力されるため、上記のような問題の発生を防止することが可能になる。

２．パルス幅の伸長
次に本実施形態のパルス幅の伸長手法の詳細について説明する。図４にスロープ信号生成回路２２、第１位相比較回路３０の構成例を示す。

図４に示すようにスロープ信号生成回路２２は、高電位側電源ノードと低電位側電源ノードとの間に直列に設けられるＰ型のトランジスターＴＡ１、可変抵抗ＲＡ及びＮ型のトランジスターＴＡ２を含む。高電位側電源ノードは例えばＶＤＤノードであり、低電位側電源ノードはＧＮＤノードである。例えばＰ型のトランジスターＴＡ１は、ソースがＶＤＤノードに接続され、ドレインが可変抵抗ＲＡの一端に接続される。可変抵抗ＲＡの他端は、スロープ信号生成回路２２の出力ノードＮＱ及びＮ型のトランジスターＴＡ２のドレインに接続される。Ｎ型のトランジスターのソースはＧＮＤノードに接続される。ここで、ＧＮＤの電圧はグランド電圧であり、ＧＮＤはＶＳＳと呼ぶこともできる。また高電位側電源であるＶＤＤの電圧は、回路装置２０を構成する各回路に応じた異なった電圧とすることができる。例えば回路装置２０に設けられた電源回路のレギュレーターが、外部からのＶＣＣの電源電圧をレギュレートした電圧が、ＶＤＤとして各回路に供給される。

そしてＰ型のトランジスターＴＡ１及びＮ型のトランジスターＴＡ２のゲートはフィードバッククロック信号ＦＢＣＫに基づき制御される。例えば図４では、フィードバッククロック信号ＦＢＣＫを反転した負論理のフィードバッククロック信号ＸＦＢＣＫが、トランジスターＴＡ１、ＴＡ２のゲートに入力されている。またサンプリング回路３２は、サンプリング用のスイッチ回路ＳＳとキャパシターＣＳを含む。サンプリング用のスイッチ回路ＳＳは、スロープ信号生成回路２２の出力ノードＮＱとサンプリング電圧ＶＳＡのサンプリングノードＮＳとの間に設けられ、基準クロック信号ＲＦＣＫに基づきオン又はオフになる。例えば図４では、サンプリング用のスイッチ回路ＳＳは、Ｎ型のトランジスターＴＡ３により構成され、このＮ型のトランジスターＴＡ３のゲートに対して、基準クロック信号ＲＦＣＫを反転した負論理の基準クロック信号ＸＲＦＣＫが入力される。従って、基準クロック信号ＲＦＣＫが非アクティブレベルであるローレベルのときに、スイッチ回路ＳＳがオンになり、基準クロック信号ＲＦＣＫがアクティブレベルであるハイレベルのときに、スイッチ回路ＳＳがオフになる。またサンプリング用のキャパシターＣＳは、サンプリングノードＮＳに一端が接続される。サンプリング用のキャパシターＣＳの他端は、例えばＧＮＤノードなどの所定電位のノードに接続される。

図５は、スロープ信号生成回路２２、第１位相比較回路３０の動作を説明する信号波形図である。図５のタイミングｔ１でフィードバッククロック信号ＦＢＣＫがローレベルからハイレベルになると、スロープ信号生成回路２２のＰ型のトランジスターＴＡ１がオンになり、ＶＤＤノードからトランジスターＴＡ１、可変抵抗ＲＡを介して、スロープ信号生成回路２２の出力ノードＮＱに対して電流が流れる。このとき、基準クロック信号ＲＦＣＫがローレベルであるため、Ｎ型のトランジスターＴＡ３により構成されるスイッチ回路ＳＳはオンになり、出力ノードＮＱからの電流がサンプリング用のキャパシターＣＳに流れて充電されることで、出力ノードＮＱの出力電圧ＶＱが所定の傾きで上昇する。これにより所定の傾きで電圧が変化するスロープ信号ＳＬＰが生成される。このとき、出力電圧ＶＱの時間経過に対する傾きであるスロープ信号ＳＬＰの傾きは、可変抵抗ＲＡの抵抗値やキャパシターＣＳの容量により設定できる。例えば可変抵抗ＲＡの抵抗値を小さくしたり、キャパシターＣＳの容量を小さくすれば、傾きは大きくなり、抵抗値を大きくしたり、容量を大きくすれば、傾きは小さくなる。スロープ信号ＳＬＰの傾きを大きくすることで、ＰＬＬのループのゲインが高くなって、インバンドノイズを低減できるようになる。

図５のタイミングｔ２で基準クロック信号ＲＦＣＫがローレベルからハイレベルになると、Ｎ型のトランジスターＴＡ３により構成されるスイッチ回路ＳＳがオフになる。そしてスイッチ回路ＳＳがオフになるタイミングｔ２での出力電圧ＶＱが、サンプリング電圧ＶＳＡとしてサンプリングノードＮＳにサンプリングされるようになる。この場合に、フィードバッククロック信号ＦＢＣＫがハイレベルになるタイミングｔ１に対して、基準クロック信号ＲＦＣＫがハイレベルになるタイミングｔ２が遅れるほど、サンプリング電圧ＶＳＡは大きくなる。従って、サンプリング電圧ＶＳＡは、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差に応じた電圧になり、位相差が大きいほどサンプリング電圧ＶＳＡは大きくなる。なお、スイッチ回路ＳＳがオフになることで、サンプリング用のキャパシターＣＳが出力ノードＮＱと非接続になるため、出力電圧ＶＱの傾きは大きくなる。そしてパルス信号ＰＬＳがハイレベルとなる期間において、図２のサンプリング用のスイッチ回路ＳＰがオンになる。これにより、アンプ回路ＡＰがサンプリング電圧ＶＳＡを電圧電流変換することで生成されたチャージポンプ電流が、ループフィルター回路７２に入力されて、制御電圧が生成され、電圧制御発振回路７４によりクロック信号ＣＫの周波数が制御される。そしてタイミングｔ３でフィードバッククロック信号ＦＢＣＫがローレベルになると、スロープ信号生成回路２２のＰ型のトランジスターＴＡ１がオフになり、Ｎ型のトランジスターＴＡ２がオンになることで、出力電圧ＶＱが低下する。またタイミングｔ４で基準クロック信号ＲＦＣＫがローレベルになることで、スイッチ回路ＳＳがオンになり、サンプリング電圧ＶＳＡは出力電圧ＶＱと略同一電位になる。

このように図４の構成によれば、スロープ信号生成回路２２が、所定の傾きを有するスロープ信号ＳＬＰを生成し、このスロープ信号ＳＬＰを基準クロック信号ＲＦＣＫに基づきサンプリングすることで、サンプリング電圧ＶＳＡを出力できるようになる。そして、このサンプリング電圧ＶＳＡは、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差に応じた電圧になるため、サンプリング電圧ＶＳＡに基づくチャージポンプ電流を第１チャージポンプ回路４０が出力することで、位相差に応じたチャージポンプ電流をクロック信号生成回路７０に出力できるようになる。

そして図５では、フィードバッククロック信号ＦＢＣＫのパルス幅が十分に大きいため、電圧変動が抑制された適正なサンプリング電圧ＶＳＡを生成できる。しかしながら、図６に示すようにフィードバッククロック信号ＦＢＣＫのパルス幅が小さい場合には、サンプリング電圧ＶＳＡが変動してしまい、適正なサンプリング電圧ＶＳＡを生成できないという問題が発生する。

例えば図６のタイミングｔ１でフィードバッククロック信号ＦＢＣＫがハイレベルになり、出力電圧ＶＱが所定の傾きで上昇する。そしてタイミングｔ２で基準クロック信号ＲＦＣＫがハイレベルになることで、スイッチ回路ＳＳがオフになり、タイミングｔ２での出力電圧ＶＱがサンプリング電圧ＶＳＡとしてサンプリングされる。このとき、図６のフィードバッククロック信号ＦＢＣＫは、図５に比べて狭パルス幅であるため、図５よりも早いタイミングｔ３でローレベルになる。即ちパルス信号ＰＬＳが入力される前に、フィードバッククロック信号ＦＢＣＫがローレベルになっている。このようにフィードバッククロック信号ＦＢＣＫがローレベルになることで、スロープ信号生成回路２２のＮ型のトランジスターＴＡ２がオンになり、図６のＢ１に示すように出力電圧ＶＱが低下する。このとき、基準クロック信号ＲＦＣＫがハイレベルであり、スイッチ回路ＳＳがオフであるため、理想的にはサンプリングノードＮＳのサンプリング電圧ＶＳＡは変化しないはずである。しかしながら、出力ノードＮＱの電荷が、オンになったトランジスターＴＡ２によりディスチャージされると、クロックフィードスルーや寄生容量の影響で、Ｂ２に示すようにサンプリング電圧ＶＳＡが変動してしまう。前述のようにＰＬＬのループのゲインを高くするために、サンプリング用のキャパシターＣＳの容量は、例えば１００ｆＦ～２００ｆＦというように小さな容量に設定されている。このためクロックフィードスルーや寄生容量の影響で、Ｂ２に示すようにサンプリング電圧ＶＳＡが容易に変動してしまう。そして、Ｂ２に示すようにサンプリング電圧ＶＳＡが変動した後に、パルス信号ＰＬＳがハイレベルになってアクティブになるため、変動後のサンプリング電圧ＶＳＡに基づくチャージポンプ電流が、第１チャージポンプ回路４０から出力される事態が発生してしまう。またこの場合のサンプリング電圧ＶＳＡの変動幅は、寄生容量等に応じて変化するため、チャージポンプ電流も寄生容量等に応じて変化する。従って、誤ったチャージポンプ電流に基づく制御電圧により、クロック信号ＣＫの周波数が制御されてしまい、ＰＬＬの適正な動作を実現できなくなる。

この点、本実施形態では、図１、図２に示すように例えば分周回路８０の後段にパルス幅伸長回路９０を設け、このパルス幅伸長回路９０が、分周クロック信号ＤＶＣＫのパルス幅を伸長したフィードバッククロック信号ＦＢＣＫを出力するようにしている。これにより図５に示すように、フィードバッククロック信号ＦＢＣＫのパルス幅が図６に比べて広くなり、パルス信号ＰＬＳがアクティブになる期間において、適正なサンプリング電圧ＶＳＡがサンプリングノードＮＳに出力されるようになる。従って、図６のようにクロックフィードスルー等により変動したサンプリング電圧ＶＳＡによりチャージポンプ電流が生成されて、ＰＬＬが適正に動作しなくなる事態を防止できるようになる。

例えば図７は本実施形態のパルス幅の伸長手法を説明する図である。本実施形態ではパルス幅伸長回路９０は、パルス信号ＰＬＳがアクティブから非アクティブになるタイミング以降に、フィードバッククロック信号ＦＢＣＫがアクティブから非アクティブになるように、フィードバッククロック信号ＦＢＣＫのパルス幅を伸長する。ここではアクティブレベルがハイレベルであり、非アクティブレベルがローレベルであるとして説明する。

例えば図７ではタイミングｔ１で、フィードバッククロック信号ＦＢＣＫがハイレベルになった後、タイミングｔ２で、パルス信号ＰＬＳがハイレベルからローレベルになっている。この場合に本実施形態では、パルス信号ＰＬＳがローレベルになるタイミングｔ２以降のタイミングｔ３で、フィードバッククロック信号ＦＢＣＫが、ハイレベルからローレベルになるように、フィードバッククロック信号ＦＢＣＫのパルス幅を伸長している。このようにすれば、パルス信号ＰＬＳのアクティブ期間においては、フィードバッククロック信号ＦＢＣＫの電圧レベルが変化しないようになるため、フィードバッククロック信号ＦＢＣＫの電圧レベルの変化に起因する図６のＢ２に示すようなサンプリング電圧ＶＳＡの変動の発生を抑制できる。従って、パルス信号ＰＬＳのアクティブ期間において、適正なサンプリング電圧ＶＳＡが第１チャージポンプ回路４０に出力されて、適正なサンプリング電圧ＶＳＡに基づく適正なチャージポンプ電流が、クロック信号生成回路７０に出力されるようになる。従って、図６のようにサンプリング電圧ＶＳＡの変動によりＰＬＬが適正に動作しなくなる事態の発生を防止できるようになる。

３．パルス幅伸長回路
図８はパルス幅伸長回路９０の構成例を示す図であり、図９はパルス幅伸長回路９０の遅延回路９２の構成例を示す図である。また図１０はパルス幅伸長回路９０の動作を説明する信号波形図である。図８ではパルス幅伸長回路９０は、遅延回路９２と論理和回路９３を含む。遅延回路９２は、入力信号ＩＮを遅延させた信号ＤＬＱを出力し、論理和回路９３は、入力信号ＩＮと信号ＤＬＱの論理和の信号を、出力信号ＯＵＴとして出力する。また図９に示すように遅延回路９２は、例えば複数のインバーター回路ＩＶＤ１、ＩＶＤ２と、各インバーター回路の出力ノードに設けられるキャパシターＣＤ１、ＣＤ２を含む。キャパシターＣＤ１、ＣＤ２は例えば容量が可変のキャパシターであり、容量の調整により遅延回路９２の遅延時間が調整される。

図１０に示すように、入力信号ＩＮと、入力信号ＩＮを遅延させた信号ＤＬＱの論理和の信号を生成することで、入力信号ＩＮのパルス幅を伸長した出力信号ＯＵＴを出力できるようになる。従って、パルス幅伸長回路９０に、入力信号ＩＮとして分周クロック信号ＤＶＣＫを入力することで、分周クロック信号ＤＶＣＫのパルス幅を伸長したフィードバッククロック信号ＦＢＣＫを、出力信号ＯＵＴとして出力できるようになる。

ここで図８の構成例では、遅延回路９２の遅延時間の分だけしか、入力信号ＩＮのパルス幅を伸長できないという問題がある。一方、遅延回路９２の遅延時間を、入力信号ＩＮのパルス幅よりも長くすると、適正な信号波形の出力信号ＯＵＴを出力できなくなるという問題がある。

そこで図１１の具体的な構成例では、パルス幅伸長回路９０は、１段目の伸長ユニット９４－１に対して分周クロック信号ＤＶＣＫが入力され、各伸長ユニットが、前段の伸長ユニットから入力される信号のパルス幅を伸長して後段の伸長ユニットに出力する複数の伸長ユニット９４－１～９４－３を含む。またパルス幅伸長回路９０は、複数の伸長ユニット９４－１～９４－３から出力される信号ＤＬＱ１、ＤＬＱ２、ＤＬＱ３の論理和の信号をフィードバッククロック信号ＦＢＣＫとして出力する論理和回路９５を含む。

例えば図１１では、１段目の伸長ユニット９４－１は、分周クロック信号ＤＶＣＫが入力されて、分周クロック信号ＤＶＣＫのパルス幅を伸長した信号ＤＬＱ１を後段の伸長ユニット９４－２に出力する。２段目の伸長ユニット９４－２は、前段の伸長ユニット９４－１から入力される信号ＤＬＱ１のパルス幅を伸長した信号ＤＬＱ２を、後段の伸長ユニット９４－３に出力する。３段目の伸長ユニット９４－３は、前段の伸長ユニット９４－２から入力される信号ＤＬＱ２のパルス幅を伸長した信号ＤＬＱ３を出力する。そして論理和回路９５は、伸長ユニット９４－１、９４－２、９４－３から出力される信号ＤＬＱ１、ＤＬＱ２、ＤＬＱ３と分周クロック信号ＤＶＣＫの論理和の信号を、フィードバッククロック信号ＦＢＣＫとして出力している。なお伸長ユニット９４－１、９４－２、９４－３としては、例えば図８に示すような構成の回路を採用できる。また図１１では、伸長ユニットの段数が３段の場合の構成例を示しているが、伸長ユニットの段数はこれに限定されず、２段や４段以上であってもよい。

図１２は図１１のパルス幅伸長回路９０の動作を説明する信号波形図である。伸長ユニット９４－１が出力する信号ＤＬＱ１は、分周クロック信号ＤＶＣＫのパルス幅を伸長した信号になっており、伸長ユニット９４－２が出力する信号ＤＬＱ２は、前段の伸長ユニット９４－１から入力された信号ＤＬＱ１のパルス幅を伸長した信号になっている。また伸長ユニット９４－３が出力する信号ＤＬＱ３は、前段の伸長ユニット９４－２から入力された信号ＤＬＱ２のパルス幅を伸長した信号になっている。そして論理和回路９５は、これらの信号ＤＬＱ１、ＤＬＱ２、ＤＬＱ３や分周クロック信号ＤＶＣＫの論理和の信号を、フィードバッククロック信号ＦＢＣＫとして出力する。

図１１の構成のパルス幅伸長回路９０によれば、複数の伸長ユニット９４－１、９４－２、９４－３の各伸長回路が、入力される信号のパルス幅を伸長させた信号ＤＬＱ１、ＤＬＱ２、ＤＬＱ３を出力する。例えば各伸長回路は、各伸長回路に設けられる遅延回路の遅延時間の分だけパルス幅を伸長させた信号を出力する。そして、これらの信号ＤＬＱ１、ＤＬＱ２、ＤＬＱ３や分周クロック信号ＤＶＣＫの論理和の信号を生成することで、各伸長回路での伸長幅の総和に対応する伸長幅でパルス幅を伸長した、フィードバッククロック信号ＦＢＣＫを出力できるようになる。従って、分周クロック信号ＤＶＣＫのパルス幅が非常に小さい場合にも、各伸長回路において少しずつパルス幅を伸長することで、例えば分周クロック信号ＤＶＣＫのパルス幅の数倍のパルス幅のフィードバッククロック信号ＦＢＣＫを生成できるようになる。

次にパルス幅伸長回路９０の他の構成例について説明する。この他の構成例では、図１３に示すように、パルス幅伸長回路９０に対して、パルサー回路２４からのパルス信号ＰＬＳが入力される。また図１３では、パルス幅伸長回路９０に対してイネーブル信号ＥＮＳＰも入力されている。

図１４はパルス幅伸長回路９０の他の構成例を示す図であり、図１５はその動作を説明する信号波形図である。図１４のパルス幅伸長回路９０は論理回路９６を含む。そして論理回路９６は、分周クロック信号ＤＶＣＫとパルス信号ＰＬＳが入力され、分周クロック信号ＤＶＣＫがアクティブになったタイミングでアクティブになり、パルス信号ＰＬＳがアクティブから非アクティブになったタイミングで非アクティブになるフィードバッククロック信号ＦＢＣＫを出力する。このような構成のパルス幅伸長回路９０によれば、論理回路９６に対してパルス信号ＰＬＳを入力することで、図７で説明したように、パルス信号ＰＬＳがアクティブから非アクティブになるタイミング以降に、フィードバッククロック信号ＦＢＣＫがアクティブから非アクティブになるように、パルス幅を伸長できるようになる。このようにすれば、パルス信号ＰＬＳのアクティブ期間においては、フィードバッククロック信号ＦＢＣＫの電圧レベルが変化しないようになるため、フィードバッククロック信号ＦＢＣＫの電圧レベルの変化に起因するサンプリング電圧ＶＳＡの変動の発生を抑制できる。従って、パルス信号ＰＬＳのアクティブ期間において、適正なサンプリング電圧ＶＳＡが第１チャージポンプ回路４０に出力されて、適正なサンプリング電圧ＶＳＡに基づく適正なチャージポンプ電流が、クロック信号生成回路７０に出力されるようになり、ＰＬＬを適正に動作させることが可能になる。

具体的には図１４のパルス幅伸長回路９０は、論理回路９６として、フリップフロップ回路ＦＦ１、ＦＦ２と、ＮＡＮＤ回路ＮＡ１と、ＮＯＲ回路ＮＯＲ１と、ＯＲ回路ＯＲ１と、インバーター回路ＩＶ１を含む。またパルス幅伸長回路９０は、遅延回路９７、９８を含むことができる。

図１５に示すように、タイミングｔ１で分周クロック信号ＤＶＣＫがハイレベルになると、Ｄ端子にＶＤＤが入力されたフリップフロップ回路ＦＦ１のＱ端子の電圧ＶＡがハイレベルになる。またフリップフロップ回路ＦＦ２のＸＱ端子の電圧ＶＢはハイレベルになっているため、ＮＡＮＤ回路ＮＡ１からのローレベルの信号が、ＮＯＲ回路ＮＯＲ１の一方の端子に入力される。また図３に示すＳＰＬＬ動作時には、イネーブル信号ＥＮＳＰがハイレベルになっているため、インバーター回路ＩＶ１によりローレベルの信号がＮＯＲ回路ＮＯＲ１の他方の端子に入力される。これにより、ＮＯＲ回路ＮＯＲ１の出力がハイレベルになるため、図１５のタイミングｔ１において、フィードバッククロック信号ＦＢＣＫはハイレベルになる。次にパルス信号ＰＬＳが入力されて、タイミングｔ２においてパルス信号ＰＬＳがローレベルになると、Ｄ端子にＶＤＤが入力されたフリップフロップ回路ＦＦ２のＸＱ端子の電圧がローレベルになる。これによりＮＡＮＤ回路ＮＡ１の出力がハイレベルになり、ＮＯＲ回路ＮＯＲの出力がローレベルになることで、タイミングｔ２において、フィードバッククロック信号ＦＢＣＫはハイレベルからローレベルに変化する。その後、タイミングｔ３において、遅延回路９７が出力するイネーブル信号ＥＮＦＦ１がローレベルになることで、フリップフロップ回路ＦＦ１がリセットされる。またタイミングｔ４において、遅延回路９８が出力するイネーブル信号ＥＮＦＦ２がローレベルになることで、フリップフロップ回路ＦＦ２がリセットされる。

図１４の構成のパルス幅伸長回路９０によれば、タイミングｔ２でパルス信号ＰＬＳがハイレベルからローレベルにタイミングｔ２以降に、フィードバッククロック信号ＦＢＣＫがハイレベルからローレベルになる。実際には論理回路９６の回路素子での信号の遅延時間により、パルス信号ＰＬＳがローレベルになってから、遅延時間の分だけ遅れて、フィードバッククロック信号ＦＢＣＫがローレベルになる。これにより図７で説明したように、パルス信号ＰＬＳのハイレベル期間であるアクティブ期間においては、フィードバッククロック信号ＦＢＣＫの信号レベルは変化しないようになる。従って、図６のＢ２に示すようなサンプリング電圧ＶＳＡの変動の発生が抑制されるようになり、正確なサンプリング電圧ＶＳＡに基づくチャージポンプ電流により、ＰＬＬを適正に動作させることが可能になる。

また図１４では、パルス幅伸長回路９０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差がデッドゾーンに入っていない非デッドゾーン期間では、分周クロック信号ＤＶＣＫをフィードバッククロック信号ＦＢＣＫとして出力する。一方、パルス幅伸長回路９０は、位相差がデッドゾーンに入ったデッドゾーン期間では、分周クロック信号ＤＶＣＫのパルス幅を伸長してフィードバッククロック信号ＦＢＣＫとして出力する。例えば図３に示すように、ＦＬＬ動作が行われる非デッドゾーン期間においては、図１４のイネーブル信号ＥＮＳＰがローレベルになることで、ＮＯＲ回路ＮＯＲ１の出力がローレベルになる。従って、この場合には分周クロック信号ＤＶＣＫが、ＯＲ回路ＯＲ１を介して、そのままフィードバッククロック信号ＦＢＣＫとして、パルス幅伸長回路９０から出力されて、第２位相比較回路５０に入力されるようになる。一方、ＳＰＬＬ動作が行われるデッドゾーン期間においては、イネーブル信号ＥＮＳＰがハイレベルになることで、ＮＯＲ回路ＮＯＲ１の一方の端子には、ローレベルの信号が入力されるようになる。従って、この場合には、図１５に示すように分周クロック信号ＤＶＣＫのパルス幅を伸長した信号が、フィードバッククロック信号ＦＢＣＫとしてパルス幅伸長回路９０から出力されるようになる。

このようにすれば、非デッドゾーン期間においては、基準クロック信号ＲＦＣＫと、パルス幅が伸長されていないフィードバッククロック信号ＦＢＣＫとの位相比較が、第２位相比較回路５０において行われるようになる。一方、デッドゾーン期間においては、パルス幅が伸長されたフィードバッククロック信号ＦＢＣＫがスロープ信号生成回路２２に入力されて、第１位相比較回路３０でのサンプリング電圧ＶＳＡが生成されるようになる。従って、フィードバッククロック信号ＦＢＣＫの電圧レベルの変化に起因するサンプリング電圧ＶＳＡの変動の発生を抑制して、第１チャージポンプ回路４０での適正なチャージポンプ動作を実現できるようになる。

４．スロープ信号生成回路、第１位相比較回路、第１チャージポンプ回路
図１６にスロープ信号生成回路２２、第１位相比較回路３０、第１チャージポンプ回路４０の具体的な構成例を示し、図１７にこれらの回路の動作を説明する信号波形図を示す。なおスロープ信号生成回路２２の構成、動作については、図４において説明したため、ここでは詳細な説明を省略する。

図１６では、第１位相比較回路３０のサンプリング回路３２では、スイッチ回路ＳＳとして２つのトランジスターＴＡ４、ＴＡ５が設けられている。例えばスロープ信号生成回路２２の出力ノードＮＱとノードＮＱ２との間に、Ｎ型のトランジスターＴＡ４が設けられ、ノードＮＱ２とサンプリングノードＮＳとの間に、Ｎ型のトランジスターＴＡ５が設けられている。トランジスターＴＡ５のゲートには、基準クロック信号ＲＦＣＫが入力され、トランジスターＴＡ４のゲートには、基準クロック信号ＲＦＣＫを反転した負論理の基準クロック信号ＸＲＦＣＫが入力される。そしてサンプリング回路３２には、キャパシターＣＳに加えてキャパシターＣＳ２が設けられ、キャパシターＣＳ２の一端がノードＮＱ２に接続される。キャパシターＣＳ２の他端は例えばＧＮＤノード等の所定電位のノードに接続される。

また第１チャージポンプ回路４０は、アンプ回路ＡＰと、チャージポンプ用のスイッチ回路ＳＰを含む。アンプ回路ＡＰの第１入力端子にはサンプリング電圧ＶＳＡが入力され、アンプ回路ＡＰの第２入力端子には基準電圧ＶＲＦが入力される。そしてトランスコンダクターであるアンプ回路ＡＰは、サンプリング電圧ＶＳＡと基準電圧ＶＲＦの差分に応じた電流を出力し、この電流が、パルス信号ＰＬＳのアクティブ期間においてチャージポンプ電流ＩＳＰとして、第１チャージポンプ回路４０から出力されるようになる。

次に図１６の回路の動作について図１７を用いて説明する。図１７のタイミングｔ１において、フィードバッククロック信号ＦＢＣＫがローレベルからハイレベルになると、スロープ信号生成回路２２のトランジスターＴＡ１がオンになって、ＶＤＤノードからの電流が、トランジスターＴＡ１及び可変抵抗ＲＡを介して出力ノードＮＱに流れることで、出力電圧ＶＱが上昇する。このとき基準クロック信号ＲＦＣＫがローレベルであるため、トランジスターＴＡ４がオンになり、トランジスターＴＡ５がオフになる。これにより、出力電圧ＶＱの上昇に伴い、キャパシターＣＳ２の一端が接続されるノードＮＱ２の電圧ＶＱ２も上昇する。そしてタイミングｔ２において、基準クロック信号ＲＦＣＫがローレベルからハイレベルになると、トランジスターＴＡ４がオンからオフになり、トランジスターＴＡ５がオフからオンになる。このようにトランジスターＴＡ４がオフになることで、ノードＮＱ２においてスロープ信号ＳＬＰをサンプリングした電圧ＶＱ２が、サンプリング電圧ＶＳＡとしてキャパシターＣＳにサンプリングされて保持されるようになる。そしてパルス信号ＰＬＳのアクティブ期間において、アンプ回路ＡＰが、サンプリング電圧ＶＳＡと基準電圧ＶＲＦの差分に基づく電流を出力することで、オンになったスイッチ回路ＳＰを介してチャージポンプ電流ＩＳＣＰが、第１チャージポンプ回路４０から出力されるようになる。そしてタイミングｔ３においてフィードバッククロック信号ＦＢＣＫがハイレベルからローレベルになると、Ｎ型のトランジスターＴＡ２がオンになることで、出力電圧ＶＱが低下する。このとき、基準クロック信号ＲＦＣＫがハイレベルであり、トランジスターＴＡ４がオフになっているため、出力電圧ＶＱが低下しても、電圧ＶＱ２は変化しない。そしてタイミングｔ４において、基準クロック信号ＲＦＣＫがハイレベルからローレベルになると、トランジスターＴＡ４がオフからオンになり、トランジスターＴＡ５がオンからオフになる。これにより電圧ＶＱ２が低下して、出力電圧ＶＱと略同一の電位になる。このように図１６では、サンプリング回路３２のスイッチ回路ＳＳとして２つのトランジスターＴＡ４、ＴＡ５を設けると共に、トランジスターＴＡ４とトランジスターＴＡ５の間のノードＮＱ２にキャパシターＣＳ２を接続することで、より安定したサンプリング電圧ＶＳＡのサンプリング動作が可能になる。

５．デッドゾーン検出回路
図１８に図２のデッドゾーン検出回路５２の構成例を示し、図１９にイネーブル信号生成回路５４の構成例を示す。また図２０に、これらの回路の動作を説明するための信号波形図を示す。

図２において説明したように、デッドゾーン検出回路５２は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入ったか否かを検出する。そして第２位相比較回路５０は、デッドゾーン検出回路５２により、位相差がデッドゾーンに入っていないことが検出された場合に、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相比較に基づく位相差信号ＰＤＳを出力する。このようにすれば、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの位相差がデッドゾーンに入っていない場合には、第２位相比較回路５０と第２チャージポンプ回路６０とクロック信号生成回路７０を含む第２フィードバックループでの第２同期動作により、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相や周波数を近づけることが可能になる。そして位相差がデッドゾーンに入った場合には、第１位相比較回路３０と第１チャージポンプ回路４０とクロック信号生成回路７０を含む第１フィードバックループでの第１同期動作により、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相を更に近づけることが可能になる。これにより、ゲインが高い第１フィードバックループでのＳＰＬＬ動作が行われるようになるため、インバンドノイズを低減でき、位相ノイズが低減されたクロック信号ＣＫを生成できるようになる。

具体的には図１８のデッドゾーン検出回路５２は、フリップフロップ回路ＦＦＥ１、ＦＦＥ２、ＦＦＥ３、ＦＦＥ４と、ＡＮＤ回路ＡＮＥ１、ＡＮＥ２、ＡＮＥ３と、遅延回路５６、５７等を含む。フリップフロップ回路ＦＦＥ１は、Ｄ端子にＶＤＤが入力され、ＣＫ端子に基準クロック信号ＲＦＣＫが入力され、Ｑ端子から信号ＵＰＩを出力する。フリップフロップ回路ＦＦＥ２は、Ｄ端子にＶＤＤが入力され、ＣＫ端子にフィードバッククロック信号ＦＢＣＫが入力され、Ｑ端子から信号ＤＮＩを出力する。そしてＡＮＤ回路ＡＮＥ１は、信号ＵＰＩ、ＤＮＩの論理積の信号をリセット信号ＲＥＳとして、フリップフロップ回路ＦＦＥ１、ＦＦＥ２のリセット端子に出力する。

遅延回路５６は基準クロック信号ＲＦＣＫを遅延させた信号ＲＦＣＫＤＬを出力し、遅延回路５７はフィードバッククロック信号ＦＢＣＫを遅延させた信号ＦＢＣＫＤＬを出力する。そしてフリップフロップ回路ＦＦＥ３は、Ｄ端子に信号ＵＰＩが入力され、ＣＫ端子に信号ＲＦＣＫＤＬが入力され、Ｑ端子から信号ＦＦＵＰを出力する。またフリップフロップ回路ＦＦＥ４は、Ｄ端子に信号ＤＮＩが入力され、ＣＫ端子に信号ＦＢＣＫＤＬが入力され、Ｑ端子から信号ＦＦＤＮを出力する。そしてＡＮＤ回路ＡＮＥ２は、信号ＵＰＩを遅延させた信号と、信号ＦＦＵＰの論理積の信号を、アップ信号ＵＰとして出力する。またＡＮＤ回路ＡＮＥ３は、信号ＤＮＩを遅延させた信号と、信号ＦＦＤＮの論理積の信号を、ダウン信号ＤＮとして出力する。

また図１９に示すように、イネーブル信号生成回路５４は、フリップフロップ回路ＦＦＥ７とＮＯＲ回路ＮＯＥ１とインバーター回路ＩＶＥ１、ＩＶＥ２を含む。ＮＯＲ回路ＮＯＥ１には、信号ＦＦＵＰ、ＦＦＤＮが入力される。フリップフロップ回路ＦＦＥ７のＤ端子には、ＮＯＲ回路ＮＯＥ１の出力信号が入力され、ＣＫ端子には、基準クロック信号ＲＦＣＫをインバーター回路ＩＶＥ１により反転した信号が入力される。そしてフリップフロップ回路ＦＦＥ７のＱ端子からイネーブル信号ＥＮＳＰが出力される。またイネーブル信号ＥＮＳＰをインバーター回路ＩＶＥ２により反転した信号がイネーブル信号ＥＮＣＰとして出力される。

次に図２０を用いて、アップ側の動作について説明する。ダウン側の動作についてはアップ側と同様であるため詳細な説明を省略する。

基準クロック信号ＲＦＣＫがローレベルからハイレベルになると、Ｄ端子にＶＤＤが入力され、ＣＫ端子に基準クロック信号ＲＦＣＫが入力されるフリップフロップ回路ＦＦＥ１のＱ端子の信号ＵＰＩが、ハイレベルになる。また遅延回路５６は、基準クロック信号ＲＦＣＫを遅延時間ＴＤだけ遅延させた信号ＲＦＣＫＤＬを出力する。そして信号ＲＦＣＫＤＬがローレベルからハイレベルに変化するタイミングで、Ｄ端子にハイレベルの信号ＵＰＩが入力され、ＣＫ端子に信号ＲＦＣＫＤＬが入力されるフリップフロップ回路ＦＦＥ３のＱ端子の信号ＦＦＵＰが、ローレベルからハイレベルに変化する。

その後、フィードバッククロック信号ＦＢＣＫがローレベルからハイレベルになると、Ｄ端子にＶＤＤが入力され、ＣＫ端子にフィードバッククロック信号ＦＢＣＫが入力されるフリップフロップ回路ＦＦＥ２のＱ端子の信号ＤＮＩが、ハイレベルになる。これにより、ハイレベルの信号ＵＰＩとハイレベルの信号ＤＮＩが入力されるＡＮＤ回路ＡＮＥ２が出力するリセット信号ＲＥＳがハイレベルになり、フリップフロップ回路ＦＦＥ１がリセットされることで、信号ＵＰＩがハイレベルからローレベルに変化する。このようにしてパルス幅がＰＤ１となる信号ＵＰＩが生成される。このパルス幅ＰＤ１の長さは、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差に対応する。そして信号ＵＰＩを遅延させた信号と信号ＦＦＵＰの論理積の信号が、パルス幅ＰＤ１のアップ信号ＵＰとして出力されるようになる。

そして第２フィードバックループでの第２同期動作により、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差が小さくなると、図２０に示すように信号ＵＰＩのパルス幅ＰＤ２も小さくなる。例えば図２０では、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差が、遅延回路５６での遅延時間ＴＤよりも小さくなっている。即ち、位相差に対応する信号ＵＰＩのパルス幅ＰＤ２が、遅延時間ＴＤよりも小さくなっている。この場合には、信号ＵＰＩを遅延させた信号と信号ＦＦＵＰとのＡＮＤ回路ＡＮＥ２での論理積の信号がローレベルになり、図２０のＣ１に示すようにアップ信号ＵＰのパルスが非出力になる。即ち、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差がデッドゾーンに入ったことが検出されて、アップ信号ＵＰのパルスが非出力になる。

また図２０のＣ１においては、信号ＦＦＵＰ、ＦＦＤＮが共にローレベルになっているため、基準クロック信号ＲＦＣＫがハイレベルからローレベルに変化したときに、図１９のフリップフロップ回路ＦＦＥ７のＱ端子から出力されるイネーブル信号ＥＮＳＰが、Ｃ２に示すようにローレベルからハイレベルに変化する。これにより、第１位相比較回路３０と第１チャージポンプ回路４０とクロック信号生成回路７０を含む第１フィードバックループでの第１同期動作であるＳＰＬＬ動作がイネーブルになる。またＣ３に示すようにイネーブル信号ＥＮＣＰがハイレベルからローレベルに変化する。これにより第２チャージポンプ回路６０の動作がディスエーブル又は低消費電力モードに設定される。

このように図１８のデッドゾーン検出回路５２では、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差が、遅延回路５６、５７での遅延時間ＴＤよりも大きい場合には、デッドゾーンに入ってないことが検出されて、アップ信号ＵＰやダウン信号ＤＮのパルスが出力されるようになる。これにより第２位相比較回路５０と第２チャージポンプ回路６０とクロック信号生成回路７０を含む第２フィードバックループでの第２同期動作であるＦＬＬ動作が行われる。

そして、このＦＬＬ動作により、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差が、遅延回路５６、５７での遅延時間ＴＤよりも小さくなり、位相差がデッドゾーンに入ったことが検出されると、図２０のＣ１に示すようにアップ信号ＵＰのパルスが非出力になる。これにより第２フィードバックループでのＦＬＬ動作が行われなくなる。またＣ２に示すようにイネーブル信号ＥＮＳＰがハイレベルになり、第１フィードバックループでのＳＰＬＬ動作が開始する。これにより、ループゲインが高いＳＰＬＬの動作により、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相を更に近づける位相同期が行われて、位相ノイズが低減されたクロック信号ＣＫが生成されるようになる。

６．分周回路
図２１に分周回路８０の構成例を示し、図２２に分周回路８０の動作を説明する信号波形図を示す。図２１は位相補間型の分周回路８０の構成例である。分周回路８０は、多相クロック信号生成回路８２とマルチプレクサー８６と位相補間回路８８を含む。多相クロック信号生成回路８２は、分周器８３、８４と５個のフリップフロップ回路ＦＦを含む。

分周器８３は２分周の分周回路である。具体的には分周器８３は、クロック信号ＣＫと、クロック信号ＣＫを反転したクロック信号ＸＣＫが入力されて、これらの信号を２分周した信号Ｉ、Ｑ、ＩＢ、ＱＢを出力する。クロック信号ＣＫの周期をＴＶＣＯとした場合に、図２２に示すように、２分周された信号Ｉ、Ｑ、ＩＢ、ＱＢの周期は２×ＴＶＣＯになる。即ち信号Ｉ、Ｑ、ＩＢ、ＱＢの周波数はクロック信号ＣＫの周波数の１／２になる。また信号Ｉに対して、信号Ｑ、ＩＢ、ＱＢは、各々、位相が９０度、１８０度、２７０度だけ遅れた信号になっている。このように信号Ｉ、Ｑ、ＩＢ、ＱＢは９０度ずつ位相がずれた信号になっている。

分周器８４は、フィードバックディバイダー（ＦＤＩＶ）と呼ばれる分周回路である。具体的には分周器８４は、設定された整数分周比Ｎで信号ＱＢを分周して、信号ＦＤＩＶＣＬＫを出力する。そして信号Ｉ、Ｑ、ＩＢ、ＱＢがＤ端子に入力されるフリップフロップ回路ＦＦのＣＫ端子に信号ＦＤＩＶＣＬＫを入力してサンプリングすることで、フリップフロップ回路ＦＦのＱ端子から、図２２に示すような分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０が出力される。また分周クロック信号Ｐ０がＤ端子に入力されるフリップフロップ回路ＦＦのＣＫ端子に信号ＦＤＩＶＣＬＫを入力してサンプリングすることで、フリップフロップ回路ＦＦのＱ端子から、分周クロック信号Ｐ３６０が出力される。

図２２に示すように、分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０は、信号Ｉ、Ｑ、ＩＢ、ＱＢ、Ｉを、分周器８４により、整数分周比Ｎで分周した信号になっている。例えば信号Ｉ、Ｑ、ＩＢ、ＱＢ、Ｉの周期を２×ＴＶＣＯとした場合に、分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０の周期は、Ｎ×２×ＴＶＣＯになる。また分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０は、信号Ｉ、Ｑ、ＩＢ、ＱＢ、Ｉのエッジに対応するエッジで信号レベルが変化する信号になっている。そしてＰ０とＰ９０の位相差はＩとＱの位相差に対応し、Ｐ９０とＰ１８０の位相差はＱとＩＢの位相差に対応する。Ｐ１８０とＰ２７０の位相差はＩＢとＱＢの位相差に対応し、Ｐ２７０とＰ３６０の位相差はＱＢとＩの位相差に対応する。

このように多相クロック信号生成回路８２は、クロック信号ＣＫ、ＸＣＫを、整数分周比であるＮ×２で分周したクロック信号であって、位相が異なる複数の分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０を出力する。

例えば本実施形態の回路装置２０は不図示の制御回路を含み、この制御回路は、分周比設定コードに基づくデルタシグマ変調を行うデルタシグマ変調器と、デルタシグマ変調器の出力を積算する積算器を含む。デルタシグマ変調器は、分周比設定コードの分周比の小数部に基づいてデルタシグマ変調を行い、積算器は、デルタシグマ変調器の出力値の積算処理を行う。そして制御回路は、整数分周比Ｎを設定する整数分周制御コードを、分周器８４に出力する。また制御回路は、積算器の積算値に基づく補間制御コードを、位相補間回路８８やマルチプレクサー８６に出力する。この制御回路は例えば後述の図２３、図２４の制御回路１６０、２６０に対応し、デルタシグマ変調器、積算器は、図２３、図２４のデルタシグマ変調器１６２、２６２、積算器１６４、２６４に対応する。

マルチプレクサー８６は、制御回路からの補間制御コードであるＭ［４：０］の上位ビットである例えばＭ［４：３］に基づいて、分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０の中から、第ｉの分周クロック信号ＰＣＫ１と第ｉ＋１の分周クロック信号ＰＣＫ２を選択する。例えば補間制御コードの上位ビットであるＭ［４：３］に基づいて、０～９０度の第１象限であると判断された場合には、分周クロック信号Ｐ０、Ｐ９０がＰＣＫ１、ＰＣＫ２として選択され、９０～１８０度の第２象限であると判断された場合には、Ｐ９０、Ｐ１８０がＰＣＫ１、ＰＣＫ２として選択される。また補間制御コードの上位ビットであるＭ［４：３］に基づいて、１８０～２７０度の第３象限であると判断された場合には、Ｐ１８０、Ｐ２７０がＰＣＫ１、ＰＣＫ２として選択され、２７０～３６０度の第４象限であると判断された場合には、Ｐ２７０、Ｐ３６０がＰＣＫ１、ＰＣＫ２として選択される。

そして位相補間回路８８は、第ｉの分周クロック信号ＰＣＫ１と第ｉ＋１の分周クロック信号ＰＣＫ２に基づく位相補間により生成された複数の補間クロック信号から、補間制御コードであるＭ［４：０］の下位ビットである例えばＭ［２：０］に基づき選択された補間クロック信号を、分周クロック信号ＤＶＣＫとして出力する。ここでｉは１以上の整数である。またＰＣＫ１、ＰＣＫ２も選択対象となる補間クロック信号に含まれる。例えば補正制御コードの上位ビットであるＭ［４：３］に基づいて第１象限であると判断され、分周クロック信号Ｐ０、Ｐ９０が、ＰＣＫ１、ＰＣＫ２として選択されたとする。この場合に位相補間回路８８は、第ｉの分周クロック信号ＰＣＫ１＝Ｐ０と、第ｉ＋１の分周クロック信号ＰＣＫ２＝Ｐ９０に基づく８分割の位相補間により生成された複数の補間クロック信号から、補間制御コードの下位ビットであるＭ［２：０］に基づき選択された補間クロック信号を、分周クロック信号ＤＶＣＫとして出力する。例えば第ｍの補間クロック信号と第ｎの補間クロック信号の間の第ｋの補間クロック信号は、第ｍの補間クロック信号のバッファリングするバッファーの出力端子と第ｎの補間クロック信号をバッファリングするバッファーの出力端子を短絡して、信号を衝突させることで生成できる。ここでｍ、ｋ、ｎはｍ＜ｋ＜ｎの関係を満たす１以上の整数である。例えばＰＣＫ１をバッファリングするバッファーの出力端子とＰＣＫ２をバッファリングするバッファーの出力端子を接続して信号を衝突させることで、位相分割の４番目の補間クロック信号を生成できる。ＰＣＫ１をバッファリングするバッファーの出力端子と、位相分割の４番目の補間クロック信号をバッファリングするバッファーの出力端子を接続して信号を衝突させることで、位相分割の２番目の補間クロック信号を生成できる。このようにして生成された補間クロック信号は、狭パルスの信号になる場合が多い。

このように位相補間回路８８は、補間制御コードに基づいて、複数の分周クロック信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０、Ｐ３６０の第ｉの分周クロック信号ＰＣＫ１と第ｉ＋１の分周クロック信号ＰＣＫ２に基づく位相補間により生成された複数の補間クロック信号から、基準クロック信号ＲＦＣＫとの位相の比較用のクロック信号である分周クロック信号ＤＶＣＫを選択する。このようにすることで位相補間型の分周回路８０を実現できるようになる。位相補間型の分周回路８０によれば、高い分解能で位相分割された補間クロック信号が用いられることで、デルタシグマ変調による周波数のばたつきの幅を小さくすることができ、位相ノイズが低減されたクロック信号ＣＫを生成できるようになる。

例えば図２１では多相クロック信号生成回路８２により位相が４分割され、位相補間回路８８により位相が８分割されることで、３２分割の位相分割が行われる。そしてデルタシグマ変調器の出力を積算する積算器の積算値に基づく補間制御コードにより、これらの３２分割された位相のクロック信号のいずれかが選択されて、分周クロック信号ＤＶＣＫとして出力される。この場合にデルタシグマ変調器の出力を積算する積算器により、位相が積算されていき、例えば３２分割の位相分割のうちの３１から０に遷移するタイミング、即ち位相が一周するタイミングにおいて、図２２のＨ１に示すように、制御回路から分周器８４にキャリー信号が出力される。これによりＨ２に示すように、分周器８４の整数分周比がＮからＮ＋１にキャリーアップされるようになる。なお、３２分割の位相分割のうちの０から３１に遷移するタイミングにおいては、制御回路から分周器８４にキャリーダウン信号が出力され、分周器８４の整数分周比がキャリーダウンされることになる。

７．発振器
図２３に本実施形態の発振器４の第１構成例を示す。本実施形態の発振器４は、本実施形態の回路装置２０と、基準クロック信号ＲＦＣＫを生成するための振動子１０を含む。例えば図２３において、振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、又は双音叉型水晶振動片などにより実現できる。例えば振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよいし、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子や、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現することも可能である。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用することも可能である。

図２３の回路装置２０は、発振回路１３０、ＰＬＬ回路１５０、制御回路１６０、出力回路１８０を含む。

発振回路１３０は振動子１０を発振させる回路である。例えば発振回路１３０は、振動子１０を発振させることで発振信号を生成する。例えば発振回路１３０は、振動子１０の一端及び他端に電気的に接続される発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路１３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路１３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

ＰＬＬ回路１５０は、図１等で説明した本実施形態の各回路により実現されるＰＬＬ回路である。ＰＬＬ回路１５０には、発振回路１３０により振動子１０を発振させた発振信号に基づくクロック信号が、基準クロック信号ＲＦＣＫとして入力される。そしてＰＬＬ回路１５０は、振動子１０の発振信号に基づく基準クロック信号ＲＦＣＫと、フィードバッククロック信号ＦＢＣＫとの位相比較を行って、チャージポンプ動作等によりクロック信号ＣＫを生成する。そしてＰＬＬ回路１５０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差がデッドゾーンに入っていない場合には、第２フィードバックループのＦＬＬ動作による同期動作を行い、位相差がデッドゾーンに入った場合には、第１フィードバックループのＳＰＬＬ動作による同期動作を行う。

制御回路１６０は、ロジック回路であり、種々の制御処理や演算処理を行う。例えば制御回路１６０は、回路装置２０の全体の制御を行ったり、回路装置２０の動作シーケンスの制御を行う。また制御回路１６０は、発振回路１３０の制御のための各種の処理を行う。制御回路１６０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

そして制御回路１６０は、デルタシグマ変調器１６２と演算回路１６３を含み、演算回路１６３は積算器１６４を含む。例えば本実施形態の分周回路８０が位相補間型の分周回路などである場合に、デルタシグマ変調器１６２は、分周比設定コードの分周比の小数部に基づいてデルタシグマ変調を行い、演算回路１６３の積算器１６４は、デルタシグマ変調器の出力値の積算処理を行う。そして積算器１６４の積算結果に基づく補間制御コードに基づいて、複数の補間クロック信号から分周クロック信号ＤＶＣＫを選択する処理などが行われる。また分周比設定コードの分周比の整数部に基づいて、分周回路８０の整数分周器での整数分周が行われる。

出力回路１８０は、ＰＬＬ回路１５０からのクロック信号ＣＫをバッファリングして出力クロック信号ＣＫＱを出力する。この出力クロック信号ＣＫＱが発振器４の外部出力クロック信号になる。この出力回路１８０は図２の出力回路７８に対応する。また出力回路１８０は、外部からの出力イネーブル信号ＯＥが入力され、出力イネーブル信号ＯＥがアクティブである場合に、出力クロック信号ＣＫＱを出力する。これにより発振器４の外部に対して出力クロック信号ＣＫＱが出力されるようになる。一方、出力イネーブル信号ＯＥが非アクティブである場合には、出力クロック信号ＣＫＱの出力端子は、例えばローレベル等の固定電圧に設定される。

なお図２３では温度補償回路が設けられておらず、この場合には発振器４はＳＰＸＯの発振器になる。具体的には発振器４は、ＰＬＬ回路１５０に設定される分周比設定コードにより任意の周波数の出力クロック信号ＣＫＱを出力できるプログラマブルのＳＰＸＯになる。但し図２３の構成において、温度センサーの温度検出結果に基づいて温度補償処理を行う温度補償回路を設けて、ＴＣＸＯの発振器４の構成としてもよい。この場合には、温度補償回路からの温度補償電圧により容量が制御される可変容量回路を、発振回路１３０に設ければよい。

図２４に発振器４の第２構成例を示す。図２４の発振器４は、振動子１０と、第１回路装置である回路装置２１と、第２回路装置である本実施形態の回路装置２０を含む。

回路装置２１は、発振回路１３０、温度補償回路１４０、温度センサー１４８、制御回路１６０、出力回路１８０を含む。なお制御回路１６０、出力回路１８０の構成は図２３と同様であるため詳細な説明は省略する。

発振回路１３０は可変容量回路１３２を含む。可変容量回路１３２は、振動子１０の一端及び他端の少なくとも一方に設けられ、振動子１０の負荷容量を調整するための回路である。可変容量回路１３２の容量の調整により、発振回路１３０の発振周波数が調整される。可変容量回路１３２は、例えばバラクターなどの可変容量素子により実現できる。例えば可変容量回路１３２は、温度補償電圧に基づいて容量が制御される可変容量素子により実現できる。或いは可変容量回路１３２を、キャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現してもよい。この場合にはスイッチアレイが含む複数のスイッチを例えばデジタルの制御信号によりオン又はオフにすることで、可変容量回路１３２の容量が制御される。

温度補償回路１４０は、発振回路１３０の発振周波数の温度補償を行う回路である。例えば温度補償回路１４０は、温度センサー１４８の温度検出結果に基づいて、発振回路１３０の発振周波数を温度補償する温度補償信号を出力する。温度補償は、例えば温度変動による発振周波数の変動を抑制して補償する処理である。即ち温度補償回路１４０は、温度変動があった場合にも発振周波数が一定になるように、発振回路１３０の発振周波数の温度補償を行う。具体的には温度補償回路１４０は温度補償信号として温度補償電圧を生成する。そしてこの温度補償電圧を容量制御電圧として可変容量回路１３２の容量が制御されることで、発振周波数の温度補償処理が実現される。温度補償回路１４０としては、例えば多項式近似によるアナログ方式の温度補償を行う温度補償回路を用いることができる。例えば振動子１０の周波数温度特性を補償する温度補償電圧が多項式により近似される場合に、温度補償回路１４０は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。

温度センサー１４８は温度を検出するセンサーである。具体的には温度センサー１４８は、環境の温度に応じて変化する温度依存電圧を、温度検出信号である温度検出電圧として出力する。例えば温度センサー１４８は、温度依存性を有する回路素子を利用して温度検出信号である温度検出電圧を生成する。具体的には温度センサー１４８は、例えばＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出電圧を出力する。

そして図２４では温度補償回路１４０は、温度センサー１４８での温度検出結果に基づいて第１温度補償処理を行う。これにより、発振回路１３０により振動子１０を発振させることで生成されたクロック信号ＣＫ１に対して第１温度補償処理が行われ、第１温度補償処理後のクロック信号ＣＫ１が回路装置２１から出力される。そして第１温度補償処理後のクロック信号ＣＫ１は、回路装置２０に入力される。

回路装置２０は、ＰＬＬ回路２５０、制御回路２６０、温度センサー２４８、出力回路２８０を含む。

ＰＬＬ回路２５０は、図１等で説明した本実施形態の各回路により実現されるＰＬＬ回路である。ＰＬＬ回路２５０には、振動子１０の発振信号に基づくクロック信号ＣＫ１が、回路装置２１から、基準クロック信号ＲＦＣＫとして入力される。そしてＰＬＬ回路２５０は、振動子１０の発振信号に基づく基準クロック信号ＲＦＣＫと、フィードバッククロック信号ＦＢＣＫとの位相比較を行って、チャージポンプ動作等によりクロック信号ＣＫを生成する。そしてＰＬＬ回路２５０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差がデッドゾーンに入っていない場合には、第２フィードバックループのＦＬＬ動作による同期動作を行い、位相差がデッドゾーンに入った場合には、第１フィードバックループのＳＰＬＬ動作による同期動作を行う。

そして出力回路２８０は、ＰＬＬ回路２５０からのクロック信号ＣＫをバッファリングして、出力クロック信号ＣＫＱを出力する。この出力クロック信号ＣＫＱが発振器４の外部出力クロック信号になる。

制御回路２６０は、デルタシグマ変調器２６２と演算回路２６３を含み、演算回路２６３は積算器２６４を含む。デルタシグマ変調器２６２、積算器２６４の構成、動作は図２３のデルタシグマ変調器１６２、積算器１６４と同様であるため、詳細な説明を省略する。

また回路装置２０は第２温度補償処理を行う。この第２温度補償処理は、例えば制御回路２６０の演算回路２６３により行われる。即ち回路装置２０は、回路装置２１により行われた第１補償処理後のクロック信号ＣＫ１に対して、第２温度補償処理を行う。例えば回路装置２０は、温度センサー２４８等の温度検出結果に基づいて、第２温度補償処理を行う。具体的には回路装置２０の演算回路２６３は、温度センサー２４８や温度センサー１４８での温度検出結果と、学習済みモデルの情報とに基づいて、ニューラルネットワーク演算等による第２温度補償処理を行う。例えば不図示の記憶回路は、温度計測結果に対して、対応する温度補償値が得られるように機械学習させた学習済みモデルの情報を記憶する。演算回路２６３は、温度検出結果と記憶回路の学習済みモデルの情報とに基づいて、各温度に対応する温度補償値を求める第２温度補償処理を行う。

このように図２４では、回路装置２１が第１温度補償処理を行ってクロック信号ＣＫ１を回路装置２０に出力し、回路装置２０が第２温度補償処理を行って出力クロック信号ＣＫＱを出力する。これにより、回路装置２１による第１温度補償処理と回路装置２０による第２温度補償処理が行われた出力クロック信号ＣＫＱが、発振器４から出力されるようになる。このようにすることで、より高精度な温度補償処理を実現しながら、位相ノイズ等が低減された出力クロック信号ＣＫＱを、発振器４から出力できるようになる。なお回路装置２０に、恒温槽の温度を制御するヒーター制御回路を設けて、ＯＣＸＯの発振器４を実現するようにしてもよい。

以上に説明したように本実施形態の回路装置は、クロック信号のフィードバッククロック信号に基づきスロープ信号を生成するスロープ信号生成回路と、基準クロック信号に基づきスロープ信号をサンプリングするサンプリング回路を有し、サンプリング回路のサンプリング電圧を出力する第１位相比較回路を含む。また回路装置は、基準クロック信号に基づいてパルス信号を出力するパルサー回路と、パルス信号のアクティブ期間において、サンプリング電圧に応じた電流を出力する第１チャージポンプ回路を含む。また回路装置は、基準クロック信号とフィードバッククロック信号との位相比較に基づく位相差信号を出力する第２位相比較回路と、位相差信号に応じたチャージポンプ動作を行う第２チャージポンプ回路と、第１チャージポンプ回路の出力又は第２チャージポンプ回路の出力に基づき制御される周波数のクロック信号を生成するクロック信号生成回路と、クロック信号を分周して分周クロック信号を出力する分周回路を含む。そして回路装置は、分周クロック信号のパルス幅を伸長してフィードバッククロック信号として出力するパルス幅伸長回路を含む。

本実施形態によれば、パルス幅伸長回路が、分周回路からの分周クロック信号のパルス幅を伸長してフィードバッククロック信号として出力する。従って、分周クロック信号のパルス幅を伸長したフィードバッククロック信号を、スロープ信号生成回路に入力できるようになる。これにより、スロープ信号生成回路が、パルス幅が伸長されたフィードバッククロック信号に基づいてスロープ信号を生成し、第１位相比較回路のサンプリング回路が、このスロープ信号をサンプリングしたサンプリング電圧を第１チャージポンプ回路に出力できるようになる。従って、分周クロック信号が、パルス幅が狭いクロック信号である場合にも、電圧変動が抑制されたサンプリング電圧を第１チャージポンプ回路に出力して、第１チャージポンプ回路の適正なチャージポンプ動作を実現できるようになる。

また本実施形態では、パルス幅伸長回路は、パルス信号がアクティブから非アクティブになるタイミング以降に、フィードバッククロック信号がアクティブから非アクティブになるように、パルス幅を伸長してもよい。

このようにすれば、パルス信号のアクティブ期間においては、フィードバッククロック信号の電圧レベルが変化しないようになるため、フィードバッククロック信号の電圧レベルの変化に起因するサンプリング電圧の変動の発生を抑制できるようになる。

また本実施形態では、パルス幅伸長回路は、１段目の伸長ユニットに対して分周クロック信号が入力され、各伸長ユニットが、前段の伸長ユニットから入力される信号のパルス幅を伸長して後段の伸長ユニットに出力する複数の伸長ユニットと、複数の伸長ユニットの出力の論理和の信号をフィードバッククロック信号として出力する論理和回路を含んでもよい。

このようにすれば、複数の伸長ユニットの各伸長回路が、入力される信号のパルス幅を、伸長させた信号を出力し、これらの信号の論理和の信号を生成することで、各伸長回路での伸長幅の総和に対応する伸長幅でパルス幅を伸長した、フィードバッククロック信号を出力できるようになる。

また本実施形態では、パルス幅伸長回路は、分周クロック信号とパルス信号が入力され、分周クロック信号がアクティブになったタイミングでアクティブになり、パルス信号がアクティブから非アクティブになったタイミングで非アクティブになるフィードバッククロック信号を出力する論理回路を含んでもよい。

このようにすれば、論理回路に対してパルス信号を入力することで、パルス信号がアクティブから非アクティブになるタイミング以降に、フィードバッククロック信号がアクティブから非アクティブになるように、パルス幅を伸長できるようになる。従って、パルス信号のアクティブ期間においては、フィードバッククロック信号の電圧レベルが変化しないようになるため、フィードバッククロック信号の電圧レベルの変化に起因するサンプリング電圧の変動の発生を抑制できる。

また本実施形態では、第２位相比較回路は、基準クロック信号とフィードバッククロック信号との位相差がデッドゾーンに入ったか否かを検出するデッドゾーン検出回路を含み、位相差がデッドゾーンに入っていない場合に、基準クロック信号とフィードバッククロック信号との位相比較に基づく位相差信号を出力してもよい。

このようにすれば、基準クロック信号とフィードバッククロック信号との位相差がデッドゾーンに入っていない場合には、第２位相比較回路と第２チャージポンプ回路とクロック信号生成回路を含む第２フィードバックループにより、基準クロック信号とフィードバッククロック信号の位相等を近づける同期動作が可能になる。

また本実施形態では、パルス幅伸長回路は、位相差がデッドゾーンに入っていない非デッドゾーン期間では、分周クロック信号をフィードバッククロック信号として出力し、位相差がデッドゾーンに入ったデッドゾーン期間では、分周クロック信号のパルス幅を伸長してフィードバッククロック信号として出力してもよい。

このようにすれば、非デッドゾーン期間においては、基準クロック信号と、パルス幅が伸長されていないフィードバッククロック信号との位相比較が、第２位相比較回路において行われるようになる。一方、デッドゾーン期間においては、パルス幅が伸長されたフィードバッククロック信号がスロープ信号生成回路に入力されることで、電圧変動が抑制されたサンプリング電圧を生成できるようになる。

また本実施形態では、スロープ信号生成回路は、高電位側電源ノードと低電位側電源ノードとの間に直列に設けられるＰ型のトランジスター、可変抵抗及びＮ型のトランジスターを含み、Ｐ型のトランジスター及びＮ型のトランジスターのゲートはフィードバッククロック信号に基づき制御されてもよい。そしてサンプリング回路は、スロープ信号生成回路の出力ノードとサンプリング電圧のサンプリングノードとの間に設けられ、基準クロック信号に基づきオン又はオフになるサンプリング用スイッチ回路と、サンプリングノードに一端が接続されるサンプリング用キャパシターとを含んでもよい。

このようにすれば、スロープ信号生成回路が、傾きを有するスロープ信号を生成し、このスロープ信号を基準クロック信号に基づきサンプリングすることで、サンプリング電圧を出力できるようになる。そして、このサンプリング電圧は、基準クロック信号とフィードバッククロック信号の位相差に応じた電圧になるため、位相差に応じたチャージポンプ電流をクロック信号生成回路に出力できるようになる。

また本実施形態では、クロック信号生成回路は、第１チャージポンプ回路の出力又は第２チャージポンプ回路の出力に基づいて発振周波数の制御電圧を出力するループフィルター回路と、制御電圧に応じた発振周波数のクロック信号を生成する電圧制御発振回路と、を含んでもよい。

このようにすれば、第１位相比較回路と第１チャージポンプ回路とクロック信号生成回路を含む第１フィードバックループでの第１同期動作によるクロック信号の生成と、第２位相比較回路と第２チャージポンプ回路とクロック信号生成回路を含む第２フィードバックループでの第２同期動作によるクロック信号の生成とが可能になる。

また本実施形態の発振器は、上記に記載の回路装置と、基準クロック信号を生成するための振動子を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、２０、２１…回路装置、２２…スロープ信号生成回路、２４…パルサー回路、３０…第１位相比較回路、３２…サンプリング回路、４０…第１チャージポンプ回路、５０…第２位相比較回路、５２…デッドゾーン検出回路、５４…イネーブル信号生成回路、５６、５７…遅延回路、６０…第２チャージポンプ回路、７０…クロック信号生成回路、７２…ループフィルター回路、７４…電圧制御発振回路、７６…バッファー回路、７８…出力回路、８０…分周回路、８２…多相クロック信号生成回路、８３、８４…分周器、８６…マルチプレクサー、８８…位相補間回路、９０…パルス幅伸長回路、９２…遅延回路、９３…論理和回路、９４－１～９４－３…伸長ユニット、９５…論理和回路、９６…論理回路、９７、９８…遅延回路、１３０…発振回路、１３２…可変容量回路、１４０…温度補償回路、１４８…温度センサー、１５０…ＰＬＬ回路、１６０…制御回路、１６２…デルタシグマ変調器、１６３…演算回路、１６４…積算器、１８０…出力回路、２４８…温度センサー、２５０…ＰＬＬ回路、２６０…制御回路、２６２…デルタシグマ変調器、２６３…演算回路、２６４…積算器、２８０…出力回路、ＡＰ…アンプ回路、ＣＫ、ＣＫ１…クロック信号、ＣＫＱ…出力クロック信号、ＣＳ、ＣＳ２…キャパシター、ＤＮ…ダウン信号、ＤＶＣＫ…分周クロック信号、ＥＮＳＰ、ＥＮＣＰ…イネーブル信号、ＦＢＣＫ…フィードバッククロック信号、ＮＳ…サンプリングノード、ＰＤＳ…位相差信号、ＰＬＳ…パルス信号、ＲＦＣＫ…基準クロック信号、ＳＬＰ…スロープ信号、ＳＰ、ＳＳ…スイッチ回路、ＵＰ…アップ信号、ＶＳＡ…サンプリング電圧

Claims (9)

1. クロック信号のフィードバッククロック信号に基づきスロープ信号を生成するスロープ信号生成回路と、
   基準クロック信号に基づき前記スロープ信号をサンプリングするサンプリング回路を有し、前記サンプリング回路のサンプリング電圧を出力する第１位相比較回路と、
   前記基準クロック信号に基づいてパルス信号を出力するパルサー回路と、
   前記パルス信号のアクティブ期間において、前記サンプリング電圧に応じた電流を出力する第１チャージポンプ回路と、
   前記基準クロック信号と前記フィードバッククロック信号との位相比較に基づく位相差信号を出力する第２位相比較回路と、
   前記位相差信号に応じたチャージポンプ動作を行う第２チャージポンプ回路と、
   前記第１チャージポンプ回路の出力又は前記第２チャージポンプ回路の出力に基づき制御される周波数の前記クロック信号を生成するクロック信号生成回路と、
   前記クロック信号を分周して分周クロック信号を出力する分周回路と、
   前記分周クロック信号のパルス幅を伸長して前記フィードバッククロック信号として出力するパルス幅伸長回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記パルス幅伸長回路は、
   前記パルス信号がアクティブから非アクティブになるタイミング以降に、前記フィードバッククロック信号がアクティブから非アクティブになるように、前記パルス幅を伸長することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記パルス幅伸長回路は、
   １段目の伸長ユニットに対して前記分周クロック信号が入力され、各伸長ユニットが、前段の伸長ユニットから入力される信号のパルス幅を伸長して後段の伸長ユニットに出力する複数の伸長ユニットと、
   前記複数の伸長ユニットの出力の論理和の信号を前記フィードバッククロック信号として出力する論理和回路と、
   を含むことを特徴とする回路装置。
4. 請求項１又は２に記載の回路装置において、
   前記パルス幅伸長回路は、
   前記分周クロック信号と前記パルス信号が入力され、前記分周クロック信号がアクティブになったタイミングでアクティブになり、前記パルス信号がアクティブから非アクティブになったタイミングで非アクティブになる前記フィードバッククロック信号を出力する論理回路を含むことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記第２位相比較回路は、
   前記基準クロック信号と前記フィードバッククロック信号との位相差がデッドゾーンに入ったか否かを検出するデッドゾーン検出回路を含み、前記位相差が前記デッドゾーンに入っていない場合に、前記基準クロック信号と前記フィードバッククロック信号との位相比較に基づく前記位相差信号を出力することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記パルス幅伸長回路は、
   前記位相差が前記デッドゾーンに入っていない非デッドゾーン期間では、前記分周クロック信号を前記フィードバッククロック信号として出力し、
   前記位相差が前記デッドゾーンに入ったデッドゾーン期間では、前記分周クロック信号の前記パルス幅を伸長して前記フィードバッククロック信号として出力することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記スロープ信号生成回路は、
   高電位側電源ノードと低電位側電源ノードとの間に直列に設けられるＰ型のトランジスター、可変抵抗及びＮ型のトランジスターを含み、
   前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターのゲートは前記フィードバッククロック信号に基づき制御され、
   前記サンプリング回路は、
   前記スロープ信号生成回路の出力ノードと前記サンプリング電圧のサンプリングノードとの間に設けられ、前記基準クロック信号に基づきオン又はオフになるサンプリング用スイッチ回路と、
   前記サンプリングノードに一端が接続されるサンプリング用キャパシターと、
   を含むことを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記クロック信号生成回路は、
   前記第１チャージポンプ回路の出力又は前記第２チャージポンプ回路の出力に基づいて発振周波数の制御電圧を出力するループフィルター回路と、
   前記制御電圧に応じた前記発振周波数の前記クロック信号を生成する電圧制御発振回路と、
   を含むことを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置と、
   前記基準クロック信号を生成するための振動子と、
   を含むことを特徴とする発振器。

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