JP3294116B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3294116B2 JP3294116B2 JP25319196A JP25319196A JP3294116B2 JP 3294116 B2 JP3294116 B2 JP 3294116B2 JP 25319196 A JP25319196 A JP 25319196A JP 25319196 A JP25319196 A JP 25319196A JP 3294116 B2 JP3294116 B2 JP 3294116B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えば発振回路
を有する半導体集積回路に係わり、特に、水平同期信号
の周波数を広範囲に可変することが可能なモニタやテレ
ビジョン受像機に適用される水平発振回路に関する。
を有する半導体集積回路に係わり、特に、水平同期信号
の周波数を広範囲に可変することが可能なモニタやテレ
ビジョン受像機に適用される水平発振回路に関する。
【０００２】
【従来の技術】例えばコンピュータに使用されるモニタ
やテレビジョン受像機の水平発振回路にはＰＬＬ(Phase
Locked Loop) 回路が使用されている。このＰＬＬ回路
には通常のテレビジョン受像機で使用される水平同期信
号のｎ倍（ｎは整数）のクロック信号を発生する電圧制
御発振器（以下、ＶＣＯと称す）が設けられている。
やテレビジョン受像機の水平発振回路にはＰＬＬ(Phase
Locked Loop) 回路が使用されている。このＰＬＬ回路
には通常のテレビジョン受像機で使用される水平同期信
号のｎ倍（ｎは整数）のクロック信号を発生する電圧制
御発振器（以下、ＶＣＯと称す）が設けられている。
【０００３】従来、このＶＣＯは単一の周波数を発生す
ればよかった。しかし、近時、開発されているマルチス
キャンモニタと称するモニタは、スキャン速度が切換え
可能とされている。この種のモニタにコンピュータから
供給される水平同期信号の周波数は、例えば２０ｋＨｚ
〜１００ｋＨｚの範囲で変化する。このため、水平発振
回路に適用されるＶＣＯは、水平同期信号の広い周波数
範囲で発振可能であることが要求される。
ればよかった。しかし、近時、開発されているマルチス
キャンモニタと称するモニタは、スキャン速度が切換え
可能とされている。この種のモニタにコンピュータから
供給される水平同期信号の周波数は、例えば２０ｋＨｚ
〜１００ｋＨｚの範囲で変化する。このため、水平発振
回路に適用されるＶＣＯは、水平同期信号の広い周波数
範囲で発振可能であることが要求される。
【０００４】
【発明が解決しようとする課題】ところで、１つのＶＣ
Ｏを広い周波数の範囲で発振させようとした場合、この
ＶＣＯは高い発振ゲインを必要とする。このようにゲイ
ンを高くした場合、周波数応答速度が速くなるため、ジ
ッタ特性が劣化する。
Ｏを広い周波数の範囲で発振させようとした場合、この
ＶＣＯは高い発振ゲインを必要とする。このようにゲイ
ンを高くした場合、周波数応答速度が速くなるため、ジ
ッタ特性が劣化する。
【０００５】そこで、発振周波数の範囲が異なった複数
のＶＣＯを設け、これら複数のＶＣＯを水平同期信号の
周波数に応じて切換えて動作させることが考えられる。
しかし、この場合、複数のＶＣＯを必要とするととも
に、これらＶＣＯを切換えるために、水平同期信号の周
波数に応じた電圧を発生する周波数電圧変換器を必要と
するため回路規模が大きくなるという問題が発生する。
のＶＣＯを設け、これら複数のＶＣＯを水平同期信号の
周波数に応じて切換えて動作させることが考えられる。
しかし、この場合、複数のＶＣＯを必要とするととも
に、これらＶＣＯを切換えるために、水平同期信号の周
波数に応じた電圧を発生する周波数電圧変換器を必要と
するため回路規模が大きくなるという問題が発生する。
【０００６】この発明は、上記課題を解決するものであ
り、その目的とするところは、ＶＣＯの発振ゲインを低
く抑え、ジッタ特性の劣化を防止することが可能である
とともに、回路規模の増大を防止し得る水平発振回路を
提供しようとするものである。
り、その目的とするところは、ＶＣＯの発振ゲインを低
く抑え、ジッタ特性の劣化を防止することが可能である
とともに、回路規模の増大を防止し得る水平発振回路を
提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明は、上記課題を
解決するため、水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、前記水平同期信号の位相と基準信号の位相とを
比較し、これらの位相差に対応する信号を出力する位相
比較回路と、この位相比較回路の出力信号が供給され、
この出力信号から制御電圧を生成するフィルタ回路と、
前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、前記電圧制御発振器の出力信号を分周し、前
記基準信号を生成する分周手段とを具備し、前記電圧制
御発振器は、直列接続された奇数個のインバータ回路
と、前記切換え信号に応じて、これらインバータ回路の
出力信号の１つを選択し、先頭のインバータ回路に供給
する選択手段とを具備し、前記インバータ回路は前記制
御電圧に応じてディメンジョンが切換えられるトランジ
スタを有し、前記各インバータ回路は、電流通路が直列
接続された第１導電型の第１、第２のトランジスタと、
電流通路が前記第１、第２のトランジスタと直列接続さ
れ、ゲートが前記第１、第２のトランジスタのゲートと
共通接続された第２導電型の第３、第４のトランジスタ
と、前記第１のトランジスタに電流通路が並列接続さ
れ、ゲートに前記制御電圧が供給された第１導電型の第
５のトランジスタとを具備している。
解決するため、水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、前記水平同期信号の位相と基準信号の位相とを
比較し、これらの位相差に対応する信号を出力する位相
比較回路と、この位相比較回路の出力信号が供給され、
この出力信号から制御電圧を生成するフィルタ回路と、
前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、前記電圧制御発振器の出力信号を分周し、前
記基準信号を生成する分周手段とを具備し、前記電圧制
御発振器は、直列接続された奇数個のインバータ回路
と、前記切換え信号に応じて、これらインバータ回路の
出力信号の１つを選択し、先頭のインバータ回路に供給
する選択手段とを具備し、前記インバータ回路は前記制
御電圧に応じてディメンジョンが切換えられるトランジ
スタを有し、前記各インバータ回路は、電流通路が直列
接続された第１導電型の第１、第２のトランジスタと、
電流通路が前記第１、第２のトランジスタと直列接続さ
れ、ゲートが前記第１、第２のトランジスタのゲートと
共通接続された第２導電型の第３、第４のトランジスタ
と、前記第１のトランジスタに電流通路が並列接続さ
れ、ゲートに前記制御電圧が供給された第１導電型の第
５のトランジスタとを具備している。
【０００８】
【０００９】また、この発明は、水平同期信号の周波数
を検出し、この検出した周波数に応じて切換え信号を生
成する周波数検出回路と、前記水平同期信号の位相と基
準信号の位相とを比較し、これらの位相差に対応する信
号を出力する位相比較回路と、前記位相比較回路の出力
信号が供給され、この出力信号から制御電圧を生成する
フィルタ回路と、前記水平同期信号の整数倍の周波数が
複数の周波数範囲に分割され、前記フィルタ回路から供
給される制御電圧に応じて前記各周波数範囲の信号を発
振する複数の発振モードを有し、この発振モードが前記
周波数検出手段から出力される切換え信号に応じて切換
えられる電圧制御発振器と、前記電圧制御発振器の出力
信号を分周し、前記基準信号を生成する分周手段と、前
記電圧制御発振器の出力信号が供給され、水平駆動パル
ス信号を生成する水平ドライブ回路と、前記周波数検出
手段から出力される切換え信号に応じて前記水平ドライ
ブ回路を制御する偏向切換え回路と、前記周波数検出手
段から出力される切換え信号に応じて、前記電圧制御発
振器と前記偏向切換え回路の動作順序を設定する設定回
路とを具備している。
を検出し、この検出した周波数に応じて切換え信号を生
成する周波数検出回路と、前記水平同期信号の位相と基
準信号の位相とを比較し、これらの位相差に対応する信
号を出力する位相比較回路と、前記位相比較回路の出力
信号が供給され、この出力信号から制御電圧を生成する
フィルタ回路と、前記水平同期信号の整数倍の周波数が
複数の周波数範囲に分割され、前記フィルタ回路から供
給される制御電圧に応じて前記各周波数範囲の信号を発
振する複数の発振モードを有し、この発振モードが前記
周波数検出手段から出力される切換え信号に応じて切換
えられる電圧制御発振器と、前記電圧制御発振器の出力
信号を分周し、前記基準信号を生成する分周手段と、前
記電圧制御発振器の出力信号が供給され、水平駆動パル
ス信号を生成する水平ドライブ回路と、前記周波数検出
手段から出力される切換え信号に応じて前記水平ドライ
ブ回路を制御する偏向切換え回路と、前記周波数検出手
段から出力される切換え信号に応じて、前記電圧制御発
振器と前記偏向切換え回路の動作順序を設定する設定回
路とを具備している。
【００１０】すなわち、この発明によれば、１つの電圧
制御発振器によって周波数範囲が広い信号を発振でき
る。しかも、電圧制御発振器の各発振モードは、周波数
の範囲が狭いため、電圧制御発振器の発振ゲインを低く
することができジッタを低減できる。周波数検出回路は
簡単な回路によって構成できるため、全体的な回路規模
の増大を抑えることができる。
制御発振器によって周波数範囲が広い信号を発振でき
る。しかも、電圧制御発振器の各発振モードは、周波数
の範囲が狭いため、電圧制御発振器の発振ゲインを低く
することができジッタを低減できる。周波数検出回路は
簡単な回路によって構成できるため、全体的な回路規模
の増大を抑えることができる。
【００１１】
【発明の実施の形態】以下、この発明の実施例について
図面を参照して説明する。図１は、この発明の第１の実
施例を示すものである。図１において、ＰＬＬ回路１６
は、位相比較器１１、低域フィルタとしてのループフィ
ルタ１２、ＶＣＯ１３、分周器１４によって構成されて
いる。前記位相比較器１１の第１の入力端には、例えば
図示せぬコンピュータから出力される広い範囲で周波数
が変化する水平同期信号ｆH が供給され、第２の入力端
には前記分周器１４から出力される水平同期信号ｆH と
ほぼ同一周波数の基準信号ｆr が供給される。この位相
比較器１１は水平同期信号ｆH と基準信号ｆr との位相
差を検出する。この検出した位相差に対応した信号は前
記ループフィルタ１２に供給され、このループフィルタ
１２からは入力した信号に対応する制御電圧ＶL が出力
される。この制御電圧ＶL は前記ＶＣＯ１３に供給され
る。このＶＣＯ１３は、ループフィルタ１２から供給さ
れる制御電圧ＶL に応じて信号ｎｆH を発生する。この
信号ｎｆH は水平同期信号ｆH のｎ倍（ｎは整数）の周
波数を有している。前記ＶＣＯ１３は、後述するよう
に、広い周波数範囲を複数の範囲に分割した複数の発振
モードを有し、各発振モードでの発振周波数の範囲を狭
く設定し、発振ゲインが下げられている。このＶＣＯ１
３から出力される信号ｎｆH は図示せぬ水平ドライブ回
路に供給されるとともに、分周器１４に供給される。こ
の分周器１４は入力された信号の周期を１／ｎに分周
し、前記基準信号ｆr を生成する。
図面を参照して説明する。図１は、この発明の第１の実
施例を示すものである。図１において、ＰＬＬ回路１６
は、位相比較器１１、低域フィルタとしてのループフィ
ルタ１２、ＶＣＯ１３、分周器１４によって構成されて
いる。前記位相比較器１１の第１の入力端には、例えば
図示せぬコンピュータから出力される広い範囲で周波数
が変化する水平同期信号ｆH が供給され、第２の入力端
には前記分周器１４から出力される水平同期信号ｆH と
ほぼ同一周波数の基準信号ｆr が供給される。この位相
比較器１１は水平同期信号ｆH と基準信号ｆr との位相
差を検出する。この検出した位相差に対応した信号は前
記ループフィルタ１２に供給され、このループフィルタ
１２からは入力した信号に対応する制御電圧ＶL が出力
される。この制御電圧ＶL は前記ＶＣＯ１３に供給され
る。このＶＣＯ１３は、ループフィルタ１２から供給さ
れる制御電圧ＶL に応じて信号ｎｆH を発生する。この
信号ｎｆH は水平同期信号ｆH のｎ倍（ｎは整数）の周
波数を有している。前記ＶＣＯ１３は、後述するよう
に、広い周波数範囲を複数の範囲に分割した複数の発振
モードを有し、各発振モードでの発振周波数の範囲を狭
く設定し、発振ゲインが下げられている。このＶＣＯ１
３から出力される信号ｎｆH は図示せぬ水平ドライブ回
路に供給されるとともに、分周器１４に供給される。こ
の分周器１４は入力された信号の周期を１／ｎに分周
し、前記基準信号ｆr を生成する。
【００１２】一方、周波数検出回路１５には前記水平同
期信号ｆH 及びクロック信号ＣＬが供給される。この周
波数検出回路１５は、図１０に示すように、例えばクロ
ック信号ＣＬを計数するカウンタ１５ａと、このカウン
タ１５ａに接続されたデコーダ１５ｂとによって構成さ
れている。前記カウンタ１５ａは入力された水平同期信
号ｆH の１周期、即ち１Ｈの期間にクロック信号ＣＬを
計数することにより、水平同期信号ｆH の周波数を検出
する。デコーダ１５ｂは検出した周波数に応じて、前記
ＶＣＯ１３の発振モードを切換えるモード切換え信号Ｍ
Ｓｎ（ｎ＝１〜４）を出力する。この実施例の場合、デ
コーダ１５ｂは検出した周波数に応じて、例えばモード
切換え信号ＭＳ１〜ＭＳ４の内のいずれか１つを例えば
ハイレベルに設定する。
期信号ｆH 及びクロック信号ＣＬが供給される。この周
波数検出回路１５は、図１０に示すように、例えばクロ
ック信号ＣＬを計数するカウンタ１５ａと、このカウン
タ１５ａに接続されたデコーダ１５ｂとによって構成さ
れている。前記カウンタ１５ａは入力された水平同期信
号ｆH の１周期、即ち１Ｈの期間にクロック信号ＣＬを
計数することにより、水平同期信号ｆH の周波数を検出
する。デコーダ１５ｂは検出した周波数に応じて、前記
ＶＣＯ１３の発振モードを切換えるモード切換え信号Ｍ
Ｓｎ（ｎ＝１〜４）を出力する。この実施例の場合、デ
コーダ１５ｂは検出した周波数に応じて、例えばモード
切換え信号ＭＳ１〜ＭＳ４の内のいずれか１つを例えば
ハイレベルに設定する。
【００１３】モード切換え信号ＭＳｎは、後述する各実
施例に応じて適宜設定される。すなわち、このデコーダ
１５ｂの構成は各実施例に応じて変えられる。このた
め、モード切換え信号ＭＳ１〜ＭＳ４は検出した周波数
に応じて、例えばその少なくとも１つをハイレベル又は
ローレベルに設定することもできる。この種のデコーダ
は論理回路を用いた周知の技術で構成できる。
施例に応じて適宜設定される。すなわち、このデコーダ
１５ｂの構成は各実施例に応じて変えられる。このた
め、モード切換え信号ＭＳ１〜ＭＳ４は検出した周波数
に応じて、例えばその少なくとも１つをハイレベル又は
ローレベルに設定することもできる。この種のデコーダ
は論理回路を用いた周知の技術で構成できる。
【００１４】図２は、前記ＶＣＯ１３の一例を示すもの
である。このＶＣＯ１３は例えばリングオッシレータ２
０とセレクタ２１とによって構成されている。前記リン
グオッシレータ２０は直列接続された奇数個のインバー
タ回路２０1 〜２０n+1 によって構成されている。各イ
ンバータ回路２０1 〜２０n+1 には前記ループフィルタ
１２から出力される制御電圧ＶL が供給されている。
である。このＶＣＯ１３は例えばリングオッシレータ２
０とセレクタ２１とによって構成されている。前記リン
グオッシレータ２０は直列接続された奇数個のインバー
タ回路２０1 〜２０n+1 によって構成されている。各イ
ンバータ回路２０1 〜２０n+1 には前記ループフィルタ
１２から出力される制御電圧ＶL が供給されている。
【００１５】また、インバータ回路２０n-5 、２０
n-3 、２０n-1 、２０n+1 の各出力端は前記セレクタ２
１の入力端に接続されている。このセレクタ２１には前
記周波数検出回路１５から出力されたモード切換え信号
ＭＳｎが供給され、このセレクタ２１はモード切換え信
号ＭＳｎに応じて、前記インバータ回路２０n-5 、２０
n-3 、２０n-1 、２０n+1 から出力される出力信号のう
ちの１つを選択する。即ち、セレクタ２１はモード切換
え信号ＭＳｎに応じて、リングオッシレータ２０を構成
するインバータ回路の段数を切換え、発振モードを切換
える。前記セレクタ２１の出力信号は先頭に位置する前
記インバータ回路２０1 の出力端に供給される。したが
って、このＶＣＯ１３はモード切換え信号ＭＳｎに応じ
て、発振モードが切換えられ、信号ｎｆH を出力する。
n-3 、２０n-1 、２０n+1 の各出力端は前記セレクタ２
１の入力端に接続されている。このセレクタ２１には前
記周波数検出回路１５から出力されたモード切換え信号
ＭＳｎが供給され、このセレクタ２１はモード切換え信
号ＭＳｎに応じて、前記インバータ回路２０n-5 、２０
n-3 、２０n-1 、２０n+1 から出力される出力信号のう
ちの１つを選択する。即ち、セレクタ２１はモード切換
え信号ＭＳｎに応じて、リングオッシレータ２０を構成
するインバータ回路の段数を切換え、発振モードを切換
える。前記セレクタ２１の出力信号は先頭に位置する前
記インバータ回路２０1 の出力端に供給される。したが
って、このＶＣＯ１３はモード切換え信号ＭＳｎに応じ
て、発振モードが切換えられ、信号ｎｆH を出力する。
【００１６】図３は、ＶＣＯ１３の動作を示すものであ
る。このＶＣＯ１３はモード切換え信号ＭＳ１〜ＭＳ４
に応じて発振モードが切換えられる。この切換えられた
各発振モードにおいて、前記ループフィルタ１２から出
力される制御電圧ＶL に応じて、実線で示すように所定
の周波数による発振動作を行う。
る。このＶＣＯ１３はモード切換え信号ＭＳ１〜ＭＳ４
に応じて発振モードが切換えられる。この切換えられた
各発振モードにおいて、前記ループフィルタ１２から出
力される制御電圧ＶL に応じて、実線で示すように所定
の周波数による発振動作を行う。
【００１７】図４は、前記リングオッシレータ２０を構
成するインバータ回路の一例を示すものである。電源Ｖ
ddと接地間にはＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓと称す）Ｐ１、Ｐ２、ＮチャネルＭＯＳＦＥＴ（以
下、ＮＭＯＳと称す）Ｎ１、Ｎ２の電流通路が直列接続
されている。これらＰＭＯＳＰ１、Ｐ２、ＮＭＯＳＮ
１、Ｎ２の各ゲートは共通接続され、ＰＭＯＳＰ２とＮ
ＭＯＳＮ１との接続点は出力端とされている。前記ＰＭ
ＯＳＰ１にはＰＭＯＳＰ３、Ｐ４が並列接続され、これ
らＰＭＯＳＰ３、Ｐ４の各ゲートには前記ループフィル
タ１２から出力される制御電圧ＶL が供給されている。
前記ＰＭＯＳＰ３、Ｐ４に流れる電流は、制御電圧ＶL
に応じて変化する。このため、ＰＭＯＳＰ１に流れる電
流も制御電圧ＶL に応じて変化する。すなわち、このＰ
ＭＯＳＰ１のディメンジョンは制御電圧ＶL に応じて切
換えられ、このディメンジョンの変化に応じてリングオ
ッシレータ２０の発振周波数が変化される。
成するインバータ回路の一例を示すものである。電源Ｖ
ddと接地間にはＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓと称す）Ｐ１、Ｐ２、ＮチャネルＭＯＳＦＥＴ（以
下、ＮＭＯＳと称す）Ｎ１、Ｎ２の電流通路が直列接続
されている。これらＰＭＯＳＰ１、Ｐ２、ＮＭＯＳＮ
１、Ｎ２の各ゲートは共通接続され、ＰＭＯＳＰ２とＮ
ＭＯＳＮ１との接続点は出力端とされている。前記ＰＭ
ＯＳＰ１にはＰＭＯＳＰ３、Ｐ４が並列接続され、これ
らＰＭＯＳＰ３、Ｐ４の各ゲートには前記ループフィル
タ１２から出力される制御電圧ＶL が供給されている。
前記ＰＭＯＳＰ３、Ｐ４に流れる電流は、制御電圧ＶL
に応じて変化する。このため、ＰＭＯＳＰ１に流れる電
流も制御電圧ＶL に応じて変化する。すなわち、このＰ
ＭＯＳＰ１のディメンジョンは制御電圧ＶL に応じて切
換えられ、このディメンジョンの変化に応じてリングオ
ッシレータ２０の発振周波数が変化される。
【００１８】上記実施例によれば、ＶＣＯ１３は複数の
インバータ回路を直列接続したリングオッシレータ２０
によって構成され、周波数検出回路１５によって検出し
た水平同期信号ｆH の周波数に応じて、リングオッシレ
ータ２０を構成するインバータ回路の段数を切換え、発
振モードを切換えている。さらに、各発振モードにおい
て、制御電圧ＶL に応じて発振周波数が変化される。し
たがって、１つのＶＣＯ１３によって周波数範囲が広い
信号を発振できる。しかも、ＶＣＯ１３の各発振モード
は、図３に実線で示すように、周波数の範囲が狭い。こ
のため、図３に破線で示すように、周波数範囲が広い場
合に比べて、ＶＣＯ１３の発振ゲインを低くすることが
でき、ジッタを低減できる。
インバータ回路を直列接続したリングオッシレータ２０
によって構成され、周波数検出回路１５によって検出し
た水平同期信号ｆH の周波数に応じて、リングオッシレ
ータ２０を構成するインバータ回路の段数を切換え、発
振モードを切換えている。さらに、各発振モードにおい
て、制御電圧ＶL に応じて発振周波数が変化される。し
たがって、１つのＶＣＯ１３によって周波数範囲が広い
信号を発振できる。しかも、ＶＣＯ１３の各発振モード
は、図３に実線で示すように、周波数の範囲が狭い。こ
のため、図３に破線で示すように、周波数範囲が広い場
合に比べて、ＶＣＯ１３の発振ゲインを低くすることが
でき、ジッタを低減できる。
【００１９】また、ＶＣＯ１３は従来のように複数のＶ
ＣＯを必要とせず、しかも、周波数検出回路は簡単な回
路によって構成できるため、従来の周波数電圧変換器よ
り回路規模が小さい。したがって、全体的な回路規模の
増大を抑えることができる。
ＣＯを必要とせず、しかも、周波数検出回路は簡単な回
路によって構成できるため、従来の周波数電圧変換器よ
り回路規模が小さい。したがって、全体的な回路規模の
増大を抑えることができる。
【００２０】図５は、前記リングオッシレータ２０を構
成するインバータ回路の他の例を示すものであり、図４
と同一部分には同一符号を付し、異なる部分についての
み説明する。この例では、ＮＭＯＳＮ３、Ｎ４が前記Ｎ
ＭＯＳＮ２にそれぞれ並列接続されている。さらに、前
記ＰＭＯＳＰ３、Ｐ４の各ゲートには前記ループフィル
タ１２の出力端から出力される制御電圧ＶL1が供給さ
れ、前記ＮＭＯＳＮ３、Ｎ４の各ゲートには前記ループ
フィルタ１２の入力端（前記位相比較器１１の出力電
圧）から出力される制御電圧ＶL2が供給されている。
成するインバータ回路の他の例を示すものであり、図４
と同一部分には同一符号を付し、異なる部分についての
み説明する。この例では、ＮＭＯＳＮ３、Ｎ４が前記Ｎ
ＭＯＳＮ２にそれぞれ並列接続されている。さらに、前
記ＰＭＯＳＰ３、Ｐ４の各ゲートには前記ループフィル
タ１２の出力端から出力される制御電圧ＶL1が供給さ
れ、前記ＮＭＯＳＮ３、Ｎ４の各ゲートには前記ループ
フィルタ１２の入力端（前記位相比較器１１の出力電
圧）から出力される制御電圧ＶL2が供給されている。
【００２１】図６は、前記ループフィルタ１２の一例を
示すものである。前記ループフィルタ１２は差動増幅器
３１と抵抗３２、３３、３４、３５によって構成されて
いる。即ち、前記位相比較器１１の出力端は抵抗３２を
介して差動増幅器３１の非反転入力端に接続される。こ
の非反転入力端と差動増幅器３１の出力端３３の相互間
には抵抗３３が接続されている。電源Ｖddと接地間には
抵抗３４、３５が直列接続されている。これら抵抗３
４、３５の接続点は差動増幅器３１の反転入力端に接続
されている。差動増幅器３１の出力端からは前記制御電
圧ＶL1が出力され、位相比較器１１の出力端からは前記
制御電圧ＶL2が出力されている。
示すものである。前記ループフィルタ１２は差動増幅器
３１と抵抗３２、３３、３４、３５によって構成されて
いる。即ち、前記位相比較器１１の出力端は抵抗３２を
介して差動増幅器３１の非反転入力端に接続される。こ
の非反転入力端と差動増幅器３１の出力端３３の相互間
には抵抗３３が接続されている。電源Ｖddと接地間には
抵抗３４、３５が直列接続されている。これら抵抗３
４、３５の接続点は差動増幅器３１の反転入力端に接続
されている。差動増幅器３１の出力端からは前記制御電
圧ＶL1が出力され、位相比較器１１の出力端からは前記
制御電圧ＶL2が出力されている。
【００２２】前記位相比較器１１は例えば水平同期信号
ｆH の位相が基準信号ｆr の位相より進んでいる場合、
ハイレベル信号を出力し、水平同期信号ｆH の位相が基
準信号ｆr の位相より遅れている場合、ローレベル信号
を出力する。また、これら水平同期信号ｆH の位相と基
準信号ｆr の位相が等しい場合、ハイインピーダンス状
態となる。
ｆH の位相が基準信号ｆr の位相より進んでいる場合、
ハイレベル信号を出力し、水平同期信号ｆH の位相が基
準信号ｆr の位相より遅れている場合、ローレベル信号
を出力する。また、これら水平同期信号ｆH の位相と基
準信号ｆr の位相が等しい場合、ハイインピーダンス状
態となる。
【００２３】図５に示す構成のインバータ回路はループ
フィルタ１２の制御電圧ＶL1、及び制御電圧ＶL2に応じ
て、ＰＭＯＳ及びＮＭＯＳのディメンジョンを切換える
ことにより、ＶＣＯ１３の発振周波数を切換えるように
している。このような構成とした場合、発振周波数の範
囲を大きくすることができる。
フィルタ１２の制御電圧ＶL1、及び制御電圧ＶL2に応じ
て、ＰＭＯＳ及びＮＭＯＳのディメンジョンを切換える
ことにより、ＶＣＯ１３の発振周波数を切換えるように
している。このような構成とした場合、発振周波数の範
囲を大きくすることができる。
【００２４】また、上記実施例において、制御電圧ＶL2
を使用せず、ＮＭＯＳＮ３、Ｎ４の各ゲートに固定電圧
を供給することも可能である。この場合、ノイズを低減
することができる。
を使用せず、ＮＭＯＳＮ３、Ｎ４の各ゲートに固定電圧
を供給することも可能である。この場合、ノイズを低減
することができる。
【００２５】図７は、前記リングオッシレータ２０を構
成するインバータ回路の他の例を示すものであり、図６
と同一部分には同一符号を付し、異なる部分についての
み説明する。この例では、ＰＭＯＳＰ１に複数のＰＭＯ
ＳＰ５、Ｐ６、Ｐ７、Ｐ８が接続されている。これらＰ
ＭＯＳＰ５、Ｐ６、Ｐ７、Ｐ８のゲートには前記周波数
検出回路１５から出力されるモード切換え信号ＭＳ１、
ＭＳ２、ＭＳ３、ＭＳ４が供給されている。さらに、前
記ＮＭＯＳＮ３、Ｎ４の各ゲートには前記ループフィル
タ１２の制御電圧ＶL が供給されている。この例の場
合、周波数検出回路１５は、検出した周波数に応じて、
モード切換え信号ＭＳ１〜ＭＳ４の少なくとも１つを例
えばハイレベルに設定する。
成するインバータ回路の他の例を示すものであり、図６
と同一部分には同一符号を付し、異なる部分についての
み説明する。この例では、ＰＭＯＳＰ１に複数のＰＭＯ
ＳＰ５、Ｐ６、Ｐ７、Ｐ８が接続されている。これらＰ
ＭＯＳＰ５、Ｐ６、Ｐ７、Ｐ８のゲートには前記周波数
検出回路１５から出力されるモード切換え信号ＭＳ１、
ＭＳ２、ＭＳ３、ＭＳ４が供給されている。さらに、前
記ＮＭＯＳＮ３、Ｎ４の各ゲートには前記ループフィル
タ１２の制御電圧ＶL が供給されている。この例の場
合、周波数検出回路１５は、検出した周波数に応じて、
モード切換え信号ＭＳ１〜ＭＳ４の少なくとも１つを例
えばハイレベルに設定する。
【００２６】前記ＰＭＯＳＰ１のディメンジョンは、モ
ード切換え信号ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４によっ
てＰＭＯＳＰ５、Ｐ６、Ｐ７、Ｐ８の導通数を変えるこ
とにより切換えられる。ＰＭＯＳＰ１のディメンジョン
を切換えることにより、ＶＣＯの発振モードが切換えら
れる。したがって、リングオッシレータ２０を構成する
インバータ回路を上記のような構成とした場合、図２に
示すセレクタ２１は不要となるため、最終段のインバー
タ回路の出力信号を先頭のインバータ回路の入力端にフ
ィードバックする構成とすればよい。
ード切換え信号ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４によっ
てＰＭＯＳＰ５、Ｐ６、Ｐ７、Ｐ８の導通数を変えるこ
とにより切換えられる。ＰＭＯＳＰ１のディメンジョン
を切換えることにより、ＶＣＯの発振モードが切換えら
れる。したがって、リングオッシレータ２０を構成する
インバータ回路を上記のような構成とした場合、図２に
示すセレクタ２１は不要となるため、最終段のインバー
タ回路の出力信号を先頭のインバータ回路の入力端にフ
ィードバックする構成とすればよい。
【００２７】図８は、前記ＶＣＯ１３の他の例を示すも
のである。図２に示す例では、複数のインバータ回路に
よってリングオッシレータを構成したが、この例では直
列接続された奇数個の差動増幅器５１1 〜５１n 、５１
n+1 及びセレクタ５２によって構成されている。前記差
動増幅器５１1 〜５１n 、５１n+1 には前記制御電圧Ｖ
L1、ＶL2が供給されている。
のである。図２に示す例では、複数のインバータ回路に
よってリングオッシレータを構成したが、この例では直
列接続された奇数個の差動増幅器５１1 〜５１n 、５１
n+1 及びセレクタ５２によって構成されている。前記差
動増幅器５１1 〜５１n 、５１n+1 には前記制御電圧Ｖ
L1、ＶL2が供給されている。
【００２８】前記セレクタ５２は前記モード切換え信号
ＭＳｎに応じて差動増幅器５１n 、５１n+1 の出力信号
を選択する。ここで、セレクタ５２は奇数段目の差動増
幅器の出力信号を選択する場合、その差動増幅器の非反
転出力信号及び反転出力信号を差動増幅器５１1 の非反
転入力端及び反転入力端にそれぞれ供給する。また、偶
数段目の差動増幅器の出力信号を選択する場合、その差
動増幅器の反転出力信号及び非反転出力信号を差動増幅
器５１1 の非反転入力端及び反転入力端にそれぞれ供給
する。
ＭＳｎに応じて差動増幅器５１n 、５１n+1 の出力信号
を選択する。ここで、セレクタ５２は奇数段目の差動増
幅器の出力信号を選択する場合、その差動増幅器の非反
転出力信号及び反転出力信号を差動増幅器５１1 の非反
転入力端及び反転入力端にそれぞれ供給する。また、偶
数段目の差動増幅器の出力信号を選択する場合、その差
動増幅器の反転出力信号及び非反転出力信号を差動増幅
器５１1 の非反転入力端及び反転入力端にそれぞれ供給
する。
【００２９】図８に示すＶＣＯを用いた場合において
も、前記実施例と同様の効果を得ることができる。さら
に、各差動増幅器は図示せぬ定電流源を有している。こ
のため、インバータ回路に比べてスイッチング時のノイ
ズ及び電源変動によるノイズが少ない。したがって、ジ
ッタ特性がインバータ回路を用いたリングオッシレータ
に比べて優れている。
も、前記実施例と同様の効果を得ることができる。さら
に、各差動増幅器は図示せぬ定電流源を有している。こ
のため、インバータ回路に比べてスイッチング時のノイ
ズ及び電源変動によるノイズが少ない。したがって、ジ
ッタ特性がインバータ回路を用いたリングオッシレータ
に比べて優れている。
【００３０】図９は、この発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付す。この実
施例は、水平同期信号の周波数に応じてＶＣＯの発振モ
ードを切換えるタイミングと、水平ドライブ回路の水平
リニアリティを補償するタイミング変化させる。
のであり、図１と同一部分には同一符号を付す。この実
施例は、水平同期信号の周波数に応じてＶＣＯの発振モ
ードを切換えるタイミングと、水平ドライブ回路の水平
リニアリティを補償するタイミング変化させる。
【００３１】図９において、前記周波数検出回路１５の
出力端には、第１のタイマ６１を介して前記ＶＣＯ１３
が接続されるとともに、第２のタイマ６２を介して偏向
切換え回路６３が接続される。前記ＶＣＯ１３の出力信
号ｎｆH は水平ドライブ回路６４に供給される。前記偏
向切換え回路６３は水平ドライブ回路６４に接続され
る。水平ドライブ回路６４は容量を切換えることが可能
なコンデンサＣｐが設けられており、このコンデンサの
容量を変えることにより、水平リニアリティを補償でき
る。前記偏向切換え回路６３は水平同期信号の周波数に
応じて、前記水平ドライブ回路６４に設けられたコンデ
ンサＣｐの容量を切換える。前記偏向切換え回路６３と
水平ドライブ回路６４を除く、前記周波数検出回路１
５、ＰＬＬ回路１６、第１、第２のタイマ６１、６２は
集積回路化される。
出力端には、第１のタイマ６１を介して前記ＶＣＯ１３
が接続されるとともに、第２のタイマ６２を介して偏向
切換え回路６３が接続される。前記ＶＣＯ１３の出力信
号ｎｆH は水平ドライブ回路６４に供給される。前記偏
向切換え回路６３は水平ドライブ回路６４に接続され
る。水平ドライブ回路６４は容量を切換えることが可能
なコンデンサＣｐが設けられており、このコンデンサの
容量を変えることにより、水平リニアリティを補償でき
る。前記偏向切換え回路６３は水平同期信号の周波数に
応じて、前記水平ドライブ回路６４に設けられたコンデ
ンサＣｐの容量を切換える。前記偏向切換え回路６３と
水平ドライブ回路６４を除く、前記周波数検出回路１
５、ＰＬＬ回路１６、第１、第２のタイマ６１、６２は
集積回路化される。
【００３２】前記周波数検出回路１５は前記ＶＣＯ１３
を制御するためのモード切換え信号ＭＳｎ、前記偏向切
換え回路６３を制御するための制御信号ＭＳ２ｎ、前記
第１、第２のタイマ６１、６２を制御するための制御信
号ＴＳ１、ＴＳ２を出力する。前記制御信号ＴＳ１、Ｔ
Ｓ２は相補的な信号であり、前記第１、第２のタイマ６
１、６２は制御信号ＴＳ１、ＴＳ２により第１、第２の
動作モードの内の一方がそれぞれ設定される。第１、第
２のタイマ６１、６２は第１の動作モードが設定された
場合、入力された信号を即出力し、第２の動作モードが
設定された場合、入力された信号を１００〜２００ｎｓ
遅延して出力する。
を制御するためのモード切換え信号ＭＳｎ、前記偏向切
換え回路６３を制御するための制御信号ＭＳ２ｎ、前記
第１、第２のタイマ６１、６２を制御するための制御信
号ＴＳ１、ＴＳ２を出力する。前記制御信号ＴＳ１、Ｔ
Ｓ２は相補的な信号であり、前記第１、第２のタイマ６
１、６２は制御信号ＴＳ１、ＴＳ２により第１、第２の
動作モードの内の一方がそれぞれ設定される。第１、第
２のタイマ６１、６２は第１の動作モードが設定された
場合、入力された信号を即出力し、第２の動作モードが
設定された場合、入力された信号を１００〜２００ｎｓ
遅延して出力する。
【００３３】水平同期信号の周波数が低い状態から高い
状態に切換わった場合、制御信号ＴＳ１、ＴＳ２に応じ
て第１のタイマ６１が第１の動作モードに設定され、第
２のタイマ６２が第２の動作モードに設定される。した
がって、先ず、第１のタイマ６１を介してモード切換え
信号ＭＳｎがＶＣＯ１３に供給され、ＶＣＯ１３の発振
周波数が高くされる。この後、第２のタイマ６２を介し
て制御信号ＭＳ２ｎが偏向切換え回路６３に供給され、
偏向切換え回路６３により、水平ドライブ回路６４に設
けられたコンデンサＣｐの容量が切換えられる。
状態に切換わった場合、制御信号ＴＳ１、ＴＳ２に応じ
て第１のタイマ６１が第１の動作モードに設定され、第
２のタイマ６２が第２の動作モードに設定される。した
がって、先ず、第１のタイマ６１を介してモード切換え
信号ＭＳｎがＶＣＯ１３に供給され、ＶＣＯ１３の発振
周波数が高くされる。この後、第２のタイマ６２を介し
て制御信号ＭＳ２ｎが偏向切換え回路６３に供給され、
偏向切換え回路６３により、水平ドライブ回路６４に設
けられたコンデンサＣｐの容量が切換えられる。
【００３４】一方、水平同期信号の周波数が高い状態か
ら低い状態に切換わった場合、制御信号ＴＳ１、ＴＳ２
に応じて第１のタイマ６１が第２の動作モードに設定さ
れ、第２のタイマ６２が第１の動作モードに設定され
る。したがって、先ず、第２のタイマ６２を介して制御
信号ＭＳ２ｎが偏向切換え回路６３に供給され、偏向切
換え回路６３により、水平ドライブ回路６４に設けられ
たコンデンサＣｐの容量が切換えられる。この後、第１
のタイマ６１を介してモード切換え信号ＭＳｎがＶＣＯ
１３に供給され、ＶＣＯ１３の発振周波数が低下され
る。
ら低い状態に切換わった場合、制御信号ＴＳ１、ＴＳ２
に応じて第１のタイマ６１が第２の動作モードに設定さ
れ、第２のタイマ６２が第１の動作モードに設定され
る。したがって、先ず、第２のタイマ６２を介して制御
信号ＭＳ２ｎが偏向切換え回路６３に供給され、偏向切
換え回路６３により、水平ドライブ回路６４に設けられ
たコンデンサＣｐの容量が切換えられる。この後、第１
のタイマ６１を介してモード切換え信号ＭＳｎがＶＣＯ
１３に供給され、ＶＣＯ１３の発振周波数が低下され
る。
【００３５】図１１は、前記周波数検出回路１５を示し
ている。周波数検出回路１５は、例えばカウンタ１５
ａ、第１のデコーダ１５ｂ、第２のデコーダ１５ｃ、第
１、第２のメモリ１５ｄ、１５ｅ、比較器１５ｆによっ
て構成されている。前記カウンタ１５ａ、第１のデコー
ダ１５ｂは図１０と同様である。前記第２のデコーダ１
５ｃは、カウンタ１５ａの出力端に接続されている。こ
の第２のデコーダ１５ｃは、カウンタ１５ａから出力さ
れる水平同期信号の周波数に応じて、前記水平ドライブ
回路６４に設けられたコンデンサＣｐの容量を切換える
ための前記制御信号ＭＳ２ｎを生成する。
ている。周波数検出回路１５は、例えばカウンタ１５
ａ、第１のデコーダ１５ｂ、第２のデコーダ１５ｃ、第
１、第２のメモリ１５ｄ、１５ｅ、比較器１５ｆによっ
て構成されている。前記カウンタ１５ａ、第１のデコー
ダ１５ｂは図１０と同様である。前記第２のデコーダ１
５ｃは、カウンタ１５ａの出力端に接続されている。こ
の第２のデコーダ１５ｃは、カウンタ１５ａから出力さ
れる水平同期信号の周波数に応じて、前記水平ドライブ
回路６４に設けられたコンデンサＣｐの容量を切換える
ための前記制御信号ＭＳ２ｎを生成する。
【００３６】前記第１のデコーダ１５ｂの出力端には第
１、第２のメモリ１５ｄ、１５ｅが順次接続されてい
る。第１のメモリ１５ｄは第１のデコーダ１５ｂから出
力される現在のモード切換え信号を記憶し、第２のメモ
リ１５ｅは前回のモード切換え信号を記憶している。こ
れら第１、第２のメモリ１５ｄ、１５ｅに記憶されるデ
ータは第１のデコーダ１５ｂから出力されるモード切換
え信号が変化した場合に更新される。第１、第２のメモ
リ１５ｄ、１５ｅは前記比較器１５ｆの入力端に接続さ
れている。この比較器１５ｆは第１のメモリ１５ｄに記
憶されたモード切換え信号と、第２のメモリ１５ｅに記
憶されたモード切換え信号とを比較し、この比較結果に
応じて、前記制御信号ＴＳ１、ＴＳ２を出力する。すな
わち、この比較結果に応じて、水平同期信号の周波数が
低い状態から高い状態に切換わったか、高い状態から低
い状態に切換わったかが分かる。水平同期信号の周波数
が低い状態から高い状態に切換わった場合、比較器１５
ｆは制御信号ＴＳ１を例えばローレベルに設定し、制御
信号ＴＳ２をハイレベルに設定する。一方、水平同期信
号の周波数が高い状態から低い状態に切換わった場合、
比較器１５ｆは制御信号ＴＳ１をハイレベルに設定し、
制御信号ＴＳ２をローレベルに設定する。
１、第２のメモリ１５ｄ、１５ｅが順次接続されてい
る。第１のメモリ１５ｄは第１のデコーダ１５ｂから出
力される現在のモード切換え信号を記憶し、第２のメモ
リ１５ｅは前回のモード切換え信号を記憶している。こ
れら第１、第２のメモリ１５ｄ、１５ｅに記憶されるデ
ータは第１のデコーダ１５ｂから出力されるモード切換
え信号が変化した場合に更新される。第１、第２のメモ
リ１５ｄ、１５ｅは前記比較器１５ｆの入力端に接続さ
れている。この比較器１５ｆは第１のメモリ１５ｄに記
憶されたモード切換え信号と、第２のメモリ１５ｅに記
憶されたモード切換え信号とを比較し、この比較結果に
応じて、前記制御信号ＴＳ１、ＴＳ２を出力する。すな
わち、この比較結果に応じて、水平同期信号の周波数が
低い状態から高い状態に切換わったか、高い状態から低
い状態に切換わったかが分かる。水平同期信号の周波数
が低い状態から高い状態に切換わった場合、比較器１５
ｆは制御信号ＴＳ１を例えばローレベルに設定し、制御
信号ＴＳ２をハイレベルに設定する。一方、水平同期信
号の周波数が高い状態から低い状態に切換わった場合、
比較器１５ｆは制御信号ＴＳ１をハイレベルに設定し、
制御信号ＴＳ２をローレベルに設定する。
【００３７】図１２は、前記第１のタイマ６１の構成を
示している。第２のタイマ６２は第１のタイマ６１と同
一構成であるため説明は省略する。モード切換え信号Ｍ
Ｓｎ（第２のタイマの場合、制御信号ＭＳ２ｎ）は、不
一致検出器６１ａに供給される。この不一致検出器６１
ａは、例えば複数の排他的論理和回路により構成されて
おり、モード切換え信号ＭＳｎが変化した場合、信号を
出力する。この不一致検出器６１ａの出力信号は例えば
プリセット型のダウンカウンタ６１ｂのプリセット端子
ＰＳに供給される。
示している。第２のタイマ６２は第１のタイマ６１と同
一構成であるため説明は省略する。モード切換え信号Ｍ
Ｓｎ（第２のタイマの場合、制御信号ＭＳ２ｎ）は、不
一致検出器６１ａに供給される。この不一致検出器６１
ａは、例えば複数の排他的論理和回路により構成されて
おり、モード切換え信号ＭＳｎが変化した場合、信号を
出力する。この不一致検出器６１ａの出力信号は例えば
プリセット型のダウンカウンタ６１ｂのプリセット端子
ＰＳに供給される。
【００３８】このダウンカウンタ６１ｂには、マルチプ
レクサ（ＭＰＸ）６１ｃの出力端が接続されている。こ
のマルチプレクサ６１ｃの入力端には、時間データＮ
１、Ｎ２が供給されている。時間データＮ１は、例えば
０ｎｓの遅延時間を設定する数値であり、時間データＮ
２は例えば１００〜２００ｎｓの遅延時間を設定する数
値である。マルチプレクサ６１ｃは制御信号ＴＳ１に応
じて時間データＮ１、Ｎ２の内の一方を選択し、ダウン
カウンタ６１ｂに供給する。このダウンカウンタ６１ｂ
は前記プリセット端子ＰＳに不一致検出器６１ａから出
力される信号が供給された場合、マルチプレクサ６１ｃ
から出力される時間データをセットする。
レクサ（ＭＰＸ）６１ｃの出力端が接続されている。こ
のマルチプレクサ６１ｃの入力端には、時間データＮ
１、Ｎ２が供給されている。時間データＮ１は、例えば
０ｎｓの遅延時間を設定する数値であり、時間データＮ
２は例えば１００〜２００ｎｓの遅延時間を設定する数
値である。マルチプレクサ６１ｃは制御信号ＴＳ１に応
じて時間データＮ１、Ｎ２の内の一方を選択し、ダウン
カウンタ６１ｂに供給する。このダウンカウンタ６１ｂ
は前記プリセット端子ＰＳに不一致検出器６１ａから出
力される信号が供給された場合、マルチプレクサ６１ｃ
から出力される時間データをセットする。
【００３９】このダウンカウンタ６１ｂのクロック入力
端ＣＫにはフリップフロップ回路６１ｄを介してクロッ
ク信号φが供給されている。このダウンカウンタ６１ｂ
はクロック信号φに応じて、セットされた時間データを
ダウンカウントする。このダウンカウンタ６１ｂの出力
信号はオール“０”検出器６１ｅに供給される。この検
出器６１ｄはダウンカウンタ６１ｂの出力信号がオール
“０”となった場合、ハイレベルの信号Ｄ１を出力す
る。この信号は前記フリップフロップ回路６１ｄ及びパ
ルス発生器６１ｆに供給される。前記フリップフロップ
回路６１ｄはこの信号Ｄ１により、リセットされる。こ
のため、ダウンカウンタ６１ｂへのクロック信号φの供
給が停止される。また、前記パルス発生器６１ｆは前記
信号Ｄ１に応じてパルス信号を発生し、このパルス信号
をフリップフロップ回路６１ｇのクロック入力端ＣＫに
供給する。このフリップフロップ回路６１ｇのデータ入
力端Ｄには前記モード切換え信号ＭＳｎが供給されてい
る。フリップフロップ回路６１ｇはパルス発生器６１ｆ
からパルス信号が供給された場合、モード切換え信号Ｍ
Ｓｎを出力する。
端ＣＫにはフリップフロップ回路６１ｄを介してクロッ
ク信号φが供給されている。このダウンカウンタ６１ｂ
はクロック信号φに応じて、セットされた時間データを
ダウンカウントする。このダウンカウンタ６１ｂの出力
信号はオール“０”検出器６１ｅに供給される。この検
出器６１ｄはダウンカウンタ６１ｂの出力信号がオール
“０”となった場合、ハイレベルの信号Ｄ１を出力す
る。この信号は前記フリップフロップ回路６１ｄ及びパ
ルス発生器６１ｆに供給される。前記フリップフロップ
回路６１ｄはこの信号Ｄ１により、リセットされる。こ
のため、ダウンカウンタ６１ｂへのクロック信号φの供
給が停止される。また、前記パルス発生器６１ｆは前記
信号Ｄ１に応じてパルス信号を発生し、このパルス信号
をフリップフロップ回路６１ｇのクロック入力端ＣＫに
供給する。このフリップフロップ回路６１ｇのデータ入
力端Ｄには前記モード切換え信号ＭＳｎが供給されてい
る。フリップフロップ回路６１ｇはパルス発生器６１ｆ
からパルス信号が供給された場合、モード切換え信号Ｍ
Ｓｎを出力する。
【００４０】上記構成において、ダウンカウンタ６１ｂ
に０ｎｓの遅延時間に相当する時間データが設定された
場合、検出器６１ｅは直ちに信号Ｄ１を出力する。した
がって、フリップフロップ回路６１ｇは、パルス発生器
６１ｆから供給されるパルス信号に応じて、モード切換
え信号ＭＳｎを直ちに出力する。一方、ダウンカウンタ
６１ｂに１００〜２００ｎｓの遅延時間に相当する数値
の時間データが設定された場合、検出器６１ｅはダウン
カウンタ６１ｂがこの数値を計数終了したとき信号Ｄ１
を出力する。したがって、フリップフロップ回路６１ｇ
は、パルス発生器６１ｆから供給されるパルス信号に応
じて、１００ｎｓ〜２００ｎｓ後にモード切換え信号Ｍ
Ｓｎを出力する。
に０ｎｓの遅延時間に相当する時間データが設定された
場合、検出器６１ｅは直ちに信号Ｄ１を出力する。した
がって、フリップフロップ回路６１ｇは、パルス発生器
６１ｆから供給されるパルス信号に応じて、モード切換
え信号ＭＳｎを直ちに出力する。一方、ダウンカウンタ
６１ｂに１００〜２００ｎｓの遅延時間に相当する数値
の時間データが設定された場合、検出器６１ｅはダウン
カウンタ６１ｂがこの数値を計数終了したとき信号Ｄ１
を出力する。したがって、フリップフロップ回路６１ｇ
は、パルス発生器６１ｆから供給されるパルス信号に応
じて、１００ｎｓ〜２００ｎｓ後にモード切換え信号Ｍ
Ｓｎを出力する。
【００４１】この実施例によれば、発振モードをディジ
タル的に設定でき、しかも、第１、第２のタイマ６１、
６２によって周波数検出回路１５から出力されるモード
切換え信号を所定時間遅延することにより、水平同期信
号の周波数が切換わった場合、ＶＣＯ１３の発振周波数
の切換えタイミングと、水平ドライブ回路６４に設けら
れたコンデンサの容量を切換えるタイミングとの間に時
間差を設定できる。したがって、水平同期信号の周波数
が切換わった過渡時における水平ドライブ回路の負荷を
低減できる。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
タル的に設定でき、しかも、第１、第２のタイマ６１、
６２によって周波数検出回路１５から出力されるモード
切換え信号を所定時間遅延することにより、水平同期信
号の周波数が切換わった場合、ＶＣＯ１３の発振周波数
の切換えタイミングと、水平ドライブ回路６４に設けら
れたコンデンサの容量を切換えるタイミングとの間に時
間差を設定できる。したがって、水平同期信号の周波数
が切換わった過渡時における水平ドライブ回路の負荷を
低減できる。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００４２】
【発明の効果】以上、詳述したように本発明によれば、
１つの電圧制御発振器によって広い周波数範囲の信号を
発振できる。しかも、電圧制御発振器の各発振モード
は、周波数の範囲が狭いため、電圧制御発振器の発振ゲ
インを低くすることができジッタを低減できる。また、
周波数検出回路は簡単な回路によって構成できるため、
全体的な回路規模の増大を抑えることができる。
１つの電圧制御発振器によって広い周波数範囲の信号を
発振できる。しかも、電圧制御発振器の各発振モード
は、周波数の範囲が狭いため、電圧制御発振器の発振ゲ
インを低くすることができジッタを低減できる。また、
周波数検出回路は簡単な回路によって構成できるため、
全体的な回路規模の増大を抑えることができる。
【００４３】さらに、設定回路は、周波数検出回路で検
出された水平同期信号の周波数が低い状態から高い状態
に切換わった場合、電圧制御発振器の発振周波数を切換
えた後、偏向切換え回路により水平ドライブ回路の容量
を切換え、水平同期信号の周波数が高い状態から低い状
態に切換わった場合、偏向切換え回路により水平ドライ
ブ回路の容量を切換えた後、電圧制御発振器の発振周波
数を切換えている。したがって、水平同期信号の周波数
が切換わった過渡時における水平ドライブ回路の負荷を
低減できる。
出された水平同期信号の周波数が低い状態から高い状態
に切換わった場合、電圧制御発振器の発振周波数を切換
えた後、偏向切換え回路により水平ドライブ回路の容量
を切換え、水平同期信号の周波数が高い状態から低い状
態に切換わった場合、偏向切換え回路により水平ドライ
ブ回路の容量を切換えた後、電圧制御発振器の発振周波
数を切換えている。したがって、水平同期信号の周波数
が切換わった過渡時における水平ドライブ回路の負荷を
低減できる。
【図１】この発明の第１の実施例を示す構成図。
【図２】図１に示すＶＣＯを具体的に示す回路図。
【図３】図２の動作を説明するために示す図。
【図４】図１に示すリングオッシレータの一例を示す回
路図。
路図。
【図５】図１に示すリングオッシレータの他の例を示す
回路図。
回路図。
【図６】図１に示すループフィルタの一例を示す回路
図。
図。
【図７】図１に示すリングオッシレータの他の例を示す
回路図。
回路図。
【図８】図１に示すＶＣＯの他の例を示す回路図。
【図９】この発明の第２の実施例を示す構成図。
【図１０】周波数検出回路の一例を示す構成図。
【図１１】周波数検出回路の他の例を示す構成図。
【図１２】タイマの一例を示す構成図。
１１…位相比較器、 １２…ループフィルタ、 １３…ＶＣＯ、 １４…分周器、 １５…周波数検出回路、 １５ａ…カウンタ、 １５ｂ…デコーダ（第１のデコーダ）、 １５ｃ…第２のデコーダ、 １５ｄ、１５ｅ…第１、第２のメモリ、 １５ｆ…比較器、 １６…ＰＬＬ回路、 ２０…リングオッシレータ、 ２０1 〜２０n+1 …インバータ回路、 ２１…セレクタ、 ５１1 〜５１n 、５１n+1 …差動増幅器、 ６１、６２…第１、第２のタイマ、 ６１ａ…不一致検出器、 ６１ｂ…ダウンカウンタ、 ６１ｃ…マルチプレクサ、 ６１ｄ、６１ｇ…フリップフロップ回路、 ６１ｅ…オール“０”検出器、 ６１ｆ…パルス発生器、 ６３…偏向切換え回路、 ６４…水平ドライブ回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14 H03K 3/00 - 3/22 H04N 5/04 - 5/12 H04N 3/16 - 3/40
Claims (7)
- 【請求項１】 水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、 前記水平同期信号の位相と基準信号の位相とを比較し、
これらの位相差に対応する信号を出力する位相比較回路
と、 前記位相比較回路の出力信号が供給され、この出力信号
から制御電圧を生成するフィルタ回路と、 前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、 前記電圧制御発振器の出力信号を分周し、前記基準信号
を生成する分周手段と、 前記電圧制御発振器の出力信号が供給され、水平駆動パ
ルス信号を生成する水平ドライブ回路と、 前記周波数検出手段から出力される切換え信号に応じて
前記水平ドライブ回路を制御する偏向切換え回路と、 前記周波数検出手段から出力される切換え信号に応じ
て、前記電圧制御発振器と前記偏向切換え回路の動作順
序を設定する設定回路とを具備することを特徴とする半
導体集積回路。 - 【請求項２】 前記設定回路は、前記周波数検出回路と
前記電圧制御発振器との間に接続され、前記周波数検出
回路により検出された周波数の変化に応じて前記周波数
検出回路から出力される切換え信号を遅延して出力する
第１のタイマと、前記周波数検出回路と前記偏向切換え
回路との間に接続され、前記周波数検出回路により検出
された周波数の変化に応じて前記周波数検出回路から出
力される切換え信号を遅延して出力する第２のタイマと
を有し、前記周波数検出回路で検出された水平同期信号
の周波数が低い状態から高い状態に切換わった場合、電
圧制御発振器の発振周波数を切換えた後、偏向切換え回
路により水平ドライブ回路の容量を切換え、水平同期信
号の周波数が高い状態から低い状態に切換わった場合、
偏向切換え回路により水平ドライブ回路の容量を切換え
た後、電圧制御発振器の発振周波数を切換えることを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記電圧制御発振器は、直列接続された
奇数個のインバータ回路と、 前記切換え信号に応じて、これらインバータ回路の出力
信号の１つを選択し、先頭のインバータ回路に供給する
選択手段とを具備し、 前記インバータ回路は前記制御電圧に応じてディメンジ
ョンが切換えられるトランジスタを有することを特徴と
する請求項２に記載の半導体集積回路。 - 【請求項４】 水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、 前記水平同期信号の位相と基準信号の位相とを比較し、
これらの位相差に対応する信号を出力する位相比較回路
と、 この位相比較回路の出力信号が供給され、この出力信号
から制御電圧を生成するフィルタ回路と、 前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、 前記電圧制御発振器の出力信号を分周し、前記基準信号
を生成する分周手段とを具備し、 前記電圧制御発振器は、直列接続された奇数個のインバ
ータ回路を具備し、 前記各インバータ回路は前記切換え信号に応じて、ディ
メンジョンが切換えられるトランジスタを有することを
特徴とする半導体集積回路。 - 【請求項５】 水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、 前記水平同期信号の位相と基準信号の位相とを比較し、
これらの位相差に対応する信号を出力する位相比較回路
と、 この位相比較回路の出力信号が供給され、この出力信号
から制御電圧を生成するフィルタ回路と、 前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、 前記電圧制御発振器の出力信号を分周し、前記基準信号
を生成する分周手段とを具備し、 前記電圧制御発振器は、直列接続された奇数個の差動増
幅回路と、 前記切換え信号に応じて、これら差動増幅回路の出力信
号の１つを選択する選択手段とを具備し、 前記選択手段は奇数番目の差動増幅回路の出力信号を選
択した場合、この差動増幅回路の非反転出力信号及び反
転出力信号を先頭の差動増幅器の非反転入力端及び反転
入力端にそれぞれ供給し、偶数段目の差動増幅器の出力
信号を選択した場合、その差動増幅器の反転出力信号及
び非反転出力信号を先頭の差動増幅器の非反転入力端及
び反転入力端にそれぞれに供給することを特徴とする半
導体集積回路。 - 【請求項６】 水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、 前記水平同期信号の位相と基準信号の位相とを比較し、
これらの位相差に対応する信号を出力する位相比較回路
と、 この位相比較回路の出力信号が供給され、この出力信号
から制御電圧を生成するフィルタ回路と、 前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、 前記電圧制御発振器の出力信号を分周し、前記基準信号
を生成する分周手段とを具備し、 前記電圧制御発振器は、直列接続された奇数個のインバ
ータ回路と、 前記切換え信号に応じて、これらインバータ回路の出力
信号の１つを選択し、 先頭のインバータ回路に供給する
選択手段とを具備し、 前記インバータ回路は前記制御電圧に応じてディメンジ
ョンが切換えられるトランジスタを有し、 前記各インバータ回路は、 電流通路が直列接続された第１導電型の第１、第２のト
ランジスタと、 電流通路が前記第１、第２のトランジスタと直列接続さ
れ、ゲートが前記第１、第２のトランジスタのゲートと
共通接続された第２導電型の第３、第４のトランジスタ
と、 前記第１のトランジスタに電流通路が並列接続され、ゲ
ートに前記制御電圧が供給された第１導電型の第５のト
ランジスタとを具備することを特徴とする半導体集積回
路。 - 【請求項７】 水平同期信号の周波数を検出し、この検
出した周波数に応じて切換え信号を生成する周波数検出
回路と、 前記水平同期信号の位相と基準信号の位相とを比較し、
これらの位相差に対応する信号を出力する位相比較回路
と、 この位相比較回路の出力信号が供給され、この出力信号
から制御電圧を生成するフィルタ回路と、 前記水平同期信号の整数倍の周波数が複数の周波数範囲
に分割され、前記フィルタ回路から供給される制御電圧
に応じて前記各周波数範囲の信号を発振する複数の発振
モードを有し、この発振モードが前記周波数検出手段か
ら出力される切換え信号に応じて切換えられる電圧制御
発振器と、 前記電圧制御発振器の出力信号を分周し、前記基準信号
を生成する分周手段とを具備し、 前記電圧制御発振器は、直列接続された奇数個のインバ
ータ回路と、 前記切換え信号に応じて、これらインバータ回路の出力
信号の１つを選択し、先頭のインバータ回路に供給する
選択手段とを具備し、 前記インバータ回路は前記制御電圧に応じてディメンジ
ョンが切換えられるトランジスタを有し、 前記各インバータ回路は、 電流通路が直列接続された第１導電型の第１、第２のト
ランジスタと、 電流通路が前記第１、第２のトランジスタと直列接続さ
れ、ゲートが前記第１、第２のトランジスタのゲートと
共通接続された第２導電型の第３、第４のトランジスタ
と、 前記第１のトランジスタに電流通路が並列接続され、ゲ
ートに前記制御電圧が供給された第１導電型の第５のト
ランジスタと、 前記第４のトランジスタに電流通路が並列接続され、ゲ
ートに前記位相比較回路の出力信号が制御電圧として供
給された第２導電型の第６のトランジスタとを具備する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25319196A JP3294116B2 (ja) | 1995-09-28 | 1996-09-25 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25055295 | 1995-09-28 | ||
| JP7-250552 | 1995-09-28 | ||
| JP25319196A JP3294116B2 (ja) | 1995-09-28 | 1996-09-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153799A JPH09153799A (ja) | 1997-06-10 |
| JP3294116B2 true JP3294116B2 (ja) | 2002-06-24 |
Family
ID=26539813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25319196A Expired - Fee Related JP3294116B2 (ja) | 1995-09-28 | 1996-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294116B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465754B1 (en) | 1999-11-05 | 2002-10-15 | Charmilles Technologies Sa | Process and device for machining by electroerosion |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183735A (ja) | 1998-12-15 | 2000-06-30 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| JP4647199B2 (ja) * | 2003-10-30 | 2011-03-09 | 株式会社リコー | Ｐｌｌ回路 |
| US8019564B2 (en) * | 2008-01-07 | 2011-09-13 | Qualcomm Incorporated | Systems and methods for calibrating the loop bandwidth of a phase-locked loop (PLL) |
-
1996
- 1996-09-25 JP JP25319196A patent/JP3294116B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465754B1 (en) | 1999-11-05 | 2002-10-15 | Charmilles Technologies Sa | Process and device for machining by electroerosion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153799A (ja) | 1997-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5777520A (en) | Horizontal oscillation circuit capable of changing frequency | |
| KR100303804B1 (ko) | 클럭지연회로와이를이용한발진회로및위상동기회로 | |
| KR940001724B1 (ko) | 위상동기회로 | |
| KR100429127B1 (ko) | 클럭 동기 장치 | |
| US20020097825A1 (en) | Phased locked loop frequency synthesizer that uses division value below decimal point | |
| US6366150B1 (en) | Digital delay line | |
| US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
| JPH11163720A (ja) | Ｐｌｌ回路 | |
| US7551013B2 (en) | Phase interpolation circuit and method of generating phase interpolation signal | |
| US6072372A (en) | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit | |
| US20030052719A1 (en) | Digital delay line and delay locked loop using the digital delay line | |
| KR19990029434A (ko) | 디지털제어발진회로 및 ｐｌｌ회로 | |
| US20060091926A1 (en) | Prevention of the propagation of jitters in a clock delay circuit | |
| US6111469A (en) | Charge pumping circuit and PLL frequency synthesizer | |
| US11171654B1 (en) | Delay locked loop with segmented delay circuit | |
| JP2001217694A (ja) | 遅延調整回路及びこれを用いたクロック生成回路 | |
| KR100711103B1 (ko) | 적응형 3상태 위상 주파수 검출기 및 검출방법과 이를이용한 위상동기루프 | |
| JPH11145799A (ja) | 集積回路 | |
| JP3294116B2 (ja) | 半導体集積回路 | |
| JP4534140B2 (ja) | Ｐｌｌ回路 | |
| US7477714B2 (en) | Phase adjusting circuit for minimized irregularities at phase steps | |
| US7113014B1 (en) | Pulse width modulator | |
| US6690209B1 (en) | Phase detecting with parallel discharge paths | |
| JP3143743B2 (ja) | 高速位相同期回路及びこれを用いた位相同期方法 | |
| US6104256A (en) | Device with an oscillator circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080405 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |