JP2000183735A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

Info

Publication number
JP2000183735A
JP2000183735A JP10356320A JP35632098A JP2000183735A JP 2000183735 A JP2000183735 A JP 2000183735A JP 10356320 A JP10356320 A JP 10356320A JP 35632098 A JP35632098 A JP 35632098A JP 2000183735 A JP2000183735 A JP 2000183735A
Authority
JP
Japan
Prior art keywords
circuit
oscillation
pll
loop filter
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10356320A
Other languages
English (en)
Inventor
Naoki Ono
直記 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Design Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Design Corp, Mitsubishi Electric Corp filed Critical Renesas Design Corp
Priority to JP10356320A priority Critical patent/JP2000183735A/ja
Priority to US09/459,340 priority patent/US6246292B1/en
Publication of JP2000183735A publication Critical patent/JP2000183735A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】 【課題】 発振特性が増加しても、それに伴って、ＶＣ
Ｏ発振回路の動作周波数領域を拡大しなくても良く、必
要とする発振特性を自動的に選択することができるＰＬ
Ｌ回路を得ることである。 【解決手段】 水平同期信号に同期する発振回路を有す
るＰＬＬ回路において、垂直同期信号の帰線期間中にＤ
Ｃレベル判定手段８によりロジック回路２を制御し、発
振回路３を自動的に選択する手段を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は水平及び垂直同期
信号に対応したマルチスキャンモニタ画面上に文字ある
いは画像情報を表示するため、解像度に応じたドットク
ロック周波数を発生するＰＬＬ回路（Ｐｈａｓｅ ｌｏ
ｃｋ ｌｏｏｐ回路、以下、ＰＬＬ回路という。）に関
するものである。
【０００２】
【従来の技術】図８は、例えば、特開平９−１５３７９
９号公報に示す従来のＰＬＬ回路のブロック図である。
図８を参照して、このＰＬＬ回路１０００は位相比較器
１１００、ループフィルタ１２００、ＶＣＯ発振回路１
３００、分周回路１４００、周波数検出回路１５００に
よって構成される。また、位相比較器１１００には水平
同期信号ｆＨ及び分周回路１４００からの基準信号ｆｒ
が入力され、検出した信号をループフィルタ１２００に
供給する。ループフィルタ１２００から出力された制御
信号ＶＬはＶＣＯ発振回路１３００に入力され、水平同
期信号のｎ倍の周波数であるｎｆＨを出力する。さら
に、周波数検出回路１５００には水平同期信号ｆＨとク
ロック信号ＣＬが入力され、ＶＣＯ発振回路１３００の
発振特性を切換える特性切換え信号ＭＳｎを出力する。
【０００３】また、図９はＶＣＯ発振回路１３００の動
作を示すものである。ＶＣＯ発振回路１３００で切換え
られた発振特性において、ループフィルタ１２００から
出力された制御信号ＶＬに応じて、所定周波数による発
振動作を行う。
【０００４】従って、広範囲にわたって発振特性を得る
には、図９に示す破線のような周波数領域でＶＣＯ発振
回路１３００を動作させることで、より広いダイナミッ
クレンジを実現している。
【０００５】
【発明が解決しようとする課題】上記のような従来のＰ
ＬＬ回路では、発振特性が増加すれば、それに伴って、
ＶＣＯ発振回路の動作周波数領域を拡大しなければなら
ず、動作が不安定となって、必要とする発振特性を自動
的に選択することが困難となる。
【０００６】
【課題を解決するための手段】この発明に係る集積回路
装置は、水平同期信号に同期する発振回路を有するＰＬ
Ｌ回路において、垂直同期信号の帰線期間中にＤＣレベ
ル判定手段によりロジック回路を制御し、発振回路を自
動的に選択する手段を備えるものである。
【０００７】また、水平同期信号に同期する発振回路を
有するＰＬＬ回路において、モニタ画面上に表示情報を
ＯＦＦしている期間中にＤＣレベル判定手段によりロジ
ック回路を制御し、発振回路を自動的に選択する手段を
備えるものである。
【０００８】また、請求項１または請求項２記載のＰＬ
Ｌ回路において、発振回路は、増幅器と、前記増幅器か
らの信号が入力されるＶＣＯ発振回路とを備えるもので
ある。
【０００９】また、請求項３記載のＰＬＬ回路におい
て、単数または複数の、増幅器及びＶＣＯ発振回路とを
設ける発振回路を備えるものである。
【００１０】また、クロックを分周する分周回路と、分
周回路で分周されたクロック及び水平同期信号とを位相
比較するための位相比較器と、位相比較器から出力され
る誤差信号を入力し、チャージアップまたはディスチャ
ージするチャージポンプ回路と、チャージポンプ回路か
らの出力データが入力されるループフィルタと、ループ
フィルタからの出力信号を入力し、判定するＤＣレベル
判定回路と、ＤＣレベル判定回路からの出力データが入
力されるロジック回路と、ロジック回路の出力信号及び
ループフィルタからの出力信号が入力され、発振特性を
出力する発振回路とを備えるものである。
【００１１】さらに、発振回路は、単数または複数の、
増幅器及びＶＣＯ発振回路とを備えるものである。
【００１２】
【発明の実施の形態】実施の形態１．以下、この発明に
ついて図面を参照して説明する。図１は実施の形態１に
よるＰＬＬ回路のブロック図である。図１を参照して、
このＰＬＬ回路１はＤＣレベル判定回路８より送られて
きた制御データによってＰＬＬ回路１に内蔵されるＮ
（正の整数）種の発振回路を選択するためのロジック回
路２と、Ｎ種の発振特性を持つ発振回路３と、発振回路
３から出力されたクロックを分周する分周回路４と、水
平同期信号と分周回路４で分周されたクロックと位相比
較するための位相比較器５と、位相比較器５より出力さ
れた位相差成分をＤＣレベルとして次段のループフィル
タにチャージアップあるいはディスチャージするための
チャージポンプ回路６と、高調波成分を除去あるいはＰ
ＬＬ回路１の動特性を決めるループフィルタ７と、ルー
プフィルタ７で得られたＤＣレベルを判定するＤＣレベ
ル判定回路８とで構成される。
【００１３】図２はこのＰＬＬ回路１における発振特性
図である。図２を参照して、このＰＬＬ回路１の動作は
ＤＣレベル判定回路８がループフィルタ７の出力レベル
を判定し、その判定結果をロジック回路２に制御データ
として送り、発振回路３はロジック回路２の制御データ
に応じて有効なＮ種の発振特性を自動的に選択される。
また、図２における発振特性の線形領域のＬ側限界点で
あるＤＣレベル判定電位Ａを越えると、ＤＣレベル判定
回路８がロジック回路２に対し、自動的に発振特性を２
から１に変更し、線形領域内で発振周波数を発生するよ
うに周波数ｆ２が変わることなく発振特性を得ることが
できる。
【００１４】また、このＰＬＬ回路１はマルチスキャン
モニタ画面上に文字あるいは画像情報を表示するものに
関する。従って、発振特性の変更は垂直同期信号の帰線
期間あるいは画面表示ＯＦＦ期間においてのみＤＣレベ
ル判定回路８の動作を行う。
【００１５】次に、図３はＤＣレベル判定回路８の具体
例である。図３を参照して、９はループフィルタ７の出
力のＬ側のＤＣレベル判定を行う比較器、１０はＨ側の
ＤＣレベル判定を行う比較器、１１〜１４は極性反転動
作を行うインバータ回路で構成されている。
【００１６】このＤＣレベル判定回路８の動作説明をす
る。比較器９及び１０は垂直同期信号の帰線期間あるい
は画面表示ＯＦＦ期間においてのみ動作するように回路
構成され、ループフィルタ７の出力のＬ側判定電位を下
回ったときにインバータ回路１２の出力がＨレベル、ル
ープフィルタ７の出力のＨ側判定電位を上回ったときに
インバータ回路１４の出力がＨレベル、ループフィルタ
７の出力電位が判定電位ＡとＢの間にある場合はインバ
ータ回路１２及び１４は両方ともＬレベル出力となるよ
うに動作する。
【００１７】また、図４はＤＣレベル判定回路８及びロ
ジック回路２の動作フローチャートである。図４を参照
して、まず初期値として発振特性ｎから設定する。但
し、ｎは１≦ｎ≦Ｎ（Ｎは正の整数）とする。発振特性
ｎが垂直同期信号の帰線期間あるいは画面表示ＯＦＦ期
間であるかを１５で判定し、ＹＥＳであればＤＣレベル
判定実施１６に移る。ＮＯであればＤＣレベル判定を行
わず元に戻る。ＤＣレベル判定でループフィルタ７の出
力がループフィルタ出力≦Ｌ側のレベル判定電位Ａの場
合は１７の発振特性ｎ´＝ｎ−１を選択する。また、ル
ープフィルタ７の出力がループフィルタ出力≧Ｈ側のレ
ベル判定電位Ｂの場合は１８の発振特性ｎ´＝ｎ＋１を
選択する。さらに、ループフィルタ７の出力がＬ側のレ
ベル判定電位Ａ≦ループフィルタ出力≦Ｈ側のレベル判
定電位Ｂの場合は１９の発振特性ｎ´＝ｎを選択する。
次にこれらの選択した発振特性ｎ´を２０で記憶する。
また、２１でその記憶した発振特性ｎ´が１≦ｎ´≦Ｎ
（Ｎは正の整数）の場合は元に戻る。さらに、発振特性
ｎ´がｎ´≦１または、ｎ´≧Ｎ（Ｎは正の整数）の場
合は発振特性が存在しないので終了する。
【００１８】この実施の形態１によると、ＰＬＬ回路に
内蔵されるＮ（正の整数）種の発振回路を制御するため
にマイコンでプログラム化し、発振回路を選択する必要
がなくなり、ＤＣレベル判定回路手段によりロジック回
路を制御し、必要とする発振特性を有す発振回路を自動
的に選択することができ、また、発振回路を自動的に選
択する手段が、垂直同期信号の帰線期間中あるいは画面
表示ＯＦＦ期間中にＤＣレベル判定回路手段により行わ
れるため、画面上の表示情報の歪み等が表示され難いＰ
ＬＬ回路を得ることが可能である。
【００１９】実施の形態２．図５は実施の形態２による
ＰＬＬ回路のブロック図である。図５を参照して、この
ＰＬＬ回路１００はＤＣレベル判定回路より送られてき
た制御データによってＰＬＬ回路に内蔵されたＮ（正の
整数）種の発振回路を選択するためのロジック回路１０
２と、Ｎ個の増幅器１１０ａ〜１１０ｎを有し、それら
の増幅器からの信号が入力されるＶＣＯ発振回路１１７
によってＮ種の発振特性を出力する発振回路１０３と、
発振回路１０３から出力されたクロックを分周する分周
回路１０４と、水平同期信号と分周回路１０４で分周さ
れたクロックと位相比較するための位相比較器１０５
と、位相比較器１０５より出力された位相差成分をＤＣ
レベルとして次段のループフィルタにチャージアップあ
るいはディスチャージするためのチャージポンプ回路１
０６と、高調波成分を除去あるいはＰＬＬ回路の動特性
を決めるループフィルタ１０７と、ループフィルタ１０
７で得られたＤＣレベルを判定するＤＣレベル判定回路
１０８とで構成される。
【００２０】このＰＬＬ回路１００の動作はＤＣレベル
判定回路１０８がループフィルタ１０７の出力レベルを
判定し、その判定結果をロジック回路１０２に制御デー
タとして送る。また、ロジック回路１０２の制御データ
及びループフィルタ１０７の出力は各増幅器１１０ａ〜
１１０ｎに送られ、それらの増幅器１１０ａ〜１１０ｎ
からの信号が入力されるＶＣＯ発振回路１１７によって
有効なＮ種の発振特性を自動的に出力する。
【００２１】以上のように構成されたＰＬＬ回路１００
の動作は実施の形態１によるＰＬＬ回路１とほぼ同様で
あるが、ＶＣＯ発振回路１１７を設けているので、電圧
・周波数変換特性がより直線的である。また、電圧・周
波数変換が大きく、長時間の発振動作において発振周波
数の安定度が良好である。さらに、高周波数領域まで発
振が可能で、周波数調整が容易である。
【００２２】実施の形態３．図６は実施の形態３による
ＰＬＬ回路のブロック図である。図６を参照して、この
ＰＬＬ回路３００はＤＣレベル判定回路より送られてき
た制御データによってＰＬＬ回路に内蔵されたＮ（正の
整数）種の発振回路を選択するためのロジック回路３０
２と、増幅器３１０を有し、この増幅器からの信号が入
力されるＮ個のＶＣＯ発振回路３１７ａ〜３１７ｎによ
ってＮ種の発振特性を出力する発振回路３０３と、発振
回路３０３から出力されたクロックを分周する分周回路
３０４と、水平同期信号と分周回路３０４で分周された
クロックと位相比較するための位相比較器３０５と、位
相比較器３０５より出力された位相差成分をＤＣレベル
として次段のループフィルタにチャージアップあるいは
ディスチャージするためのチャージポンプ回路３０６
と、高調波成分を除去あるいはＰＬＬ回路の動特性を決
めるループフィルタ３０７と、ループフィルタ３０７で
得られたＤＣレベルを判定するＤＣレベル判定回路３０
８とで構成される。
【００２３】このＰＬＬ回路３００の動作はＤＣレベル
判定回路３０８がループフィルタ３０７の出力レベルを
判定し、その判定結果をロジック回路３０２に制御デー
タとして送る。また、ループフィルタ３０７の出力は増
幅器３１０に送られ、増幅器３１０からの信号及びロジ
ック回路３０２の制御データが入力されるＮ個のＶＣＯ
発振回路３１７ａ〜３１７ｎによって有効なＮ種の発振
特性を自動的に出力する。
【００２４】以上のように構成されたＰＬＬ回路３００
の動作は実施の形態２によるＰＬＬ回路１００とほぼ同
様であるが、ＰＬＬ回路１００に比べてＮ個のＶＣＯ発
振回路３１７ａ〜３１７ｎを設けているので、さらに電
圧・周波数変換特性が直線的であり、また、電圧・周波
数変換が大きく、長時間の発振動作において発振周波数
の安定度が良好である。さらに、高周波数領域まで発振
が可能で、周波数調整が容易である。
【００２５】実施の形態４．図７は実施の形態４による
ＰＬＬ回路のブロック図である。図７を参照して、この
ＰＬＬ回路５００はＤＣレベル判定回路より送られてき
た制御データによってＰＬＬ回路に内蔵されたＮ（正の
整数）種の発振回路を選択するためのロジック回路５０
２と、Ｎ個の増幅器５１０ａ〜５１０ｎを有し、それら
の増幅器からの信号が入力されるＮ個のＶＣＯ発振回路
５１７ａ〜５１７ｎによってＮ種の発振特性を出力する
発振回路５０３と、発振回路５０３から出力されたクロ
ックを分周する分周回路５０４と、水平同期信号と分周
回路５０４で分周されたクロックと位相比較するための
位相比較器５０５と、位相比較器５０５より出力された
位相差成分をＤＣレベルとして次段のループフィルタに
チャージアップあるいはディスチャージするためのチャ
ージポンプ回路５０６と、高調波成分を除去あるいはＰ
ＬＬ回路の動特性を決めるループフィルタ５０７と、ル
ープフィルタ５０７で得られたＤＣレベルを判定するＤ
Ｃレベル判定回路５０８とで構成される。
【００２６】このＰＬＬ回路５００の動作はＤＣレベル
判定回路５０８がループフィルタ５０７の出力レベルを
判定し、その判定結果をロジック回路５０２に制御デー
タとして送る。また、ループフィルタ５０７の出力及び
及びロジック回路５０２の制御データはＮ個の増幅器５
１０ａ〜５１０ｎに送られ、Ｎ個の増幅器５１０ａ〜５
１０ｎからの信号及びロジック回路５０２の制御データ
が入力されるＮ個のＶＣＯ発振回路５１７ａ〜５１７ｎ
によって有効なＮ種の発振特性を自動的に出力する。
【００２７】以上のように構成されたＰＬＬ回路５００
の動作は実施の形態３によるＰＬＬ回路３００とほぼ同
様であるが、ＰＬＬ回路３００に比べて、Ｎ個の増幅器
５１０ａ〜５１０ｎ及びＮ個のＶＣＯ発振回路５１７ａ
〜５１７ｎを設けているので、さらに電圧・周波数変換
特性が直線的であり、また、電圧・周波数変換が大き
く、長時間の発振動作において発振周波数の安定度が良
好である。さらに、高周波数領域まで発振が可能で、周
波数調整が容易である。
【００２８】
【発明の効果】この発明に係る集積回路装置は、水平同
期信号に同期する発振回路を有するＰＬＬ回路におい
て、垂直同期信号の帰線期間中にＤＣレベル判定手段に
よりロジック回路を制御し、発振回路を自動的に選択す
る手段を備えることにより、ＰＬＬ回路に内蔵されるＮ
（正の整数）種の発振回路を制御するためにマイコンで
プログラム化し、発振回路を選択する必要がなくなり、
ＤＣレベル判定回路手段によりロジック回路を制御し、
必要とする発振特性を有す発振回路を自動的に選択する
ことができるＰＬＬ回路を得ることが可能である。
【００２９】また、水平同期信号に同期する発振回路を
有するＰＬＬ回路において、モニタ画面上に表示情報を
ＯＦＦしている期間中にＤＣレベル判定手段によりロジ
ック回路を制御し、発振回路を自動的に選択する手段を
備えることにより、さらにＰＬＬ回路１に内蔵されるＮ
（正の整数）種の発振回路を制御するためにマイコンで
プログラム化し、発振回路を選択する必要がなくなり、
ＤＣレベル判定回路手段によりロジック回路を制御し、
必要とする発振特性を有す発振回路を自動的に選択する
ことができ、画面上の表示情報が安定しているＰＬＬ回
路を得ることが可能である。
【００３０】また、請求項１または請求項２記載のＰＬ
Ｌ回路において、発振回路は、増幅器と、前記増幅器か
らの信号が入力されるＶＣＯ発振回路とを備えることに
より、電圧・周波数変換特性がより直線的となる。ま
た、電圧・周波数変換が大きく、長時間の発振動作にお
いて発振周波数の安定度が良好である。さらに、高周波
数領域まで発振が可能で、周波数調整が容易であるＰＬ
Ｌ回路を得ることが可能である。
【００３１】また、請求項３記載のＰＬＬ回路におい
て、単数または複数の、増幅器及びＶＣＯ発振回路とを
設ける発振回路を備えることにより、さらに、電圧・周
波数変換特性がより直線的となる。また、電圧・周波数
変換が大きく、長時間の発振動作において発振周波数の
安定度が良好である。さらに、高周波数領域まで発振が
可能で、周波数調整が容易であるＰＬＬ回路を得ること
が可能である。
【００３２】また、クロックを分周する分周回路と、分
周回路で分周されたクロック及び水平同期信号とを位相
比較するための位相比較器と、位相比較器から出力され
る誤差信号を入力し、チャージアップまたはディスチャ
ージするチャージポンプ回路と、チャージポンプ回路か
らの出力データが入力されるループフィルタと、ループ
フィルタからの出力信号を入力し、判定するＤＣレベル
判定回路と、ＤＣレベル判定回路からの出力データが入
力されるロジック回路と、ロジック回路の出力信号及び
ループフィルタからの出力信号が入力され、発振特性を
出力する発振回路とを備えることにより、さらに、ＰＬ
Ｌ回路に内蔵されるＮ（正の整数）種の発振回路を制御
するためにマイコンでプログラム化し、発振回路を選択
する必要がなくなり、ＤＣレベル判定回路手段によりロ
ジック回路を制御し、必要とする発振特性を有す発振回
路を自動的に選択することができ、また、発振回路を自
動的に選択する手段が、垂直同期信号の帰線期間中ある
いは画面表示ＯＦＦ期間中にＤＣレベル判定回路手段に
より行われるため、画面上の表示情報が安定しているＰ
ＬＬ回路を得ることが可能である。
【００３３】さらに、発振回路は、単数または複数の、
増幅器及びＶＣＯ発振回路とを備えることにより、さら
に、電圧・周波数変換特性がより直線的となる。また、
電圧・周波数変換が大きく、長時間の発振動作において
発振周波数の安定度が良好である。さらに、高周波数領
域まで発振が可能で、周波数調整が容易であるＰＬＬ回
路を得ることが可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＰＬＬ回路の
ブロック図である。
【図２】 この発明の実施の形態１によるＰＬＬ回路の
発振特性図である。
【図３】 この発明の実施の形態１によるＰＬＬ回路の
ＤＣレベル判定回路図である。
【図４】 この発明の実施の形態１によるＰＬＬ回路の
ＤＣレベル判定回路及びロジック回路の動作フローチャ
ートである。
【図５】 この発明の実施の形態２によるＰＬＬ回路の
ブロック図である。
【図６】 この発明の実施の形態３によるＰＬＬ回路の
ブロック図である。
【図７】 この発明の実施の形態４によるＰＬＬ回路の
ブロック図である。
【図８】 従来のＰＬＬ回路のブロック図である。
【図９】 従来のＰＬＬ回路のＶＣＯ発振回路の発振特
性図である。
【符号の説明】
２ ロジック回路 ３ 発振回
路 ４ 分周回路 ５ 位相比
較器 ６ チャージポンプ回路 ７ ループ
フィルタ ８ ＤＣレベル判定回路 １０３ 発振回路 １１７ Ｖ
ＣＯ発振回路 ３０３ 発振回路 ３１０ 増
幅器 １１０ａ〜１１０ｎ 増幅器 ３１７ａ〜３１７ｎ ＶＣＯ発振回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C020 AA35 CA03 CA11 5J106 AA04 BB04 CC01 CC19 CC21 CC32 CC34 CC41 CC52 DD05 DD09 DD32 DD46 EE04 GG01 HH01 KK08 LL01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 水平同期信号に同期する発振回路を有す
    るＰＬＬ回路において、垂直同期信号の帰線期間中にＤ
    Ｃレベル判定手段によりロジック回路を制御し、発振回
    路を自動的に選択する手段を備えることを特徴とするＰ
    ＬＬ回路。
  2. 【請求項２】 水平同期信号に同期する発振回路を有す
    るＰＬＬ回路において、モニタ画面上に表示情報をＯＦ
    Ｆしている期間中にＤＣレベル判定手段によりロジック
    回路を制御し、発振回路を自動的に選択する手段を備え
    ることを特徴とするＰＬＬ回路。
  3. 【請求項３】 請求項１または請求項２記載のＰＬＬ回
    路において、発振回路は、増幅器と、前記増幅器からの
    信号が入力されるＶＣＯ発振回路とを備えることを特徴
    とするＰＬＬ回路。
  4. 【請求項４】 請求項３記載のＰＬＬ回路において、単
    数または複数の、増幅器及びＶＣＯ発振回路とを設ける
    発振回路を備えることを特徴とするＰＬＬ回路。
  5. 【請求項５】 クロックを分周する分周回路と、 前記分周回路で分周されたクロック及び水平同期信号と
    を位相比較するための位相比較器と、 前記位相比較器から出力される誤差信号を入力し、チャ
    ージアップまたはディスチャージするチャージポンプ回
    路と、 前記チャージポンプ回路からの出力データが入力される
    ループフィルタと、 前記ループフィルタからの出力信号を入力し、判定する
    ＤＣレベル判定回路と、 前記ＤＣレベル判定回路からの出力データが入力される
    ロジック回路と、 前記ロジック回路の出力信号及び前記ループフィルタか
    らの出力信号が入力され、発振特性を出力する発振回路
    とを備えるＰＬＬ回路。
  6. 【請求項６】 発振回路は、単数または複数の、増幅器
    及びＶＣＯ発振回路とを備える請求項５記載のＰＬＬ回
    路。
JP10356320A 1998-12-15 1998-12-15 Ｐｌｌ回路 Pending JP2000183735A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10356320A JP2000183735A (ja) 1998-12-15 1998-12-15 Ｐｌｌ回路
US09/459,340 US6246292B1 (en) 1998-12-15 1999-12-13 Phase lock loop circuit with automatic selection of oscillation circuit characteristics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10356320A JP2000183735A (ja) 1998-12-15 1998-12-15 Ｐｌｌ回路

Publications (1)

Publication Number Publication Date
JP2000183735A true JP2000183735A (ja) 2000-06-30

Family

ID=18448454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10356320A Pending JP2000183735A (ja) 1998-12-15 1998-12-15 Ｐｌｌ回路

Country Status (2)

Country Link
US (1) US6246292B1 (ja)
JP (1) JP2000183735A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI380596B (en) * 2009-03-17 2012-12-21 Nanya Technology Corp Phase detection module and phase detection method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02109486A (ja) * 1988-10-19 1990-04-23 Matsushita Electric Ind Co Ltd 自動周波数切替装置
US5184091A (en) * 1991-06-04 1993-02-02 Zenith Electronics Corporation Circuit for phase locking an oscillator within any one of a plurality of frequency ranges
US5331292A (en) 1992-07-16 1994-07-19 National Semiconductor Corporation Autoranging phase-lock-loop circuit
TW337054B (en) * 1995-09-28 1998-07-21 Toshiba Co Ltd Horizontal synchronous signal oscillation circuit
JP3294116B2 (ja) 1995-09-28 2002-06-24 株式会社東芝 半導体集積回路
JPH09162730A (ja) 1995-11-29 1997-06-20 Internatl Business Mach Corp <Ibm> Ｐｌｌ回路

Also Published As

Publication number Publication date
US6246292B1 (en) 2001-06-12

Similar Documents

Publication Publication Date Title
JP2535395B2 (ja) 画像表示装置
KR100510519B1 (ko) 향상된 위상 락/언락 검출 기능을 가지는 ｐｌｌ
KR100315246B1 (ko) 디지털 표시 장치용 위상 동기 루프 회로
KR100442002B1 (ko) 화상표시장치
US6429901B1 (en) PLL circuit and phase lock detector
JP2000183735A (ja) Ｐｌｌ回路
KR19990030204A (ko) 디지털회로를 이용한 수평주사펄스신호제어회로
JP4449102B2 (ja) 画像表示装置
JP2690358B2 (ja) ディスプレイ
US6420918B2 (en) Phase control for oscillators
US6424379B1 (en) Vertical synchronization separation circuit
JP3210157B2 (ja) 液晶表示装置
KR100677202B1 (ko) 고화질 디지털 티브이의 적응형 클럭 발생장치
JP3097080B2 (ja) 位相同期ループ回路
US5493256A (en) Phase locked signal generator to produce a clock signal in phase with a trigger
JP2002044483A (ja) Ｃｒｔモニタ水平ドライブ信号用ｐｌｌ回路
JP3276718B2 (ja) マイクロコンピュータ
JPH03284062A (ja) ビデオ信号処理装置用ｐｌｌ回路
JP3030837B2 (ja) 水平同期信号用ａｆｃ回路及び映像信号処理装置
JPH10173518A (ja) Ｐｌｌ回路およびそれを用いた画像表示装置
JP4228200B2 (ja) 半導体回路及び画像受信装置
JPH0944118A (ja) インターフェイス回路
KR19990030658A (ko) 고속 위상 동기 루프 및 그의 로킹 방법
JP3450612B2 (ja) 位相同期クロック信号発生器及び位相同期クロック信号発生方法
JP3157554B2 (ja) 半導体遅延線装置とその駆動方法