BRPI0708235A2

BRPI0708235A2 - circuito de pll

Info

Publication number: BRPI0708235A2
Application number: BRPI0708235-5A
Authority: BR
Inventors: Hiroki Kimura; Tsukasa Kobata; Yasuo Kitayama; Naoki Onishi
Original assignee: Nihon Dempa Kogyo Co
Priority date: 2006-02-24
Filing date: 2007-02-23
Publication date: 2011-05-17
Also published as: EP1988634B1; US20090021312A1; EP1988634A1; US7791416B2; WO2007099875A1; CN101421929A; CN101421929B; EP1988634A4

Abstract

CIRCUITO DE PLL. Tem sido difícil que os circuitos de PLL convencionais tenham uma característica de supressão de suprimir o ruído de fase a qual seja livre de variações devido à temperatura e diferenças individuais e estável em uma ampla banda de freqúência. A presente invenção provê um circuito de PLL o qual pode absorver uma variação de característica de ruído de fase devido à temperatura e diferenças individuais e tem uma característica de supressão de ruído de fase estável em uma ampla banda de freqúência. O circuito de PLL compreende, no estágio sucedente, um primeiro registrador (6) para armazenar um primeiro parâmetro para controlar o ganho de laço, um pri- meiro multiplicador (7) para multiplicar a saída do comparador de fase (4) por um primeiro parâmetro, um segundo registrador (12) para armazenar um segundo parâmetro para controlar a característica de resposta, um segundo multiplicador (13) para multiplicar a saída do primeiro multiplicador por um segundo parâmetro, e uma CPU (20) para ajustar os parâmetros ótimos nos primeiro e segundo registradores dependendo da banda de freqúência de utilização, da temperatura ambiente, da diferença individual de dispositivos. Pelo controle do ganho de laço e da característica de resposta para valores ótimos, uma boa característica de supressão em uma ampla banda de frequência é conseguida.

Description

Relatório Descritivo da Patente de Invenção para "CIRCUITODE PLL".

CAMPO DA TÉCNICA

A presente invenção refere-se a um circuito de laço de capturade fase (PLL) utilizado como um sintetizador de freqüência, e mais especifi-camente, a um circuito de PLL que pode obter uma característica de supres-são estável de um ruído de fase em uma ampla banda de freqüência preve-nindo a deterioração em ruído de fase devido a uma variação em temperatu-ra ou uma diferença individual de dispositivos.

ANTECEDENTES DA TÉCNICA

Um sintetizador de freqüência (daqui em diante, referido como"circuito de PLL") que emprega um PLL é conhecido como um gerador desinal padrão.

O circuito de PLL é amplamente utilizado em estações de basepara comunicação móvel ou difusão digital terrestre, e requer uma caracte-rística de ruído de fase baixa e estável para reduzir a interferência com asportadoras adjacentes pelo estreitamento de intervalos de freqüência nomomento de dispor as portadoras.

Por exemplo, em um método de OFDM (Multiplexação de Divi-são de Freqüência Ortogonal), os sinais de banda larga são transmitidosutilizando subportadoras plurais ortogonais umas às outras. Conseqüente-mente, a deterioração em característica de ruído de fase de um sinal deOFDM faz com que a freqüência fique instável e assim a ortogonalidade dassubportadoras é danificada, por meio disto não identificando as portadoras.

Um circuito de PLL convencional é descrito agora com referênciaà Figura 7. A Figura 7 é um diagrama de blocos que ilustra esquematica-mente uma configuração do circuito de PLL convencional.

Como mostrado na Figura 7, o circuito de PLL convencional in-clui um oscilador controlado por voltagem (VCO) 1 que oscila a uma fre-qüência que corresponde a uma voltagem de controle, um divisor de fre-qüência 1/N 2 que divide uma freqüência de saída do VCO 1 por 1/N, umconversor A/D 3 que converte a freqüência dividida em um modo de conver-são A/D (Analógico/Digital), um oscilador de referência 5 que oscila uma fre-qüência de referência, um comparador de fase 4 que compara a freqüênciade referência com a saída do conversor A/D 3, um filtro digital 10' como umfiltro de laço que integra uma diferença de fase com referência ao tempo pe-la utilização de um circuito de integração e emitindo um pulso como um valorde voltagem de controle, um conversor D/A 8 que converte o valor de volta-gem de controle em um modo de conversão D/A (Digital/Analógico), e umfiltro analógico 9 que suaviza um sinal e emite uma voltagem de controle.

O comparador de fase 4 está usualmente incorporado por um ICde PLL. Um contador é usualmente utilizado como o divisor de freqüência 2.

No circuito de PLL que tem a configuração acima mencionada, afreqüência de oscilação emitida do VCO 1 é ramificada e dividida por 1/Npelo divisor de freqüência 1/N 2, a freqüência dividida é convertida em umsinal digital pelo conversor A/D 3, e então o sinal digital é comparado emfase com a freqüência de referência do oscilador de referência 5 pelo com-parador de fase 4, por meio disto emitindo uma diferença de fase.

A diferença de fase detectada é integrada com relação a umtempo constante pelo filtro digital 10' para emitir um valor integrado, o valorintegrado é convertido em um sinal analógico pelo conversor D/A 8, o sinalanalógico é suavizado pelo filtro analógico 9 para gerar a voltagem de con-trole, e então a voltagem de controle é enviada para o VCO 1. O VCO 1 osci-la a uma freqüência que corresponde à voltagem de controle de entrada.Deste modo, o circuito de PLL executa uma operação de controle de retornode casamento da fase da freqüência de oscilação do VCO 1 com a fase dafreqüência de referência.

Em geral, a freqüência natural fN do circuito de PLL é obtidacomo fN = (VK0)/27t. Aqui, KO representa um ganho de laço. Na característi-ca de ruído de fase, uma quantidade desejada de ruído de fase suprimida éobtida pela otimização do ganho de laço.

Os parâmetros que influenciam o ganho de laço estão mostra-dos em (1) a (4) na Figura 8, onde quatro parâmetros de (1) Kp: ganho deconversão de detecção de fase, (2) A(s): função de transferência de filtro delaço, (3) Β: peso por bit na saída do conversor D/A 8, e (4) Kv: ganho deconversão de VCO (sensibilidade de VF) estão mostrados.

Os valores dos parâmetros são calculados pelas seguintes ex-pressões:

(1) Kp = (2πΑο2/ίεχΝ) fs χ /2π [V/radiano]

(2) A (s) = ís/Nl [V/V]

(3) B é (a amplitude de voltagem de saída do conversor D/A 8)/(o número de bits)

(4) Kv é um valor específico do VCO [Hz/V]

Aqui, A0 é uma metade da amplitude de sinais de I e Q ortogo-nalmente detectados, fs é uma freqüência de amostragem, N é uma razãode divisão de freqüência do divisor de freqüência 2, e Nl é uma razão dedivisão de freqüência no momento da integração.

O ganho de laço KO é calculado pela multiplicação dos parâme-tros (1) a (4) mostrados na Figura 8.

Isto é, KO = (1) χ (2) X (3) χ (4) = Kp χ A(s) χ B χ Kv é calculado.Como um resultado, KO torna-se constante e a quantidade de ruído de fasesuprimida torna-se constante.

Como um circuito de PLL convencional, "Circuito de Laço deCaptura de Fase e Circuito de Geração de Relógio" (requerente: NEC Cor-poration, inventor: Shigesane NOGUCHI) está descrito na Publicação dePedido de Patente Não Examinada Japonesa Número 2003-168975, publi-cada em 13 de Junho, H15 (ver Documento de Patente 1).

Este circuito de PLL convencional é um circuito de PLL e um cir-cuito de geração de relógio, o qual inclui um primeiro laço de controle queemprega um comparador de fase analógico e que controla a oscilação nabase de uma saída de diferença de fase e um segundo laço de controle sen-do oscilado e controlado de acordo com um sinal do qual um componente dasaída de diferença de fase na vizinhança de um componente CC é melhora-do e que executa uma operação de controle como uma velocidade mais bai-xa do que aquela do primeiro laço de controle. Conseqüentemente, é possí-vel melhorar a resistência à tremulação suprimindo a tremulação enquantoaumentando a faixa de captura.

Como outro circuito de PLL, "Sintetizador de Freqüência de Laçode Captura de Fase N-Fracionário" (requerente: Mitsubishi Electric Corpora-tion, inventor: Kenichi TAZIMA) está descrito na Publicação de Pedido dePatente Não Examinada Japonesa Número 2005-33581, publicada em 03 deFevereiro, H17 (ver Documento de Patente 2).

Este circuito de PLL convencional é um sintetizador de freqüên-cia de PLL N-Fracionário no qual um circuito de retorno que gera um sinal desincronização de um sinal de alta freqüência de um oscilador controlado porvoltagem inclui divisores de freqüência variável plurais que dividem um sinalde alta freqüência e emitem um sinal de sincronização e um circuito de mo-dulação que emite sinais de controle dos divisores de freqüência variável emresposta a um sinal de relógio em correspondência com os divisores de fre-qüência variável. Conseqüentemente, é possível executar uma operação dealta velocidade e estável.

Documento de Patente 1: Publicação de Pedido de Patente NãoExaminada Japonesa Número 2003-168975 (ver páginas 4 a 7 e Figura 1)

Documento de Patente 2: Publicação de Pedido de Patente NãoExaminada Japonesa Número 2005-33581 (ver páginas 4 a 7 e Figura 1)

DESCRIÇÃO DA INVENÇÃO

PROBLEMAS A SEREM RESOLVIDOS PELA INVENÇÃO

No entanto, os circuitos de PLL convencionais têm um problemaque a característica de supressão de suprimir um ruído de fase é facilmenteafetada pela temperatura ambiente e uma característica de supressão está-vel não pode ser obtida em um local de instalação que tem uma grande vari-ação de temperatura.

Os circuitos de PLL convencionais têm um problema que a ca-racterística de supressão é também afetada por diferenças em característi-cas de componentes do circuito de PLL, por meio disto causando diferençasindividuais pelos dispositivos.

Os circuitos de PLL convencionais também têm um problemaque é difícil obter uma característica de supressão estável em uma amplabanda de freqüência.

A invenção é planejada em vista dos problemas acima mencio-nados. Um objetivo da invenção é prover um circuito de PLL que possa ab-sorver uma variação em característica de ruído de fase devido a uma varia-ção em temperatura ou uma diferença em características de componentes eobter uma característica de supressão estável para suprimir um ruído de fa-se em uma ampla banda de freqüência.

MEIOS PARA RESOLVER OS PROBLEMAS

De modo a resolver os problemas acima mencionados, a inven-ção provê um circuito de PLL que inclui um oscilador controlado por volta-gem que oscila a uma freqüência que corresponde a uma voltagem de con-trole, um oscilador de freqüência de referência que oscila a uma freqüênciaconstante, um comparador de fase que compara a freqüência de saída dooscilador de freqüência de referência com a freqüência de saída do osciladorcontrolado por voltagem e que emite uma diferença de fase, e um filtro delaço que gera a voltagem de controle com base na diferença de fase, emque um meio de variação de ganho de laço para variar um ganho de laço docircuito de PLL está disposto em um estágio de saída do comparador de fase.

De modo a resolver os problemas acima mencionados, a inven-ção provê um circuito de PLL que inclui um oscilador controlado por volta-gem que oscila a uma freqüência que corresponde a uma voltagem de con-trole, um oscilador de freqüência de referência que oscila a uma freqüênciaconstante, um comparador de fase que compara a freqüência de saída dooscilador de freqüência de referência com a freqüência de saída do osciladorcontrolado por voltagem e que emite uma diferença de fase, e um filtro delaço que gera a voltagem de controle com base na diferença de fase, emque um meio de variação de característica de resposta para variar uma ca-racterística de resposta do circuito de PLL está disposto em um estágio desaída do comparador de fase.

De modo a resolver os problemas acima mencionados, a inven-ção provê um circuito de PLL que inclui um oscilador controlado por volta-gem que oscila a uma freqüência que corresponde a uma voltagem de con-trole, um oscilador de freqüência de referência que oscila a uma freqüênciaconstante, um comparador de fase que compara a freqüência de saída dooscilador de freqüência de referência com a freqüência de saída do osciladorcontrolado por voltagem e emite uma diferença de fase, e um filtro de laçoque gera a voltagem de controle com base na diferença de fase, em que ummeio de variação de ganho de laço para variar um ganho de laço do circuitode PLL e um meio de variação de característica de resposta para variar umacaracterística de resposta do circuito de PLL estão dispostos em um estágiode saída do comparador de fase.

De modo a resolver os problemas acima mencionados, a inven-ção está caracterizada pelo circuito de PLL, em que o meio de variação deganho de laço inclui um primeiro registrador que armazena um primeiro pa-râmetro e um primeiro multiplicador que multiplica o primeiro parâmetro emi-tido do primeiro registrador pela saída do comparador de fase, e em que ocircuito de PLL ainda inclui um controlador que ajusta o primeiro parâmetrono primeiro registrador com base em um estado de dispositivo e uma condi-ção de utilização.

De modo a resolver os problemas acima mencionados dos e-xemplos convencionais, a invenção está caracterizada pelo circuito de PLL1em que o meio de variação de característica de resposta inclui um segundoregistrador que armazena um segundo parâmetro e um segundo multiplica-dor que multiplica o segundo parâmetro emitido do segundo registrador pelasaída do comparador de fase, e em que o circuito de PLL ainda inclui umcontrolador que ajusta o segundo parâmetro no segundo registrador combase em um estado de dispositivo e uma condição de utilização.

De modo a resolver os problemas acima mencionados, a inven-ção está caracterizada pelo circuito de PLL, em que o meio de variação deganho de laço inclui um primeiro registrador que armazena um primeiro pa-râmetro e um primeiro multiplicador que multiplica o primeiro parâmetro emi-tido do primeiro registrador pela saída do comparador de fase, em que omeio de variação de característica de resposta inclui um segundo registradorque armazena um segundo parâmetro e um segundo multiplicador que rece-be a saída ramificada do primeiro multiplicador e multiplica o segundo parâ-metro emitido do segundo registrador pela saída do primeiro multiplicador, eem que o circuito de PLL ainda inclui um controlador que ajusta o primeiroparâmetro e o segundo parâmetro no primeiro registrador e no segundo re-gistrador, respectivamente, com base em um estado de dispositivo e umacondição de utilização.

De modo a resolver os problemas acima mencionados, a inven-ção está caracterizada pelo circuito de PLL, ainda incluindo: uma memóriade valor de correção que armazena uma tabela de temperatura que inclui umprimeiro parâmetro padrão e um segundo parâmetro padrão como os parâ-metros ajustados nos primeiro e segundo registradores e um primeiro parâ-metro de temperatura e um segundo parâmetro de temperatura como valo-res de correção para corrigir os primeiro e o segundo parâmetros padrãodependendo de uma temperatura em correlação com a temperatura de mo-do a compensar por uma diferença individual do circuito de PLL; e um sen-sor de temperatura que detecta a temperatura, em que o controlador ajustauma soma do primeiro parâmetro padrão e do primeiro parâmetro de tempe-ratura que corresponde à temperatura detectada como o primeiro parâmetrono primeiro registrador e ajusta uma soma do segundo parâmetro padrão edo segundo parâmetro de temperatura que corresponde à temperatura de-tectada como o segundo parâmetro no segundo registrador, com referênciaà tabela de temperatura dependendo da temperatura detectada pelo sensorde temperatura.

De modo a resolver os problemas acima mencionados, a inven-ção está caracterizada pelo circuito de PLL, em que a memória de valor decorreção inclui as tabelas de temperatura que correspondem a uma plurali-dade de bandas de freqüência de utilização, e em que quando a banda defreqüência de utilização é externamente ajustada, o controlador refere-se àtabela de temperatura que corresponde à banda de freqüência de utilizaçãoajustada.

VANTAGENS DA INVENÇÃODe acordo com a invenção, o circuito de PLL inclui um osciladorcontrolado por voltagem que oscila a uma freqüência que corresponde auma voltagem de controle, um oscilador de freqüência de referência que os-cila a uma freqüência constante, um comparador de fase que compara a fre-qüência de saída do oscilador de freqüência de referência com a freqüênciade saída do oscilador controlado por voltagem e que emite uma diferença defase, e um filtro de laço que gera a voltagem de controle com base na dife-rença de fase, em que um meio de variação de ganho de laço para variar umganho de laço do circuito de PLL está disposto em um estágio de saída docomparador de fase. Conseqüentemente, é possível estabilizar uma caracte-rística de supressão de suprimir um ruído de fase em uma ampla banda defreqüência, pelo ajuste do ganho de laço.

De acordo com a invenção, o circuito de PLL que inclui um osci-lador controlado por voltagem que oscila a uma freqüência que correspondea uma voltagem de controle, um oscilador de freqüência de referência queoscila a uma freqüência constante, um comparador de fase que compara afreqüência de saída do oscilador de freqüência de referência com a freqüên-cia de saída do oscilador controlado por voltagem e emite uma diferença defase, e um filtro de laço que gera a voltagem de controle com base na dife-rença de fase, em que um meio de variação de característica de respostapara variar uma característica de resposta do circuito de PLL está dispostoem um estágio de saída do comparador de fase. Conseqüentemente, é pos-sível estabilizar uma característica de supressão de suprimir um ruído defase em uma ampla banda de freqüência, pelo ajuste da característica deresposta.

De acordo com a invenção, o circuito de PLL que inclui um osci-lador controlado por voltagem que oscila a uma freqüência que correspondea uma voltagem de controle, um oscilador de freqüência de referência queoscila a uma freqüência constante, um comparador de fase que compara afreqüência de saída do oscilador de freqüência de referência com a freqüên-cia de saída do oscilador controlado por voltagem e que emite uma diferençade fase, e um filtro de laço que gera a voltagem de controle com base nadiferença de fase, em que um meio de variação de ganho de laço para variarum ganho de laço do circuito de PLL e um meio de variação de característicade resposta para variar uma característica de resposta do circuito de PLLestão dispostos em um estágio de saída do comparador de fase. Conse-qüentemente, é possível estabilizar uma característica de supressão de su-primir um ruído de fase em uma ampla banda de freqüência, pelo ajuste doganho de laço e a característica de resposta para otimizar a característica desupressão de suprimir um ruído de fase.

De acordo com a invenção, o meio de variação de ganho de laçoinclui um primeiro registrador que armazena um primeiro parâmetro e umprimeiro multiplicador que multiplica o primeiro parâmetro emitido do primeiroregistrador pela saída do comparador de fase, e em que o circuito de PLLainda inclui um controlador que ajusta o primeiro parâmetro no primeiro re-gistrador com base em um estado de dispositivo e uma condição de utiliza-ção. Conseqüentemente, é possível otimizar a característica de supressãode suprimir um ruído de fase em uma ampla banda de freqüência, pelo ajus-te do ganho de laço dependendo de um estado de dispositivo e uma condi-ção de utilização.

De acordo com a invenção, o meio de variação de característicade resposta inclui um segundo registrador que armazena um segundo parâ-metro e um segundo multiplicador que multiplica o segundo parâmetro emiti-do do segundo registrador pela saída do comparador de fase, e em que ocircuito de PLL ainda inclui um controlador que ajusta o segundo parâmetrono segundo registrador com base em um estado de dispositivo e uma condi-ção de utilização. Conseqüentemente, é possível otimizar a característica desupressão de suprimir um ruído de fase em uma ampla banda de freqüência,pelo ajuste da característica de resposta dependendo do estado de dispositi-vo e da condição de utilização.

De acordo com a invenção, o meio de variação de ganho de laçoinclui um primeiro registrador que armazena um primeiro parâmetro e umprimeiro multiplicador que multiplica o primeiro parâmetro emitido do primeiroregistrador pela saída do comparador de fase, em que o meio de variação decaracterística de resposta inclui um segundo registrador que armazena umsegundo parâmetro e um segundo multiplicador que recebe a saída ramifi-cada do primeiro multiplicador e multiplica o segundo parâmetro emitido dosegundo registrador pela saída do primeiro multiplicador, e em que o circuitode PLL ainda inclui um controlador que ajusta o primeiro parâmetro e o se-gundo parâmetro no primeiro registrador e no segundo registrador, respecti-vamente, com base em um estado de dispositivo e uma condição de utiliza-ção. Conseqüentemente, é possível obter a característica de supressão es-tável em uma ampla banda de freqüência, pelo ajuste do ganho de laço e dacaracterística de resposta dependendo do estado de dispositivo e da condi-ção de utilização para otimizar a característica de supressão do ruído de fase.

De acordo com a invenção, o circuito de PLL, ainda inclui: umamemória de valor de correção que armazena uma tabela de temperatura queinclui um primeiro parâmetro padrão e um segundo parâmetro padrão comoos parâmetros ajustados nos primeiro e segundo registradores e um primeiroparâmetro de temperatura e um segundo parâmetro de temperatura comovalores de correção para corrigir os primeiro e o segundo parâmetros padrãodependendo de uma temperatura em correlação com a temperatura de mo-do a compensar por uma diferença individual do circuito de PLL; e um sen-sor de temperatura que detecta a temperatura, em que o controlador ajustauma soma do primeiro parâmetro padrão e do primeiro parâmetro de tempe-ratura que corresponde à temperatura detectada como o primeiro parâmetrono primeiro registrador e ajusta uma soma do segundo parâmetro padrão edo segundo parâmetro de temperatura que corresponde à temperatura de-tectada como o segundo parâmetro no segundo registrador, com referênciaà tabela de temperatura dependendo da temperatura detectada pelo sensorde temperatura. Conseqüentemente, os parâmetros padrão tendo sido com-pensados em uma diferença individual do dispositivo podem ser adicional-mente corrigidos dependendo da temperatura para ajustar os parâmetroscorrigidos no primeiro registrador e no segundo registrador, a diferença indi-vidual ou a influência da variação em temperatura pode ser reduzida paraobter o ganho de laço e a característica de resposta ótimos, por meio distoestabilizando a característica de supressão de suprimir um ruído de fase emuma ampla banda de freqüência.

De acordo com a invenção, a memória de valor de correção in-clui as tabelas de temperatura que correspondem a uma pluralidade de ban-das de freqüência de utilização, e quando a banda de freqüência de utiliza-ção é externamente ajustada, o controlador refere-se à tabela de temperatu-ra que corresponde à banda de freqüência de utilização ajustada. Conse-qüentemente, é possível executar um processo de correção de temperaturadependendo da banda de freqüência de utilização, por meio disto estabili-zando a característica de supressão de suprimir um ruído de fase em umaampla banda de freqüência com a correção de alta precisão.

BREVE DESCRIÇÃO DOS DESENHOS

Figura 1 é um diagrama de blocos que ilustra uma configuraçãode um circuito de PLL de acordo com uma modalidade da invenção.

Figura 2 é um diagrama que ilustra as tabelas de temperaturaarmazenadas em uma memória de valor de correção 21.

Figura 3 é um fluxograma que ilustra um processo de uma CPU 20.

Figura 4 é um fluxograma que ilustra um processo de monitora-mento de temperatura da CPU 20.

Figura 5 é um diagrama que ilustra uma vantagem que resultade prover um primeiro registrador 6 e um primeiro multiplicador 7.

Figura 6 é um diagrama que ilustra uma vantagem que resultade prover um segundo registrador 12 e um segundo multiplicador 13.

Figura 7 é um diagrama de blocos que ilustra esquematicamenteuma configuração de um circuito de PLL convencional.

DESCRIÇÃO DE NÚMEROS E SINAIS DE REFERÊNCIA

1: VCO

2: divisor de freqüência 1/N

3: conversor A/D

4: comparador de fase5: oscilador de referência

6: primeiro registrador

7: primeiro multiplicador

8: conversor D/A

9: filtro analógico

10: filtro digital

11: circuito de integração

12: segundo registrador

13: segundo multiplicador

20: CPU

21: memória de valor de correção

22: sensor de temperatura

MELHOR MODO PARA EXECUTAR A INVENÇÃO

As modalidades da invenção serão descritas com referência aosdesenhos acompanhantes.

Um circuito de PLL de acordo com uma modalidade da invençãoinclui, em um estágio subseqüente a um comparador de fase, um primeiroregistrador que armazena um primeiro parâmetro para ajustar um ganho delaço, um primeiro multiplicador que multiplica uma saída do comparador defase pelo primeiro parâmetro, um segundo registrador que armazena umsegundo parâmetro para ajustar um fator de amortecimento (característicade resposta), um segundo multiplicador que multiplica uma saída do primeiromultiplicador pelo segundo parâmetro, e um controlador que ajusta os parâ-metros ótimos nos primeiro e segundo registradores dependendo de umabanda de freqüência de utilização, uma temperatura ambiente, e uma dife-rença individual de dispositivos. O circuito de PLL pode prover uma caracte-rística de supressão estável de suprimir um ruído de fase em uma amplabanda de freqüência pelo ajuste do ganho de laço e do fator de amorteci-mento para os valores ótimos com base na banda de freqüência de utilizá-ção, na temperatura ambiente, e na diferença individual de dispositivos.

A Figura 1 é um diagrama de blocos que ilustra uma configura-ção do circuito de PLL de acordo com a modalidade da invenção. Os ele-mentos que tem a mesma configuração como mostrado na Figura 7 estãodenotados pelos mesmos números ou sinais de referência.

O circuito de PLL (o dispositivo presente) de acordo com estamodalidade, como mostrado na Figura 1, inclui um VCO 1, um divisor defreqüência 1/N 2, um conversor A/D 3, um comparador de fase 4, um oscila-dor de referência 5, um conversor D/A 8, e um filtro analógico 9 como osmesmos elementos que o circuito de PLL convencional mostrado na Figura7, e inclui um primeiro registrador (registrador (1) no desenho) 6, um primeiromultiplicador 7, um filtro digital 10 como um filtro de laço, uma CPU (Unidadede Processamento Central) 20, uma memória de valor de correção 21, e umsensor de temperatura 22 como elementos caracterizados do presente dis-positivo.

O filtro digital 10 inclui um circuito de integração 11, um segundoregistrador (registrador (2) no desenho) 12, e um multiplicador 13.

Os elementos caracterizados do presente dispositivo serão des-critos.

O primeiro registrador 6 serve para armazenar um primeiro pa-râmetro o qual é multiplicado pela saída do comparador de fase 4. O primei-ro parâmetro é um coeficiente de correção de freqüência para variar umabanda de freqüência, do qual uma excelente característica de supressãopode ser obtida, e é ajustado como o valor ótimo dependendo da banda defreqüência de utilização, da temperatura ambiente, e da diferença individualde dispositivos pela CPU 20. A operação da CPU 20 será posteriormentedescrita.

O primeiro multiplicador 7 serve para multiplicar uma diferençade fase como a saída do comparador de fase 4 pelo primeiro parâmetro emi-tido do primeiro registrador.

No presente dispositivo, o primeiro registrador 6 e o primeiromultiplicador 7 estão providos como meios para variar o ganho de laço, e aCPU 20 pode ajustar apropriadamente o primeiro parâmetro, por meio distoajustando a saída do primeiro multiplicador 7 e variando o ganho de laço docircuito de PLL dependendo da banda de freqüência de utilização e da tem-peratura. Conseqüentemente, o ganho de laço é ajustado para um valor a-propriado em uma ampla banda de freqüência, por meio disto obtendo umacaracterística de supressão estável de suprimir um ruído de fase.

O segundo registrador 12 serve para armazenar um segundoparâmetro o qual é multiplicado pela saída do primeiro multiplicador 7. O se-gundo parâmetro é utilizado para ajustar um fator de amortecimento (carac-terística de resposta) e é ajustado como o valor ótimo dependendo da bandade freqüência de utilização, da temperatura ambiente, e da diferença indivi-dual de dispositivos pela CPU 20. A operação da CPU 20 será posteriormen-te descrita.

O segundo multiplicador 13 serve para multiplicar a saída doprimeiro multiplicador 7 pelo segundo parâmetro emitido do segundo regis-trador 12. O resultado da multiplicação do segundo multiplicador é adiciona-do à saída do circuito de integração 11 e a resultante é emitida do filtro digi-tal 10.

No presente dispositivo, o segundo registrador 12 e o segundomultiplicador 13 estão providos como os meios para variar o fator de amorte-cimento e o segundo parâmetro é apropriadamente ajustado pela CPU 20,por meio disto variando o fator de amortecimento. Conseqüentemente, a di-ferença individual em tempo de resposta do dispositivo pode ser compensa-da, por meio disto obtendo a característica de supressão estável de suprimiro ruído de fase.

O sensor de temperatura 22 serve para detectar periodicamentea temperatura ambiente do dispositivo e emitir a temperatura detectada paraa CPU 20.

A memória de valor de correção 21 armazena vários dados utili-zados para gerar os primeiro e segundo parâmetros ajustados no primeiroregistrador 6 e no segundo registrador 12, respectivamente, pela CPU 20.

Os dados armazenados incluem os parâmetros padrão que tem a diferençaindividual compensada, as informações sobre a banda de freqüência de utili-zação, e os valores de correção de temperatura que correspondem às ban-das de freqüência de utilização.Antes de descrever especificamente os dados armazenados namemória de valor de correção 21, um método para calcular os primeiro esegundo parâmetros no presente dispositivo e os tipos dos parâmetros utili-zados no mesmo serão resumidamente descritos.

Primeiro, no presente dispositivo, para obter a característica deruído de fase ótima sob uma condição de utilização padrão, os parâmetrospadrão C1 e C2 que tem a diferença individual compensada são armazena-dos como os parâmetros ajustados nos primeiro e segundo registradores namemória de valor de correção 21.

Os parâmetros para corrigir os parâmetros padrão C1 e C2 in-cluem os parâmetros de temperatura p1 e p2 para correção que correspon-dem às tabelas de temperatura e de freqüência subdividas por freqüência deutilização estão providos.

Os parâmetros armazenados na memória de valor de correção21 serão agora descritos em detalhes.

Primeiro, o primeiro parâmetro padrão C1 como o valor padrãodo primeiro parâmetro ajustado no primeiro registrador 6 e o segundo parâ-metro padrão C2 como o valor padrão do segundo parâmetro ajustado nosegundo registrador 12 são armazenados na memória de valor de correção 21.

Os parâmetros padrão são experimentalmente obtidos para te-rem valores que provenham a característica de ruído de fase ótima na fre-qüência central da banda de freqüência na qual o presente dispositivo émais freqüentemente utilizado na temperatura normal, onde os valores sãodeterminados para compensar a diferença individual devido a diferenças emcaracterísticas dos componentes do dispositivo, e são escritos na memóriade valor de correção 21 com antecedência.

Isto é, quando o presente dispositivo que tem uma característicade operação média é operado sob as condições (freqüência e temperatura)nas quais os parâmetros padrão são determinados, o primeiro parâmetroajustado no primeiro registrador 6 é o primeiro parâmetro padrão C1 e o se-gundo parâmetro ajustado no segundo registrador 12 é o segundo parâmetropadrão C2.

A memória de valor de correção 21 inclui uma tabela de tempe-ratura que armazena os coeficientes para compensar adicionalmente os pa-râmetros padrão C1 e C2 dependendo da banda de freqüência de utilizaçãoe da temperatura.

Aqui, a tabela de temperatura é descrita com referência à Figura2. A Figura 2 é um diagrama que ilustra a tabela de temperatura armazena-da na memória de valor de correção 21.

Como mostrado na Figura 2, a tabela de temperatura armazenao parâmetro de temperatura p1 para corrigir o parâmetro padrão C1 ajustadono primeiro registrador 6 e o parâmetro de temperatura p2 para corrigir oparâmetro padrão C2 ajustado no segundo registrador 12 para corresponderà temperatura medida (t). Os parâmetros de temperatura p1 e p2 são expe-rimentalmente obtidos e escritos na memória de valor de correção 21 comantecedência.

Como um aspecto do presente dispositivo, três tipos de tabelasde temperatura que correspondem a uma banda de baixa freqüência (Baixoch), uma banda média freqüência (Médio ch), e uma banda de alta freqüên-cia (Alto ch) estão providas. Um exemplo da tabela de temperatura que cor-responde a uma banda de freqüência está mostrado na Figura 2. Quando abanda de freqüência de utilização é ajustada por uma unidade de ajuste, aCPU 20 seleciona e lê a tabela de temperatura que corresponde à banda defreqüência de utilização ajustada e executa os seguintes processos com re-ferência à tabela de temperatura selecionada.

Pela provisão das tabelas de temperatura que correspondem àsbandas de freqüência, é possível executar um processo de correção de tem-peratura com alta precisão dependendo das bandas de freqüência de utiliza-ção. Uma ampla banda de freqüência pode ser lidada melhorando a tabelade temperatura para corresponder às freqüências.

A tabela de temperatura armazena os parâmetros de temperatu-ra que correspondem à amplitude de temperatura de 20 graus na faixa detemperatura de -30°C a 70°C. Por exemplo, quando a temperatura medida(t) é de 25 0C1 1,0 e 0,7 são armazenados como os parâmetros de tempera-tura p1 e p2, respectivamente. Quando a temperatura medida (t) é de 0 0C,0,9 e 0,8 são armazenados como os parâmetros de temperatura p1 e p2,respectivamente. O número de etapas da amplitude de temperatura pode seraumentado ou diminuído dependendo das características do dispositivo.

Quando a temperatura medida está fora da faixa de temperaturaapropriada ajustada especificamente, a CPU 20 detecta (emite) um alarmede temperatura.

A CPU 20 lê a tabela de temperatura que corresponde à bandade freqüência de utilização, lê periodicamente a temperatura medida (t) dosensor de temperatura 22, lê o parâmetro de temperatura que corresponde àtemperatura medida com referência à tabela de temperatura, adiciona o pa-râmetro de temperatura p1 ou p2 ao parâmetro padrão C1 ou C2 para geraro primeiro parâmetro e o segundo parâmetro, e então escreve os primeiro esegundo parâmetros no primeiro registrador 6 e no segundo registrador 12,respectivamente.

Especificamente, o primeiro parâmetro ajustado no primeiro re-gistrador é C1+p1 e o segundo parâmetro ajustado no segundo registrador é C2+p2.

A seguir, a CPU 20 será descrita.

A CPU 20 ajusta o primeiro parâmetro ótimo e o segundo parâ-metro ótimo no primeiro registrador 6 e no segundo registrador 12, respecti-vamente, dependendo da banda de freqüência de utilização, da temperaturaambiente, e da diferença individual do dispositivo.

Apesar de não mostrada, uma unidade de ajuste para uma ope-ração externa de um operador está conectada na CPU 20 e uma banda defreqüência de utilização é inserida na CPU da unidade de ajuste. A banda defreqüência é classificada na banda de baixa freqüência (Baixo ch), na bandamédia freqüência (Médio ch), e na banda de alta freqüência (Alto ch) e umasua é ajustada pela unidade de ajuste.

A CPU 20 armazena a banda de freqüência ajustada em umamemória (não mostrada) na CPU 20 como acima descrito, lê a tabela detemperatura que corresponde à banda de freqüência ajustada da memóriade valor de correção 21 antes de iniciar a operação do dispositivo.

A CPU 20 lê os parâmetros padrão C1 e C2 para compensar adiferença individual da memória de valor de correção 21 e armazena os pa-râmetros padrão lidos, antes de iniciar a operação.

Após iniciar a operação, a CPU lê periodicamente a temperaturamedida do sensor de temperatura 22, multiplica os parâmetros que foramsujeitos ao processo de correção de diferença individual com base na tabelade temperatura pelo parâmetro de temperatura para calcular os primeiro esegundo parâmetros, e executa um processo de atualização (processo demonitoramento de temperatura) de atualizar o primeiro registrador 6 e o se-gundo registrador 12.

Os processos da CPU 20 serão descritos com referência à Figu-ra 3. A Figura 3 é um fluxograma que ilustra os processos da CPU 20.

Como mostrado na Figura 3, antes de iniciar a operação, primei-ro para absorver as diferenças de característica dos componentes do circuitode PLL, um processo de ajuste individual é executado com base no resulta-do de verificação de característica na freqüência central da banda de fre-qüência de utilização na temperatura normal (S1) e os parâmetros padrãoC1 e C2 para compensar a diferença individual são escritos na memória devalor de correção 21 (S2).

A CPU 20 lê os primeiro e segundo parâmetros padrão C1 e C2armazenados na memória de valor de correção e armazena os parâmetrospadrão lidos na mesma.

Então, a CPU 20 determina a qual da banda de baixa freqüência(Baixo ch), da banda média freqüência (Médio ch), e da banda de alta fre-qüência (Alto ch) a banda de freqüência de utilização ajustada pela unidadede ajuste pertence (S4). Quando a banda de freqüência de utilização perten-ce à banda de baixa freqüência (Baixo ch), a CPU lê a tabela de temperaturaque corresponde à banda de baixa freqüência da memória de valor de corre-ção 21 e armazena a tabela de temperatura lida na mesma (S5). Então, aCPU 20 executa o processo de monitoramento de temperatura de calcularos primeiro e segundo parâmetros dependendo da temperatura (S6). O pro-cesso de monitoramento de temperatura será posteriormente descrito.

Quando a banda de freqüência de utilização pertence à bandade média freqüência (Médio ch), a CPU 20 lê a tabela de temperatura quecorresponde à banda de média freqüência da memória de valor de correção21, armazena a tabela de temperatura lida na mesma (S7), e executa o pro-cesso de monitoramento de temperatura de calcular os primeiro e segundoparâmetros dependendo da temperatura (S8).

Similarmente, quando a banda de freqüência de utilização per-tence à banda de alta freqüência (Alto ch), a CPU 20 lê a tabela de tempera-tura que corresponde à banda de alta freqüência da memória de valor decorreção 21, e armazena a tabela de temperatura lida (S9), e executa o pro-cesso de monitoramento de temperatura de calcular os primeiro e segundoparâmetros dependendo da temperatura (S10).

Deste modo, os processos da CPU 20 são executados.

A seguir, os processos de monitoramento de temperatura mos-trados nas etapas S6, S8, e S10 da Figura 3 serão descritos com referênciaà Figura 4. A Figura 4 é um fIuxograma que ilustra o processo de monitora-mento de temperatura da CPU 20.

Como mostrado na Figura 4, quando iniciando o processo demonitoramento de temperatura, a CPU 20 lê periodicamente a temperaturamedida pelo sensor de temperatura 22 (S11) e determina se a temperaturamedida está dentro de uma faixa de temperatura apropriada na qual o dispo-sitivo pode operar apropriadamente (S12).

Quando a temperatura medida está dentro da faixa de tempera-tura apropriada, a CPU 20 lê os parâmetros de temperatura p1 e p2 que cor-respondem à temperatura medida da tabela de temperatura, adiciona p1 noprimeiro parâmetro padrão C1 armazenado na mesma para calcular o pri-meiro parâmetro, adiciona p2 no segundo parâmetro C2 para calcular o se-gundo parâmetro, escreve o primeiro parâmetro no primeiro registrador 6,escreve o segundo parâmetro no segundo registrador 12 (S13), e então exe-cuta o processo da etapa S11.Quando a temperatura medida está fora da faixa de temperaturaapropriada em S12, a CPU 20 detecta (emite) um alarme de temperatura(S14).

Deste modo, a CPU 20 executa o processo de monitoramentode temperatura.

Por meio dos processos mostrados nas Figuras 3 e 4, o presen-te dispositivo pode corrigir os parâmetros padrão pela utilização dos parâme-tros de temperatura que correspondem à temperatura periodicamente medi-da pelo sensor de temperatura 22 com referência à tabela de temperaturaque armazena os parâmetros de correção ótimos que correspondem à fre-qüência de utilização com base nos parâmetros padrão C1 e C2 dos quais adiferença devida à diferença individual é compensada, calcula e ajusta oprimeiro e o segundo parâmetros no primeiro registrador 6 e no segundoregistrador 12. Conseqüentemente, é possível ajustar os parâmetros ótimosno primeiro registrador 6 e no segundo registrador 12 dependendo da bandade freqüência, da temperatura, e da diferença individual do dispositivo, pormeio disto variando o ganho de laço e o fator de amortecimento. Como umresultado, é possível construir um circuito de PLL que tem uma característicade supressão estável de suprimir um ruído de fase em uma ampla banda defreqüência.

A seguir, uma vantagem que resulta de prover o primeiro regis-trador 6 e o primeiro multiplicador 7 será descrita com referência a Figura 5.

A Figura 5 é um diagrama que ilustra uma vantagem que resulta de prover oprimeiro registrador 6 e o primeiro multiplicador 7.

Como mostrado na Figura 5, uma largura de banda de supres-são de laço que provê uma característica de supressão apropriada de umruído de fase em um gráfico de uma freqüência de defasagem e uma carac-terística de supressão de ruído de fase está representada como um ponto deinflexão do gráfico. No exemplo mostrado na Figura 5, a característica deruído de fase de um dispositivo de referência não provido com o primeiroregistrador 6 e o primeiro multiplicador 7 está indicada por uma linha cheia ea característica de ruído de fase do dispositivo provido com o primeiro regis-trador 6 e o primeiro multiplicador 7 para mudar o valor do parâmetro ajusta-do no primeiro registrador 6 está indicada por uma linha de traço e ponto.

No exemplo mostrado na Figura 5, uma curva indicada por umalinha tracejada representa uma característica de ruído de fase na qual o picoestá deslocado para a baixa freqüência em comparação com o dispositivo dereferência. Uma curva indicada por uma linha de traço e ponto representauma característica de ruído de fase na qual o pico está deslocado para a altafreqüência em comparação com o dispositivo de referência. Conseqüente-mente, é possível variar a largura de banda de supressão de laço pela utili-zação dos valores dos parâmetros.

Deste modo, pelo ajuste da largura pela utilização do valor doparâmetro ajustado no primeiro registrador 6 e ajustando o valor de correçãopara ajustar um valor em uma ampla faixa, é possível alargar adicionalmentea largura variável da banda de supressão.

A seguir, uma vantagem que resulta de prover o segundo regis-trador 12 e o segundo multiplicador 13 será descrita com referência à Figura6. A Figura 6 é um diagrama que ilustra uma vantagem que resulta de provero segundo registrador 12 e o segundo multiplicador 13.

No exemplo mostrado na Figura 6, a característica de ruído defase de um dispositivo não provido com o segundo registrador 12 e o segun-do multiplicador 13 está indicada por uma linha cheia e a característica deruído de fase do dispositivo provido com o segundo registrador 12 e o se-gundo multiplicador 13 para mudar o valor do parâmetro ajustado no segun-do registrador 12 está indicada por uma linha de traço e ponto.

Como mostrado na Figura 6, pela variação do valor do parâme-tro ajustado no segundo registrador 12, é possível variar o fator de amorte-cimento, por meio disto variando a velocidade de resposta. Conseqüente-mente, é possível obter uma característica de ruído de fase com uma dife-rente altura do pico sem mudar a posição do pico do ruído de fase. Conse-qüentemente, é possível ajustar o valor do segundo parâmetro de modo aobter uma característica desejada.

Pelo ajuste da largura pela utilização do valor do parâmetro ajus-tado no segundo registrador 12 e ajustando o valor de correção para ajustarum valor em uma ampla faixa, é possível alargar adicionalmente a larguravariável do fator de amortecimento.

Isto é, no circuito de PLL, como mostrado nas Figuras 5 e 6, épossível variar o ganho de laço e o fator de amortecimento pelo ajuste dosparâmetros ajustados no primeiro registrador 6 e no segundo registrador 12,por meio disto obtendo uma característica de ruído de fase desejada.

O circuito de PLL (o presente dispositivo) de acordo com a mo-dalidade da invenção inclui o primeiro registrador 6 que armazena o primeiroparâmetro para ajustar o ganho de laço, o primeiro multiplicador 7 multipli-cando a saída do comparador de fase 4 pelo primeiro parâmetro, o segundoregistrador 12 armazenando o segundo parâmetro para ajustar o fator deamortecimento, o segundo multiplicador 13 multiplicando a saída do primeiromultiplicador pelo segundo parâmetro, e a CPU 20 ajustando os parâmetrosótimos nos primeiro e segundo registradoras dependendo da banda de fre-qüência de utilização, da temperatura ambiente, e da diferença individual dodispositivo. Conseqüentemente, a CPU 20 pode ajustar o ganho de laço e ofator de amortecimento para o ótimo com base na banda de freqüência deutilização, na temperatura ambiente, e na diferença individual do dispositivo,por meio disto obtendo uma característica de supressão estável de um ruídode fase em um ampla banda de freqüência.

O presente dispositivo inclui a memória de valor de correção 21que armazena os parâmetros utilizados para calcular o primeiro parâmetro eo segundo parâmetro e o sensor de temperatura 22 medindo a temperaturaambiente, os parâmetros padrão C1 e C2 experimentalmente obtidos paracompensar a diferença individual na condição de uso padrão com antece-dência os parâmetros de temperatura p1 e p2 que corrigem os parâmetrospadrão dependendo da temperatura são armazenados na memória de valorde correção 21. Antes de iniciar a operação do dispositivo, a CPU 20 lê èarmazena os parâmetros padrão C1 e C2. Quando iniciando a operação, aCPU adiciona os parâmetros de temperatura p1 e p2 que correspondem àtemperatura medida detectada pelo sensor de temperatura 22 a C1 e C2para calcular os primeiro e segundo parâmetros, e ajusta os parâmetros cal-culados no primeiro registrador 6 e no segundo registrador 12, respectiva-mente. Conseqüentemente, pelo ajuste dos parâmetros padrão com base nadiferença individual antes de iniciar a operação e corrigindo adicionalmenteos parâmetros padrão pela utilização dos parâmetros de temperatura quecorrespondem à temperatura ambiente após iniciar a operação, é possívelajustar os parâmetros apropriados estando corrigidos com base na diferençaindividual e na temperatura nos primeiro e segundo registradores. Como umresultado, é possível ajustar otimamente o ganho de laço e o fator de amor-tecimento, por meio disto obtendo uma característica de supressão estávelde um ruído de fase em uma ampla banda de freqüência.

No presente dispositivo, as tabelas de freqüência que tem osparâmetros de temperatura diferentes dependendo das bandas de freqüên-cia de utilização estão armazenadas como os parâmetros de temperatura namemória de valor de correção 21. Conseqüentemente, quando a banda defreqüência de utilização é ajustada, a CPU 20 lê as tabelas de temperaturaque correspondem à banda de freqüência da memória de correção 21 paraexecutar a correção de temperatura com referência à tabela de temperaturae pode ajustar os parâmetros ótimos tendo sido precisamente corrigidos emtemperatura dependendo da freqüência no primeiro registrador e no segundoregistrador. Como um resultado, é possível ajustar otimamente o ganho delaço e o fator de amortecimento, por meio disto obtendo uma característicade supressão estável de um ruído de fase em uma ampla banda de freqüência.

APLICABILIDADE INDUSTRIAL

A invenção é aplicável a um circuito de PLL que pode obter umacaracterística de supressão estável de um ruído de fase em uma ampla ban-da de freqüência prevenindo a deterioração em ruído de fase devida a umavariação em temperatura ou uma diferença individual de dispositivos.

Claims

1. Circuito de PLL que compreende um oscilador controlado porvoltagem que oscila a uma freqüência que corresponde a uma voltagem decontrole, um oscilador de freqüência de referência que oscila a uma freqüên-cia constante, um comparador de fase que compara a freqüência de saídado oscilador de freqüência de referência com a freqüência de saída do osci-lador controlado por voltagem e emite uma diferença de fase, e um filtro delaço que gera a voltagem de controle com base na diferença de fase,em que um meio de variação de ganho de laço para variar umganho de laço do circuito de PLL está disposto em um estágio de saída docomparador de fase.

2. Circuito de PLL que compreende um oscilador controlado porvoltagem que oscila a uma freqüência que corresponde a uma voltagem decontrole, um oscilador de freqüência de referência que oscila a uma freqüên-cia constante, um comparador de fase que compara a freqüência de saídado oscilador de freqüência de referência com a freqüência de saída do osci-lador controlado por voltagem e emite uma diferença de fase, e um filtro delaço que gera a voltagem de controle com base na diferença de fase,em que um meio de variação de característica de resposta paravariar uma característica de resposta do circuito de PLL está disposto em umestágio de saída do comparador de fase.

3. Circuito de PLL que compreende um oscilador controlado porvoltagem que oscila a uma freqüência que corresponde a uma voltagem decontrole, um oscilador de freqüência de referência que oscila a uma freqüên-cia constante, um comparador de fase que compara a freqüência de saídado oscilador de freqüência de referência com a freqüência de saída do osci-lador controlado por voltagem e emite uma diferença de fase, e um filtro delaço que gera a voltagem de controle com base na diferença de fase,em que um meio de variação de ganho de laço para variar umganho de laço do circuito de PLL e um meio de variação de característica deresposta para variar uma característica de resposta do circuito de PLL estãodispostos em um estágio de saída do comparador de fase.

4. Circuito de PLL de acordo com a reivindicação 1, em que omeio de variação de ganho de laço inclui um primeiro registrador que arma-zena um primeiro parâmetro e um primeiro multiplicador que multiplica oprimeiro parâmetro emitido do primeiro registrador pela saída do comparadorde fase, eem que o circuito de PLL ainda inclui um controlador que ajustao primeiro parâmetro no primeiro registrador com base em um estado dedispositivo e uma condição de utilização.

5. Circuito de PLL de acordo com a reivindicação 2, em que omeio de variação de característica de resposta inclui um segundo registradorque armazena um segundo parâmetro e um segundo multiplicador que mul-tiplica o segundo parâmetro emitido do segundo registrador pela saída docomparador de,fase, eem que o circuito de PLL ainda inclui um controlador que ajustao segundo parâmetro no segundo registrador com base em um estado dedispositivo e uma condição de utilização.

6. Circuito de PLL de acordo com a reivindicação 3, em que omeio de variação de ganho de laço inclui um primeiro registrador que arma-zena um primeiro parâmetro e um primeiro multiplicador que multiplica oprimeiro parâmetro emitido do primeiro registrador pela saída do comparadorde fase,em que o meio de variação de característica de resposta incluium segundo registrador que armazena um segundo parâmetro e um segun-do multiplicador que recebe a saída ramificada do primeiro multiplicador emultiplica o segundo parâmetro emitido do segundo registrador pela saídado primeiro multiplicador, eem que o circuito de PLL ainda inclui um controlador que ajustao primeiro parâmetro e o segundo parâmetro no primeiro registrador e nosegundo registrador, respectivamente, com base em um estado de dispositi-vo e uma condição de utilização.

7. Circuito de PLL de acordo com a reivindicação 6, ainda com-preendendo:uma memória de valor de correção que armazena uma tabela detemperatura que inclui um primeiro parâmetro padrão e um segundo parâ-metro padrão como os parâmetros ajustados no primeiro e no segundo re-gistradoras e um primeiro parâmetro de temperatura e um segundo parâme-tro de temperatura como valores de correção para corrigir os primeiro e se-gundo parâmetros padrão dependendo de uma temperatura em correlaçãocom a temperatura de modo a compensar por uma diferença individual docircuito de PLL; eum sensor de temperatura que detecta a temperatura,em que o controlador ajusta uma soma do primeiro parâmetropadrão e do primeiro parâmetro de temperatura que corresponde à tempera-tura detectada como o primeiro parâmetro no primeiro registrador e ajustauma soma do segundo parâmetro padrão e do segundo parâmetro de tem-peratura que corresponde à temperatura detectada como o segundo parâ-metro no segundo registrador, com referência à tabela de temperatura de-pendendo da temperatura detectada pelo sensor de temperatura.

8. Circuito de PLL de acordo com a reivindicação 7, em que amemória de valor de correção inclui as tabelas de temperatura que corres-pondem a uma pluralidade de bandas de freqüência de utilização, eem que quando a banda de freqüência de utilização é externa-mente ajustada, o controlador refere-se à tabela de temperatura que corres-ponde à banda de freqüência de utilização ajustada.