CN101421929A - Pll电路 - Google Patents
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Abstract
在现有的PLL电路中相位噪声的抑制特性由于温度、个体差而产生偏差,并且在宽频带中难以得到稳定的抑制特性,本发明提供一种吸收由温度、个体差引起的相位噪声特性的变动并在宽频带中可得到稳定的相位噪声的抑制特性的PLL电路。该PLL电路在相位比较器的后级具备:保存对环路增益进行调节的第一参数的第一寄存器(6);将相位比较器(4)的输出与第一参数相乘的第一乘法器(7);保存对响应特性进行调节的第二参数的第二寄存器(12);将第一乘法器的输出与第二参数相乘的第二乘法器(13);以及根据使用频带·周围的温度·装置的个体差而对第一以及第二寄存器设定最佳的参数的CPU(20),将环路增益和响应特性调整到最佳值,在宽频带中得到良好的抑制特性。
Description
技术领域
本发明涉及一种作为频率合成器而使用的PLL(Phase LockedLoop)电路,特别是涉及一种防止由温度变化、装置的个体差引起的相位噪声的劣化、可在宽频带中得到稳定的相位噪声的抑制特性的PLL电路。
背景技术
存在作为标准信号发生器之一而应用了PLL的频率合成器(以下称为“PLL电路”)。
PLL电路广泛地利用于移动体通信、地上数字广播等的基站,为了使载波配置时的频率间隔变窄、并减小相邻的载波间的干涉,要求低且稳定的相位噪声特性。
例如,在OFDM(Orthogonal Frequency Division Multiplexing;正交频分复用)方式中,以相互正交的许多子载波来传送宽频带信号,因此当OFDM信号的相位噪声特性劣化时,其直接导致频率起伏,有可能破坏子载波的正交性而无法识别载波。
使用图7来说明现有的PLL电路。图7是现有的PLL电路的概要结构框图。
如图7所示,现有的PLL电路由以下部分构成:振荡出与控制电压相应的频率的VCO(Voltage Controlled Oscillator;电压控制振荡器)1;将来自VCO1的被分支的输出频率分频为1/N的1/N分频器2;对分频的频率进行A/D(analog/digital)变换的A/D变换器3;振荡出固定的基准频率的基准振荡器5;将来自A/D变换器3的输出与基准频率的相位差进行比较的相位比较器4;利用积分电路对相位差进行时间积分并输出作为控制电压值的脉冲的作为环路滤波器的数字滤波器10’;对控制电压值进行D/A(digital/analog)变换的D/A变换器8;以及将信号进行平滑化而输出控制电压的模拟滤波器9。
此外,相位比较器4通常由PLLIC来实现。另外,分频器2通常使用计数器。
在上述结构的PLL电路中,从VCO1输出的振荡频率被分支,在1/N分频器2中分频为1/N,在A/D变换器3中变换为数字信号,并在相位比较器4中与来自基准振荡器5的基准频率比较相位,输出相位差。
并且,检测出的相位差在数字滤波器10’中被积分固定时间而输出积分值,并在D/A变换器8中变换为模拟信号,在模拟滤波器9中被平滑化而生成控制电压,并提供给VCO1。VCO1振荡出与所输入的控制电压相应的频率。这样,在上述PLL电路中,进行使VCO1的振荡频率的相位与基准频率的相位一致的反馈控制。
通常,通过 得到PLL电路中的自然频率fN。在此K0是环路增益。另外,相位噪声特性是通过最优化环路增益来得到所希望的抑制量。
对环路增益带来影响的参数是图8的(1)~(4)所示的参数,是如下的4个参数:(1)Kp:相位检测变换增益;(2)A(s):环路滤波器传递函数;(3)B:D/A变换器8输出中的每一比特的权重;(4)Kv:VCO变换增益(VF灵敏度)。
各参数的值是基于以下的式子算出的。
(1)Kp=(2πA0 2/fs×N)×fs/2π[V/radian]
(2)A(s)=fs/NL[V/V]
(3)B:D/A变换器8的输出电压幅度/比特数
(4)Kv是VCO的固有值[Hz/V]
在此,A0是进行了正交检波的I、Q信号的振幅的二分之一的值,fs是采样频率,N是分频器2的分频比,NL是进行积分时的分频比。
并且,通过将图8所示的(1)~(4)的各参数进行相乘来求出环路增益K0。
也就是说,利用K0=(1)×(2)×(3)×(4)=Kp×A(s)×B×Kv来算出,结果K0成为固定值,相位噪声的抑制量也成为固定。
此外,作为与PLL电路有关的现有技术,有平成15年6月13日公开的特开2003-168975“フエイズロツクドル—プ回路及びクロツク再生回路”(申请人:日本電気株式会社;发明人:野ロ泶実)(参照专利文献1)。
该现有技术是具备第一控制环路和第二控制环路的锁相环电路以及时钟再生电路,由此能够扩大锁定范围,并且进一步抑制跳动从而增加抗跳动力,其中,所述第一控制环路使用模拟型的装置作为相位比较器,根据相位差检测输出来进行振荡控制;所述第二控制环路根据使相位差检测输出的直流附近的成分增加的信号进行振荡控制,比起第一控制环路进行低速控制。
另外,作为其它的现有技术,有平成17年2月3日公开的特开2005-33581“フラクシヨナル-N方式の位相同期ル—プ形周波数シン七サイザ”(申请人:三菱電機株式会社;发明人:田島賢一)(参照专利文献2)。
该现有技术是如下技术:根据来自电压控制振荡器的高频信号生成同步信号的反馈电路是具备将高频信号进行分频而输出同步信号的多个可变分频器、以及对应于可变分频器按照时钟信号来输出各可变分频器的控制信号的调制电路的分数-N方式的相位同步环形频率合成器,由此能够进行高速且稳定的动作。
专利文献1:日本特开2003-168975号公报(第4-7页、图1)
专利文献2:日本特开2005-33581号公报(第4-7页、图1)
然而,在现有的PLL电路中存在如下问题点:相位噪声的抑制特性容易受到环境温度的影响,在气温变动大的设置场所无法得到稳定的抑制特性。
另外,在现有的PLL电路中存在如下问题点:抑制特性还受构成PLL电路的各部件的特性偏差等的影响,导致产生每个装置的个体差。
并且,在现有的PLL电路中存在如下的问题点:在整个宽频带中得到稳定的抑制特性是困难的。
发明内容
本发明是鉴于上述现状而完成的,目的在于提供一种吸收由温度变化、部件的特性偏差引起的相位噪声特性的变动、并且在宽频带中能够得到稳定的相位噪声的抑制特性的PLL电路。
用于解决上述现有例的问题点的本发明是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的环路增益设为可变的环路增益可变单元。
另外,用于解决上述现有例的问题点的本发明是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的响应特性设为可变的响应特性可变单元。
另外,用于解决上述现有例的问题点的本发明是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的环路增益的值设为可变的环路增益可变单元、以及将该电路的响应特性设为可变的响应特性可变单元。
另外,用于解决上述现有例的问题点的本发明在上述PLL电路中,其特征在于,环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从第一寄存器输出的第一参数相乘的第一乘法器,PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第一参数设定到第一寄存器。
另外,用于解决上述现有例的问题点的本发明在上述PLL电路中,其特征在于,响应特性可变单元包括:存储第二参数的第二寄存器、以及将来自相位比较器的输出与从第二寄存器输出的第二参数相乘的第二乘法器,PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第二参数设定到第二寄存器。
另外,用于解决上述现有例的问题点的本发明在上述PLL电路中,其特征在于,环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从第一寄存器输出的第一参数相乘的第一乘法器,响应特性可变单元包括:存储第二参数的第二寄存器、以及将第一乘法器的输出进行分支而输入、并将来自第一乘法器的输出与从第二寄存器输出的第二参数相乘的第二乘法器,PLL电路具有控制部,该控制部根据装置的状态和使用条件,对第一寄存器设定第一参数,并且对第二寄存器设定第二参数。
另外,用于解决上述现有例的问题点的本发明在上述PLL电路中,其特征在于具备:校正值存储器,其存储作为为了补偿装置的个体差而对第一、第二寄存器设定的参数的第一默认参数和第二默认参数、以及温度表格,其中,温度表格将作为根据温度对第一、第二默认参数进行校正的校正值的第一温度参数和第二温度参数,与温度相对应地进行存储;以及检测温度的温度传感器,控制部根据来自温度传感器的检测温度,参照温度表格,将第一默认参数与对应于检测温度的第一温度参数之和作为第一参数而设定到第一寄存器,将第二默认参数与对应于检测温度的第二温度参数之和作为第二参数而设定到第二寄存器。
另外,用于解决上述现有例的问题点的本发明在上述PLL电路中,其特征在于,校正值存储器具备与多个使用频带对应的温度表格,当从外部设定使用频带时,控制部参照与设定的使用频带对应的温度表格。
根据本发明,是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的环路增益设为可变的环路增益可变单元,因此具有如下效果:调节环路增益,使相位噪声的抑制特性在宽频带内稳定。
另外,根据本发明,是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的响应特性设为可变的响应特性可变单元,因此具有如下效果:调节响应特性,使相位噪声的抑制特性在宽频带内稳定。
另外,根据本发明,是一种PLL电路,包括:电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;基准频率振荡器,该基准频率振荡器振荡出固定的频率;相位比较器,该相位比较器将电压控制振荡器的输出频率与基准频率振荡器的输出频率进行比较而输出相位差;以及环路滤波器,该环路滤波器根据相位差生成控制电压,其中,PLL电路在相位比较器的输出级具备将该电路的环路增益的值设为可变的环路增益可变单元、以及将该电路的响应特性设为可变的响应特性可变单元,因此具有如下效果:调节环路增益和响应特性,将相位噪声的抑制特性最优化,使相位噪声的抑制特性在宽频率范围内稳定。
另外,根据本发明,在上述PLL电路中,环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从第一寄存器输出的第一参数相乘的第一乘法器,PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第一参数设定到第一寄存器,因此具有如下效果:根据装置的状态和使用条件来调节环路增益,能够在宽频率范围内将相位噪声的抑制特性最优化。
另外,根据本发明,在上述PLL电路中,响应特性可变单元包括:存储第二参数的第二寄存器、以及将来自相位比较器的输出与从第二寄存器输出的第二参数相乘的第二乘法器,PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第二参数设定到第二寄存器,因此具有如下效果:根据装置的状态和使用条件来调节响应特性,能够在宽频率范围内将相位噪声的抑制特性最优化。
另外,根据本发明,在上述PLL电路中,环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从第一寄存器输出的第一参数相乘的第一乘法器,响应特性可变单元包括:存储第二参数的第二寄存器、以及将第一乘法器的输出进行分支而输入、并将来自第一乘法器的输出与从第二寄存器输出的第二参数相乘的第二乘法器,PLL电路具有控制部,该控制部根据装置的状态和使用条件,对第一寄存器设定第一参数,并且对第二寄存器设定第二参数,因此具有如下效果:根据装置的状态和使用条件来调节环路增益和响应特性,将相位噪声的抑制特性最优化,能够在宽频率范围内得到稳定的抑制特性。
另外,根据本发明,在上述PLL电路中,具备:校正值存储器,其存储作为为了补偿装置的个体差而对第一、第二寄存器设定的参数的第一默认参数和第二默认参数、以及温度表格,其中,温度表格将作为根据温度对第一、第二默认参数进行校正的校正值的第一温度参数和第二温度参数,与温度相对应地进行存储;以及检测温度的温度传感器,控制部根据来自温度传感器的检测温度,参照温度表格,将第一默认参数与对应于检测温度的第一温度参数之和作为第一参数而设定到第一寄存器,将第二默认参数与对应于检测温度的第二温度参数之和作为第二参数而设定到第二寄存器,因此具有如下效果:能够根据温度进一步对补偿装置个体差的默认参数进行校正而设定到第一寄存器和第二寄存器,能够减轻个体偏差、温度变化的影响,实现最佳的环路增益和响应特性,在宽频带内使相位噪声的抑制特性稳定。
另外,根据本发明,在上述PLL电路中,校正值存储器具备与多个使用频带对应的温度表格,当从外部设定使用频带时,控制部参照与设定的使用频带对应的温度表格,因此具有如下效果:能够进行与使用频带相应的温度校正,并能够进行更高精度的校正,在宽频带内使相位噪声的抑制特性稳定。
附图说明
图1是本发明的实施方式所涉及的PLL电路的结构框图。
图2是存储在校正值存储器21中的温度表格的说明图。
图3是表示CPU20中的处理的流程图。
图4是CPU20中的温度监视处理的流程图。
图5是表示通过设置第一寄存器6和第一乘法器7而得到的效果的说明图。
图6是表示通过设置第二寄存器12和第二乘法器13而得到的效果的说明图。
图7是现有的PLL电路的概要结构框图。
附图标记说明
1:VCO;2∶1/N分频器;3:A/D变换器;4:相位比较器;5:基准振荡器;6:第一寄存器;7:第一乘法器;8:D/A变换器;9:模拟滤波器;10:数字滤波器;11:积分电路;12:第二寄存器;13:第二乘法器;20:CPU;21:校正值存储器;22:温度传感器。
具体实施方式
参照附图说明本发明的实施方式。
本发明的实施方式所涉及的PLL电路在相位比较器的后级具备:保存对环路增益进行调节的第一参数的第一寄存器;将来自相位比较器的输出与第一参数相乘的第一乘法器;保存对阻尼因数(响应特性)进行调节的第二参数的第二寄存器;将第一乘法器的输出与第二参数相乘的第二乘法器;以及根据使用频带·周围的温度·装置的个体差而对第一以及第二寄存器设定最佳的参数的控制部,根据使用频带·周围的温度·装置的个体差将环路增益和阻尼因数调整到最佳值,在宽频带中得到稳定的相位噪声的抑制特性。
图1是本发明的实施方式所涉及的PLL电路的结构框图。此外,对采用与图7相同结构的部分标记相同的符号来进行说明。
本实施方式的PLL电路(本装置)如图1所示,作为与图8所示的现有的PLL电路相同的部分而具备VCO1、1/N分频器2、A/D变换器3、相位比较器4、基准振荡器5、A/D变换器8、以及模拟滤波器9,作为本装置的特征部分而具备第一寄存器(在图中是“寄存器(1)”)6、第一乘法器7、作为环路滤波器的数字滤波器10、CPU(Central Processing Unit;中央处理装置)20、校正值存储器21、以及温度传感器22。
并且,数字滤波器10具备积分电路11、第二寄存器(在图中是“寄存器(2)”)12、以及乘法器13。
对本装置的特征部分进行说明。
第一寄存器6保存与来自相位比较器4的输出相乘的第一参数。第一参数是用于将可得到良好的抑制特性的频带设为可变的频率校正系数,由CPU20根据使用频带·周围的温度·装置的个体差来设定最佳的值。在后面叙述CPU20的动作。
第一乘法器7将作为来自相位比较器4的输出的相位差与从第一寄存器输出的第一参数相乘。
在本装置中,作为可改变环路增益的单元,设置第一寄存器6和第一乘法器7,从CPU20适当设定第一参数,由此能够调整来自第一乘法器7的输出,根据使用的频带和温度而使PLL的环路增益变化,在宽频带中调整到合适的环路增益,从而得到稳定的相位噪声的抑制特性。
第二寄存器12保存与来自第一乘法器7的输出相乘的第二参数。第二参数是对阻尼因数(响应特性)进行调节的参数,由CPU20根据使用频带·周围的温度·装置的个体差来设定最佳值。在后面叙述CPU20的动作。
第二乘法器13将来自第一乘法器7的输出与从第二寄存器12输出的第二参数相乘。并且,第二乘法器中的相乘结果与积分电路11的输出相加,成为数字滤波器10的输出。
在本装置中,作为可改变阻尼因数的单元,设置第二寄存器12和第二乘法器13,从CPU20适当设定第二参数,由此能够使阻尼因数变化,补偿装置的响应时间的个体差,从而得到稳定的相位噪声的抑制特性。特别是能够抑制由于环路增益的过多而引起的抑制特性的膨胀。
温度传感器22定期地检测装置周围的温度并输出到CPU20。
另外,校正值存储器21通过CPU20而存储有当生成对第一寄存器6和第二寄存器12进行设定的第一和第二参数时所使用的各种数据。作为存储的数据,有对个体差进行补偿的默认参数、所使用的频带的信息、以及与使用频带相应的温度校正值。
在具体说明存储在校正值存储器21中的数据之前,简单说明本装置中的第一、第二参数的算出方法和在此所使用的参数的种类。
首先,在本装置中为了在标准的使用条件下得到最佳的相位噪声特性,作为对第一、第二寄存器设定的参数而将进行了个体差补偿的默认参数C1、C2存储到校正值存储器21中。
作为对默认参数C1、C2进行校正的参数,具有用于进行与温度相应的校正的温度参数p1、p2,持有分别根据使用频率而细分的每个频率的表格。
具体说明存储在校正值存储器21中的参数。
首先,在校正值存储器21中,作为对第一寄存器6设定的第一参数的默认值而存储有第一默认参数C1,作为对第二寄存器12设定的第二参数的默认值而存储有第二默认参数C2。
默认参数是常温时在本装置通常最常使用的频带的中心频率中作为得到最佳的相位噪声特性的值而根据实验求出、并以对由于装置的构成部件的特性偏差等引起的装置的个体差进行补偿的方式决定的值,被预先写入到校正值存储器21中。
即,在决定了默认参数的装置条件(频率、温度)下运用具备平均的动作特性的本装置的情况下,对第一寄存器6设定的第一参数成为第一默认参数C1,对第二寄存器12设定的第二参数成为第二默认参数C2。
并且,校正值存储器21具备温度表格,该温度表格存储用于根据实际使用的频带和温度而进一步对默认参数C1、C2进行校正的系数。
在此,使用图2来说明温度表格。图2是存储在校正值存储器21中的温度表格的说明图。
如图2所示,温度表格对应于测定温度(t),保存对第一寄存器6中所设定的默认参数C1进行校正的温度参数p1,并且保存对第二寄存器12中所设定的默认参数C2进行校正的温度参数p2。温度参数p1和p2预先通过实验求出,并被写入到校正值存储器21。
作为本装置的特征,温度表格设置有低频带(Low ch)用、中间频带(Middle ch)用、高频带(High ch)用这三种温度表格。在图2的例子中,示出了与某一个频带对应的温度表格的例子。并且,在从设定部设定了所使用的频带时,CPU20选择并读出与其对应的温度表格,参照该选择的温度表格来进行以下的处理。
通过对每个频带设置温度表格,能够根据使用频带进行更高精度的温度校正。另外,在频带宽的情况下,可根据频率来增加温度表格从而进行对应。
温度表格对于-30℃~70℃的温度范围,按每20度的温度幅度保存有对应的温度参数。例如,在测定温度(t)为25℃的情况下,对应的温度参数p1存储有1.0、p2存储有0.7,在测定温度(t)为0℃的情况下,p1存储有0.9、p2存储有0.8。温度幅度的等级划分可以根据装置的特性而划分为更细的等级,也可以更少。
此外,在测定温度成为另外设定的适当温度范围外的情况下,使CPU20检测(输出)温度警报。
并且,CPU20读入与使用频率对应的温度表格,定期地读取来自温度传感器22的测定温度(t),参照该温度表格来读取与测定温度对应的温度参数,将默认参数C1或者C2与温度参数p1或者p2相加,生成第一参数和第二参数,并写入第一寄存器6和第二寄存器12中。
具体地说,对第一寄存器设定的第一参数成为C1+p1,对第二寄存器设定的第二参数成为C2+p2。
接着,说明CPU20。
CPU20根据使用频带·周围的温度·装置的个体差,对第一寄存器6设定最佳的第一参数,对第二寄存器12设定最佳的第二参数。
虽然省略了图示,在CPU20上连接有从外部由操作者进行操作的设定部,从设定部输入装置所使用的频带。作为频带有低频带(Lowch)、中间频带(Middle ch)、高频带(High ch),从设定部设定其中的某一个。
并且,CPU20将设定的频带保持到CPU20内部的存储部(未图示),如上所述,在开始运用装置前,根据设定的频带从校正值存储器21读入对应的温度表格。
另外,CPU20在开始运用前从校正值存储器21读入用于补偿个体差的默认参数C1、C2并保持。
并且,在开始运用后进行如下的处理(温度监视处理):定期地输入来自温度传感器22的测定温度,根据温度表格将个体差已校正参数与温度参数相乘而算出第一、第二参数,并更新设定到第一寄存器6和第二寄存器12中。
使用图3来说明CPU20中的处理。图3是表示CPU20中的处理的流程图。
如图3所示,在运用前首先为了吸收构成PLL的各部件的特性的偏差,当常温时在使用频带的中心频率中根据特性的检查来进行个别调整(S1),对校正值存储器21写入补偿个体差的默认参数C1、C2(S2)。
然后,CPU20读入存储在校正值存储器中的第一、第二默认参数C1、C2,并保持到内部。
然后,CPU20判断从设定部设定的使用频带是低频带(Low ch)、中间频带(Middle ch)、高频带(High ch)中的哪一个(S4),如果使用频带是低频带(Low ch),则从校正值存储器21读入低频带用的温度表格并保持(S5)。然后,CPU20进行根据温度来算出第一和第2参数的温度监视处理(S6)。后面叙述温度监视处理。
另外,如果使用频带是中间频带(Middle ch),则CPU20从校正值存储器21读入中间频带用的温度表格并保持(S7),进行根据温度来算出第一和第二参数的温度监视处理(S8)。
同样地,如果使用频带是高频带(High ch),则CPU20从校正值存储器21读入高频带用的温度表格并保持(S9),进行根据温度来算出第一和第二参数的温度监视处理(S10)。
这样来进行CPU20中的处理。
接着使用图4来说明图3的S6、S8、S10中示出的温度监视处理。图4是CPU20中的温度监视处理的流程图。
如图4所示,当开始温度监视处理时,CPU20定期地读取由温度传感器22测定的温度(S11),判断测定温度是否在装置可适当进行动作的适当温度范围内(是否合适)(S12)。
然后,如果测定温度在适当温度范围内,则CPU20从温度表格读入与测定温度对应的温度参数p1、p2,将保持在内部的第一默认参数C1与p1相加而设为第一参数,将第二默认参数C2与p2相加而设为第二参数,将第一参数写入第一寄存器6,并且将第二参数写入第二寄存器12(S13),并转移到S11。
另外,在S12中测定温度在适当温度范围外的情况下,CPU20检测(输出)温度警报(S14)。
这样来进行CPU20的温度监视处理。
根据图3和图4所示的处理,在本装置中以补偿由个体差引起的偏差的默认参数C1和C2为基础,参照存储了与使用频率相应的最佳的校正参数的温度表格,利用与由温度传感器22定期测定的温度对应的温度参数来校正默认参数,算出第一和第二参数而设定到第一寄存器6和第二寄存器12,由此能够根据频带·温度·装置的个体差始终对第一寄存器6和第二寄存器12设定最佳的参数,使环路增益和阻尼因数变化,能够设为在宽频带中得到稳定的相位噪声的抑制特性的PLL电路。
接着,使用图5来说明通过设置第一寄存器6和第一乘法器7而得到的效果。图5是表示通过设置第一寄存器6和第一乘法器7而得到的效果的说明图。
如图5所示,在失谐频率和相位噪声抑制的曲线图中,可得到合适的相位噪声的抑制特性的环路抑制频带幅度被表示为曲线图的拐点。在图5的例子中,用实线示出没有设置第一寄存器6和第一乘法器7的标准的情况下的相位噪声特性,用虚线和单点划线示出了设置第一寄存器6和第一乘法器7、并改变对第一寄存器6设定的参数的值的情况下的例子。
然后,在图5的例子中,由虚线示出的曲线表示与标准的情况相比峰值移动到低频侧的相位噪声特性,由单点划线示出的曲线表示与标准的情况相比峰值移动到高频侧的相位噪声特性,能够根据参数的值而使环路抑制频带幅度变化。
这样,使对第一寄存器6设定的参数的值具有幅度,以能够设定宽范围的值的方式调节校正值,由此能够进一步使抑制频带的可变幅度变宽。
接着,使用图6来说明通过设置第二寄存器12和第二乘法器13而得到的效果。图6是表示通过设置第二寄存器12和第二乘法器13而得到的效果的说明图。
在图6的例子中,用实线示出没有设置第二寄存器12和第二乘法器13的情况下的相位噪声特性,用虚线和单点划线示出了设置第二寄存器12和第二乘法器13、并改变对第二寄存器12设定的参数的值的情况下的例子。
如图6所示,通过改变对第二寄存器12设定的参数的值,能够使阻尼因数变化而改变响应的速度,能够不改变相位噪声的峰值位置而得到峰值的高度不同的相位噪声特性。能够利用这种情形,使得可得到所期望的特性地设定第二参数的值。
并且,使对第二寄存器12设定的参数的值具有幅度,以能够设定宽范围的值的方式调节校正值,由此能够进一步使阻尼因数的可变幅度变宽。
即,在本PLL电路中,如图5和图6所示,能够调节对第一寄存器6和第二寄存器12设定的参数,将环路增益和阻尼因数设为可变,能够得到所希望的相位噪声特性。
根据本发明的实施方式所涉及的PLL电路(本装置),在相位比较器的后级具备:保存用于对环路增益进行调节的第一参数的第一寄存器6;将来自相位比较器4的输出与第一参数相乘的第一乘法器7;保存用于对阻尼因数进行调节的第二参数的第二寄存器12;将第一乘法器的输出与第二参数相乘的第二乘法器13;以及根据使用频带·周围的温度·装置的个体差而对第一以及第二寄存器设定最佳的参数的CPU20,因此,具有如下效果:CPU20能够根据使用频带·周围的温度·装置的个体差将环路增益和阻尼因数调整到最佳值,在宽频带中得到稳定的相位噪声的抑制特性。
另外,根据本发明,具备对在算出第一参数和第二参数时使用的参数进行存储的校正值存储器21、以及测定装置周围的温度的温度传感器22,在校正值存储器21中保存为了预先在标准的使用条件下补偿个体差而通过实验求出的默认参数C1、C2、以及根据温度来校正默认参数的温度参数p1、p2,CPU20在开始运用装置前读入默认参数C1、C2并保持到内部,当开始运用时将与由温度传感器22检测出的测定温度对应的温度参数p1、p2和C1、C2相加,算出第一和第二参数,并分别设定到第一寄存器6、第二寄存器12,因此具有如下效果:在开始运用前能够根据装置的个体差来设定默认参数,在开始运用后根据温度环境,利用对应的温度参数进一步校正默认参数,对第一和第二寄存器设定针对装置的个体差和温度实施了校正的合适的参数,将环路增益和阻尼因数调整到最佳值,在宽频带中可得到稳定的相位噪声的抑制特性。
并且,根据本装置,作为温度参数,将存储了根据使用频带而不同的温度参数的温度表格存储到校正值存储器21中,因此具有如下效果:当设定所使用的频带时,CPU20能够从校正值存储器21读入与该频带对应的温度表格,并参照该温度表格来进行温度校正,能够将根据频率而实施了非常细致的温度校正的最佳的参数设定到第一寄存器和第二寄存器中,将环路增益和阻尼因数调整到最佳值,在宽频带中可得到稳定的相位噪声的抑制特性。
工业上的可利用性
本发明适合于防止由温度变化、装置的个体差引起的相位噪声的劣化、在宽频带中可得到稳定的相位噪声的抑制特性的PLL电路。
Claims (8)
1.一种PLL电路,包括:
电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;
基准频率振荡器,该基准频率振荡器振荡出固定的频率;
相位比较器,该相位比较器将所述电压控制振荡器的输出频率与所述基准频率振荡器的输出频率进行比较而输出相位差;以及
环路滤波器,该环路滤波器根据所述相位差生成控制电压,
其中,所述PLL电路在所述相位比较器的输出级具备将该电路的环路增益设为可变的环路增益可变单元。
2.一种PLL电路,包括:
电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;
基准频率振荡器,该基准频率振荡器振荡出固定的频率;
相位比较器,该相位比较器将所述电压控制振荡器的输出频率与所述基准频率振荡器的输出频率进行比较而输出相位差;以及
环路滤波器,该环路滤波器根据所述相位差生成控制电压,
其中,所述PLL电路在所述相位比较器的输出级具备将该电路的响应特性设为可变的响应特性可变单元。
3.一种PLL电路,包括:
电压控制振荡器,该电压控制振荡器振荡出与控制电压相应的频率;
基准频率振荡器,该基准频率振荡器振荡出固定的频率;
相位比较器,该相位比较器将所述电压控制振荡器的输出频率与所述基准频率振荡器的输出频率进行比较而输出相位差;以及
环路滤波器,该环路滤波器根据所述相位差生成控制电压,
其中,所述PLL电路在所述相位比较器的输出级具备将该电路的环路增益的值设为可变的环路增益可变单元、以及将该电路的响应特性设为可变的响应特性可变单元。
4.根据权利要求1所述的PLL电路,其特征在于,
环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从所述第一寄存器输出的所述第一参数相乘的第一乘法器,
所述PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第一参数设定到所述第一寄存器。
5.根据权利要求2所述的PLL电路,其特征在于,
响应特性可变单元包括:存储第二参数的第二寄存器、以及将来自相位比较器的输出与从所述第二寄存器输出的所述第二参数相乘的第二乘法器,
所述PLL电路具备控制部,该控制部根据装置的状态和使用条件来将第二参数设定到所述第二寄存器。
6.根据权利要求3所述的PLL电路,其特征在于,
环路增益可变单元包括:存储第一参数的第一寄存器、以及将来自相位比较器的输出与从所述第一寄存器输出的所述第一参数相乘的第一乘法器,
响应特性可变单元包括:存储第二参数的第二寄存器、以及将所述第一乘法器的输出进行分支而输入、并将来自所述第一乘法器的输出与从所述第二寄存器输出的所述第二参数相乘的第二乘法器,
所述PLL电路具有控制部,该控制部根据装置的状态和使用条件,对所述第一寄存器设定第一参数,并且对所述第二寄存器设定第二参数。
7.根据权利要求6所述的PLL电路,其特征在于,具备:
校正值存储器,其存储作为为了补偿装置的个体差而对第一、第二寄存器设定的参数的第一默认参数和第二默认参数、以及温度表格,其中,所述温度表格将作为根据温度对所述第一、第二默认参数进行校正的校正值的第一温度参数和第二温度参数,与温度相对应地进行存储;以及
检测温度的温度传感器,
控制部根据来自所述温度传感器的检测温度,参照所述温度表格,将第一默认参数与对应于所述检测温度的第一温度参数之和作为第一参数而设定到第一寄存器,将第二默认参数与对应于所述检测温度的第二温度参数之和作为第二参数而设定到第二寄存器。
8.根据权利要求7所述的PLL电路,其特征在于,
校正值存储器具备与多个使用频带对应的温度表格,
当从外部设定使用频带时,控制部参照与所述设定的使用频带对应的温度表格。
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JP2002157841A (ja) * | 2000-11-16 | 2002-05-31 | Matsushita Electric Ind Co Ltd | ディスク再生装置のクロック抽出装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN101924552B (zh) * | 2009-06-12 | 2013-08-07 | 日本电波工业株式会社 | Pll电路 |
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