JP3555608B2 - フェイズロックドループ回路及びクロック再生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はフェイズロックドループ（ＰＬＬ）回路及びクロック再生回路に関し、特に入力信号に位相同期したクロック信号を生成するためのＰＬＬ回路及びそれを用いたクロック再生回路に関するものである。
【０００２】
【従来の技術】
通信システムにおける受信装置において、受信データを正しく再生するためには、受信データに同期したクロック成分を抽出する必要があるが、このクロック成分の抽出及びデータ再生のためにＰＬＬ回路が広く使用されている。
【０００３】
通信方式の一つであるＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ ）システムにおいても、クロック及びデータの再生のために、ＰＬＬ回路を使用したＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ）回路が用いられているが、このＳＯＮＥＴシステムにおけるジッタスペック（規格）に適合するために、ＣＤＲ回路のクロック抽出回路であるＰＬＬ回路のＶＣＯ（Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ ）の周波数は、受信データ速度に正確に一致しなければならない。
【０００４】
いま、１０Ｇｂｐｓ帯の光伝送システムにこのＣＤＲ回路が使用されるものとした場合を考える。最も一般的なＳＯＮＥＴシステムの伝送速度は９．９５Ｇｂｐｓであるが、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を有するＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ ）光伝送システム等ではＦＥＣアルゴリズムに依存して１０．６Ｇｂｐｓから１０．８Ｇｂｐｓまでのデータ速度が存在する。それ故に、ＣＤＲ回路に使用されるクロック再生用のＰＬＬ回路はＦＥＣを適用しない９．９ＧｂｐｓからＦＥＣを適用する１０．８Ｇｂｐｓまでの範囲で追従可能な広いロックレンジ、すなわち約１ＧＨｚ相当の広いロックレンジを有することが要求されることになる。この様な広いロックレンジを有するＰＬＬ回路を実現するためには、ＰＬＬ回路を構成するＶＣＯが広い周波数可変範囲を有することが要求される。
【０００５】
ここで、上述した光伝送システムにおいても、光送受信装置を小型化、低消費電力化することが要求されており、そのためには、動作電源電圧を低電圧化する方向にあり、その結果、ＰＬＬ回路の動作電圧も３ボルト程度の低電圧となっている。この様な低電圧では、回路のダイナミックレンジも自づと小さくなり、それに伴ってＶＣＯの制御電圧も低下せざるを得ないことになる。
【０００６】
この様な実状の下において、ＶＣＯが上述した様な広い周波数可変範囲を実現するためには、高利得（高感度）なＶＣＯとする必要がある。例えば、上述した光伝送システムにおける光送受信装置の場合には、ＰＬＬ回路が１ＧＨｚ相当の広いロックレンジを有するようにするために、ＶＣＯの利得（感度）は１ＧＨｚ／Ｖという極めて高利得なものが必要となる。しかしながら、ＶＣＯの利得を１ＧＨｚ／Ｖと高利得にすると、定常動作時における外部や内部の雑音に対して極めて敏感に追従することになり、ジッタが増大し不安定となって、上述したＳＯＮＥＴシステムのジッタスペックを満足しなくなるという問題が生ずる。
【０００７】
【発明が解決しようとする課題】
すなわち、限られた制御電圧範囲で、広い周波数可変範囲を実現するために、ＶＣＯの利得を高くする必要があるが、ＶＣＯの利得を高くすると、ＰＬＬ回路中のループフィルタによって阻止できない、位相比較器からの高域の雑音成分や内部回路で発生する雑音に対して感度が高くなり、ジッタが増大する。結果的に、広いロックレンジを得ることとジッタ特性を改善することとは、いわゆるトレードオフの関係にあり、両者共に解決することが要求されている。
【０００８】
ここで、米国特許公報第５，０１２，４９４号公報を参照すると、２入力（２つの制御入力端子）を有するＶＣＯを用いて、制御ループを２つ有するＰＬＬ路が開示されてる。図９にそのブロック図を示している。図９において、入力データとＶＣＯ１２によるクロック信号とは、ディジタル型周波数位相比較器（ＦＤ／ＰＤ）１１へ入力されて位相差が検出される。この位相差検出出力Ｓ１１は、２入力ＶＣＯ１２の１つの入力へ供給されると共に、積分器（ＩＮＴＥＧ）１３の入力ともなっている。この積分出力Ｓ１２は２入力ＶＣＯ１２の他の入力へ供給されるようになっている。
【０００９】
すなわち、周波数位相比較器１１の出力Ｓ１１でＶＣＯを微調整（位相：オフセットファクタ）制御し、この出力Ｓ１１の積分器１３による積分出力Ｓ１２でＶＣＯ１２の粗調整（周波数：センタリングファクタ）制御する２重ループ構成となっている。
【００１０】
図９の周波数位相比較器１１は、入力データとＶＣＯによる再生クロックとの位相差検出特性が、図１０（Ｂ）に示す如く、ディジタル特性を有するディジタル回路構成となっている。すなわち、位相差が０〜πの範囲では、検出出力（ＰＤ出力）はハイレベルをとり、−π〜０の範囲では、ローレベルをとる、２値データを出力する構成となっている。
【００１１】
ここで、図１０（Ａ）を参照すると、この特性図は、位相比較特性がアナログ特性を呈する位相比較器の場合を示しており、位相差が−π〜πの範囲において、傾きが一定のリニアな特性となっており、アナログ位相比較器の特性である。このアナログ位相比較器の利得は、明らかに、図１０（Ａ）の直線の傾きであり、これは入力信号のジッタ振幅によらず常に一定であるが、図１０（Ｂ）に示したディジタル位相比較器の場合は、その特性の傾きが無限大であるから、理論的には利得は無限大となる。しかしながら、実際には、図１０（Ｂ）の一点鎖線で示す如く、ある有限の傾きを有しかつその傾は入力信号のジッタ振幅に応じて変動するものである。
【００１２】
従って、図９に示した従来のＰＬＬ回路における周波数位相比較器１１の利得は変動することになり、結果的に、図９の回路のオープンループ利得が変動する。このことは、ＰＬＬ回路のクローズドループの伝達特性が変動して、ＰＬＬ回路そのものが不安定となり、ＳＯＮＥＴシステムにおけるジッタスペック（規格）を満足することが困難となるという問題を有している。
【００１３】
また、図９の回路における積分器１３は、完全積分器が用いられているために、回路内にＤＣオフセット電圧が存在すれば、このオフセット電圧が完全積分器により積分されて、最終的には、回路のダイナミックレンジの上限または下限に張り付いた積分出力を導出することになり、ＰＬＬ回路の動作が得られないという問題もある。
【００１４】
本発明の目的は、広いロックレンジと良好なジッタ特性との両者を満足しつつ安定な動作が可能なＰＬＬ回路及びクロック再生回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明によれば、入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、位相差検出出力特性がアナログ特性を示し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、この位相差検出出力に応じて発振制御される第一の制御ループと、前記位相差検出出力の直流近傍の成分を増加せしめた信号に応じて発振制御され前記第一の制御ループに比してより低速制御をなす第二の制御ループとを含み、前記第一の制御ループは、前記位相差検出出力を入力とするループフィルタと、このループフィルタの出力が第一の制御端子に供給されて前記クロック信号を発生する２制御入力型電圧制御発振器とを有し、前記第二の制御ループは前記位相差検出出力の直流近傍の成分を増加せしめる不完全積分回路を有し、この不完全積分回路の出力を前記電圧制御発振器の第二の制御端子に供給してなることを特徴とするＰＬＬ回路が得られる。
【００１６】
また、本発明によれば、入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、位相差検出出力特性がアナログ特性を有し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、この位相差検出出力の直流近傍の成分の利得を増加せしめる不完全積分回路と、第一及び第二の制御端子を有し、前記位相差検出出力と前記不完全積分回路の出力とが前記第一及び第二の制御端子へそれぞれ供給された２制御入力型電圧制御発振器とを含むことを特徴とするＰＬＬ回路が得られる。
【００１７】
更に、本発明によれば、上記の各ＰＬＬ回路を使用したクロック再生回路が得られる。
【００１８】
本発明の作用を述べる。先ず、位相比較器としてアナログ特性を有するアナログ位相比較器を使用して位相比較器そのものの利得の安定化を図り、ひいてはＰＬＬ回路全体の伝達特性の安定化を図る様にしている。また、ＶＣＯに高利得の周波数粗調整（低速）制御端子と低利得の周波数微調整（高速）制御端子との２つの制御入力を有する２制御入力型ＶＣＯ（ｄｕａｌ−ｉｎｐｕｔ Ｖｏｌｔａｇｅ− ｃｏｎｔｒｏｌｌｅｄ ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ ）を用い、位相比較器の出力を分岐して、一方をループフィルタを介してＶＣＯの周波数微調整（高速）制御端子に接続し、他方を狭帯域の直流利得増加器（ＤＣＧＥ：ＤＣ ｇａｉｎ ｅｎｈａｎｃｅｒ）を介してＶＣＯ３の周波数粗調整（低速）制御端子に入力する構成としている。
【００１９】
この構成によれば、広いロックレンジを得るために、２制御入力型ＶＣＯの一つの制御端子を高利得にする（ＶＣＯの利得を増加する）ことで実現しているが、狭帯域の直流利得増加器を用いることにより、位相比較器で発生する高周波の雑音成分は十分に取り除くことができ、ジッタ特性を劣化させることはない。このため直流利得増加器を経由する低速制御ループのＶＣＯ利得を、ループフィルタを経由する広帯域の高速制御ループのＶＣＯ利得よりも高い利得に設定することができ、ジッタ特性を損なうことなくＶＣＯの可変範囲を広くすることが可能となるため、結果としてロックレンジを広く取ることができる。
【００２０】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例につき説明する。図１は本発明の一実施例の構成を示すブロック図である。図１において、位相比較器（ＰＤ）１は入力データとＶＣＯ３の出力信号（クロック出力でもある）とを２入力として、これ等２入力信号の位相差を検出する。この位相比較器１としては、アナログ型の位相比較器を使用している。このアナログ型位相比較器は、その位相差検出出力特性が、図１０（Ａ）に示した様に、位相差が−π〜πの範囲において直線となるものであり、この直線の傾きが当該位相比較器の利得となる。
【００２１】
このリニアな特性を有する位相比較器の利得は一定であることから、安定なオープンループの利得が得られ、結果的に、クローズドループの伝達特性は安定となり、入力信号のジッタ振幅の変化に対する利得の変化が避けられる。なお、この様なアナログ型の位相比較器の例としては、米国特許公報第４，５３５，４５９号公報に開示のものを使用できるが、他の種々の周知の回路構成を採用することができる。
【００２２】
この位相比較器１の位相差出力はループフィルタ（ＦＩＬ）２へ入力されてＶＣＯ３の制御電圧を生成する。このループフィルタ２は低域通過型フィルタまたはラグリードフィルタが用いられる。ＶＣＯ３は２制御入力型のＶＣＯであり、低利得の高速制御端子（Ｓ１）と、高利得の低速制御端子（Ｓ２）との２つの制御端子を有している。
【００２３】
直流利得増加器（ＤＣＧＥ）４はループフィルタ２の帯域よりも十分低い周波数領域を増幅する直流増幅器であり、その一例として、伝送速度１０Ｇｂｐｓに適用する本実施例の場合の帯域は１ＫＨｚである。この直流利得増幅器４は位相比較器１の出力を入力として、その出力がＶＣＯ３の高利得の低速制御端子（Ｓ２）へ供給されている。そして、ＶＣＯ３の出力は位相比較器１の入力へ帰還されており、位相比較器１、直流利得増加器４、低速制御端子（Ｓ２）側の制御ＶＣＯ３により、低速（粗調整）制御ループ（Ｓｌｏｗ ｔｒａｃｋｉｎｇ ｌｏｏｐ）が構成される。また、ループフィルタ２の出力はＶＣＯ３の低利得の高速制御端子（Ｓ１）へ供給されており、位相比較器１、ループフィルタ２、高速制御端子（Ｓ１）側のＶＣＯ３により高速（微調整）ループ（Ｆａｓｔ ｔｒａｃｋｉｎｇ ｌｏｏｐ）が構成される。
【００２４】
位相比較器１は入力データ信号と２制御入力型のＶＣＯ３の出力信号との位相差を検出するものであり、上述した様に、入力ジッタの振幅変化に対する利得の変化を避け、安定な伝達特性を得るためにアナログタイプの位相比較器が使用される。この位相比較器１の出力は２分岐され、一方はループフィルタ２を介して２制御入力型ＶＣＯ３の低利得の高速制御端子（Ｓ１）へ接続される。
【００２５】
位相比較器１の分岐された他方の出力は、直流利得増加器４へ入力されており、この直流利得増加器４はループフィルタ２の帯域よりも十分低い周波数領域（以下、低周波数領域）を増幅する直流増幅器であり、狭帯域特性を有する。これにより、位相比較器１で発生する高周波雑音が除去されると共に、低周波数領域のオープン利得が引上げられ、ＰＬＬループ内の雑音やＶＣＯが発生する低域のジッタ成分を抑圧する様動作する。また、オープンループの直流利得を増加させているために、定常位相誤差（Ｓｔａｔｉｃ ｐｈａｓｅ ｅｒｒｏｒ）を抑圧する効果をも有している。
【００２６】
例えば、従来の技術の項で説明したように、低電圧動作かつ１ＧＨｚ相当のロックレンジを要求される光伝送システムの場合には、限られたダイナミックレンジで広いロックレンジを確保するために、高利得の低速制御端子（Ｓ２）側のＶＣＯの感度（利得）を１ＧＨｚ／Ｖに設定し、低利得の高速制御端子（Ｓ１）側のＶＣＯの感度（利得）を、１ＧＨｚ／Ｖの１／１０である１００ＭＨｚ／Ｖに設定しておく。こうすることにより、周波数差成分は低速の高利得を有する粗調整ループで制御され、広いロックレンジを確保でき、また、位相差の微小な成分（ノイズを含む）は高速の低利得を有する微調整ループで制御され、ジッタ特性が良好となる。従って、ループフィルタ２による制御ループを、低利得の高速制御ループと呼ぶものである。
【００２７】
クロック再生のために、ＶＣＯ３を用いているが、この場合、入力データ信号のパターンの変動による出力ジッタを抑えるためには、ＶＣＯ３の中心周波数を受信データ速度に正確に合せる必要がある。従って、ＶＣＯ３の中心周波数を決定する周波数制御端子、すなわち低速制御端子（Ｓ１）に印加する入力電圧を安定に保持しなければならない。直流利得増加器４は入力データ信号のパターン変動に対して十分遅い時定数、すなわち狭帯域特性を有しているので、入力データ信号のパターンに依存して変動する受信データ速度の長期的な周波数ぶれを吸収し、入力パターンによる２入力ＶＣＯ３の低速制御端子（Ｓ１）への入力電圧変動を抑えてジッタを抑圧することになる。従って、直流利得増加器４による制御ループを、高利得の低速制御ループと呼ぶものである。
【００２８】
このように、直流利得増加器４は入力パターンに依存するジッタを取り除く効果をもち、出力ジッタを大きく抑圧することができる。図２は従来の一般的なＰＬＬループのオープンループ特性と、直流利得増加器４を使用した低速制御ループを付加した場合のオープンループ特性とを示す他、そのときのクローズドループ特性をも図示したものである。この図２を参照すると、直流利得増加器４の効果により直流近傍の成分である低周波領域（＜１ｋＨｚ）で３２ｄＢほどオープン利得が増加している。その結果、定常位相誤差（ｓｔａｔｉｃ ｐｈａｓｅ ｅｒｒｏｒ）を無視できるほど小さく抑えることができる。この結果、データ信号のアイ開口部の中心を正確にサンプリングすることができる。
【００２９】
図３は２つの周波数制御入力端子を有するＶＣＯ３の具体的な回路図例を示している。位相雑音を最小化するために、高Ｑのインダクタを使用した一段構成のＬＣ発振器（Ｌ，Ｃｏ ）を用いる（発振器は多段にすればするほど内部雑音が増え位相雑音が悪くなる可能性がある）。ＶＣＯの発振周波数は次式で表わされる
。
【００３０】
ｆｖｃｏ ＝１／２π√｛Ｌ（Ｃｃ ＋Ｃｆ ＋Ｃｏ ＋Ｃｓ ）｝
ここで、Ｃｃ は粗調整用可変容量コンデンサの容量、Ｃｆ は微調整用可変容量コンデンサの容量、Ｃｏ は固定容量コンデンサ、Ｃｓ は寄生容量を夫々示している。
【００３１】
なお、図３に示すＶＣＯの回路において、Ｑ３ ，Ｑ４ はエミッタフォロワトランジスタ、Ｒｘ はトランジスタＱ１ ，Ｑ２ のバイアス電圧Ｖｂ を供給するための抵抗、Ｃｘ はコンデンサ、Ｉ１ ，Ｉ２ は電流源をそれぞれ示している。そして、発振のための素子は、周波数制御入力（Ｓ１ ，Ｓ２ ）に対してそれぞれ対応して設けられており、これ等素子の定数を適宜選択することにより、発振周波数の制御感度（利得）が設定自在であることは明白である。
【００３２】
図４は図１におけるＤＣＧＥ４の具体例を示す図であり、アンプ４１と、その入力に直列に接続された抵抗４４と、アンプの入出力間に設けられたコンデンサ４２及び抵抗４３とからなる、いわゆる不完全型の積分回路（ローパスフィルタ）である。このような不完全積分器を使用することにより、ＰＬＬ回路内で直流オフセットが発生しても、完全積分器とは相違して、ダイナミックレンジの上限や下限に積分出力が張り付くことはなくなる。
【００３３】
この様に、２制御入力型のＶＣＯ３と、広帯域を有する高速制御（微調整）ループと、直流利得増加器４を含む狭帯域を有する低速制御（粗調整）ループとを有する構成とすることにより、本実施例では、従来のＣＤＲにくらべてロックレンジを一桁以上拡大し、且つ、出力ジッタを小さく抑えることができ、ジッタ耐力を増加することが可能になる。
【００３４】
図５は出力アイダイアグラム（ａ）とジッタ耐力（ｂ）とを示す図であり、４−８０ＭＨｚの領域で０．４５ＵＩ（ＵＩ：Ｕｎｉｔ Ｉｎｔｅｒｖａｌ ＝１ビット幅）以上の耐力があり、ＳＯＮＥＴ規格に対して十分なマージンがある。また、出力波形のジッタも非常に小さいことがわかる。また、図６に示すように、出力ジッタ量は、ＰＲＢＳ（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ ）（２の３１乗−１）に対して２ｍＵＩｒｍｓであり、直流利得増加器４の有無を比較すると、その効果は明らかである。パターン長の増加に対してもジッタが十分に抑圧されていることがわかる。
【００３５】
図７は出力ジッタとデータ速度との関係を示しており、９．９Ｇｂｐｓ〜１０．８Ｇｂｐｓに広い領域にわたって出力ジッタ量が一定であることがわかる。
【００３６】
図８は本発明の他の実施例を示す図であり、図１と同等部分は同一符号にて示している。本例では、図１の構成の他に、周波数ロックのために、周波数比較器（ＦＤ）５を追加したものである。この周波数比較器５は、入力データとＶＣＯ３の出力との周波数差を検出するものであり、データ速度とＶＣＯ３の周波数のビートを検出して入力データの周波数に対してＶＣＯ３の周波数が低いか高いかを表す２値の信号を出力する。この出力は加算器６で位相比較器２の出力に加算されて、直流利得増加器を介してＶＣＯ３の低速制御端子（Ｓ２）に供給される。これにより、ＶＣＯが発振可能な周波数範囲であれば、確実にＰＬＬはロックすることができるようになる。
【００３７】
【発明の効果】
以上述べたように、本発明によれば、位相比較器としてアナログ型のものを使用して、回路の伝達特性を安定化させるとともに、広帯域を有する高速制御（周波数微調整）ループと、直流利得増加器を含む狭帯域を有する低速制御（周波数粗調整）ループとを設けた構成とすることにより、ロックレンジをより拡大しつつ出力ジッタをより抑圧して、ジッタ耐力を増加することが可能になるという効果がある。ロックレンジの拡大は、ひいてはＰＬＬ回路のキャプチャレンジの拡大をもたらすことにもなる。
【００３８】
更に、限られたダイナミックレンジの下でも、ロックレンジの拡大とジッタ耐力とのトレードオフを効果的に解決できるので、低電源で動作可能なＰＬＬ回路が得られ、よってこれを使用するクロック再生回路や光送受信装置の低消費化電力化が可能となるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１におけるオープンループとクローズドループとの伝達特性を示す図である。
【図３】図１におけるＶＣＯ３の具体例を示す回路図である。
【図４】図１におけるＤＣＧＥ４の具体例を示す回路図である。
【図５】出力アイダイアグラムとジッタ耐力特性を示す図である。
【図６】出力ジッタとＰＲＢＳパターン長との関係を示す図である。
【図７】出力ジッタとデータ速度との関係を示す図である。
【図８】本発明の他の実施例の構成を示す図である。
【図９】従来のＰＬＬ回路の例を示す図である。
【図１０】位相比較器のアナログ型の特性（Ａ）とディジタル型の特性（Ｂ）を示す図である。
【符号の説明】
１ 位相比較器
２ ループフィルタ
３ ＶＣＯ
４ 直流利得増加器
５ 周波数比較器
６ 加算器
【発明の属する技術分野】
本発明はフェイズロックドループ（ＰＬＬ）回路及びクロック再生回路に関し、特に入力信号に位相同期したクロック信号を生成するためのＰＬＬ回路及びそれを用いたクロック再生回路に関するものである。
【０００２】
【従来の技術】
通信システムにおける受信装置において、受信データを正しく再生するためには、受信データに同期したクロック成分を抽出する必要があるが、このクロック成分の抽出及びデータ再生のためにＰＬＬ回路が広く使用されている。
【０００３】
通信方式の一つであるＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ ）システムにおいても、クロック及びデータの再生のために、ＰＬＬ回路を使用したＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ）回路が用いられているが、このＳＯＮＥＴシステムにおけるジッタスペック（規格）に適合するために、ＣＤＲ回路のクロック抽出回路であるＰＬＬ回路のＶＣＯ（Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ ）の周波数は、受信データ速度に正確に一致しなければならない。
【０００４】
いま、１０Ｇｂｐｓ帯の光伝送システムにこのＣＤＲ回路が使用されるものとした場合を考える。最も一般的なＳＯＮＥＴシステムの伝送速度は９．９５Ｇｂｐｓであるが、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）を有するＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ ）光伝送システム等ではＦＥＣアルゴリズムに依存して１０．６Ｇｂｐｓから１０．８Ｇｂｐｓまでのデータ速度が存在する。それ故に、ＣＤＲ回路に使用されるクロック再生用のＰＬＬ回路はＦＥＣを適用しない９．９ＧｂｐｓからＦＥＣを適用する１０．８Ｇｂｐｓまでの範囲で追従可能な広いロックレンジ、すなわち約１ＧＨｚ相当の広いロックレンジを有することが要求されることになる。この様な広いロックレンジを有するＰＬＬ回路を実現するためには、ＰＬＬ回路を構成するＶＣＯが広い周波数可変範囲を有することが要求される。
【０００５】
ここで、上述した光伝送システムにおいても、光送受信装置を小型化、低消費電力化することが要求されており、そのためには、動作電源電圧を低電圧化する方向にあり、その結果、ＰＬＬ回路の動作電圧も３ボルト程度の低電圧となっている。この様な低電圧では、回路のダイナミックレンジも自づと小さくなり、それに伴ってＶＣＯの制御電圧も低下せざるを得ないことになる。
【０００６】
この様な実状の下において、ＶＣＯが上述した様な広い周波数可変範囲を実現するためには、高利得（高感度）なＶＣＯとする必要がある。例えば、上述した光伝送システムにおける光送受信装置の場合には、ＰＬＬ回路が１ＧＨｚ相当の広いロックレンジを有するようにするために、ＶＣＯの利得（感度）は１ＧＨｚ／Ｖという極めて高利得なものが必要となる。しかしながら、ＶＣＯの利得を１ＧＨｚ／Ｖと高利得にすると、定常動作時における外部や内部の雑音に対して極めて敏感に追従することになり、ジッタが増大し不安定となって、上述したＳＯＮＥＴシステムのジッタスペックを満足しなくなるという問題が生ずる。
【０００７】
【発明が解決しようとする課題】
すなわち、限られた制御電圧範囲で、広い周波数可変範囲を実現するために、ＶＣＯの利得を高くする必要があるが、ＶＣＯの利得を高くすると、ＰＬＬ回路中のループフィルタによって阻止できない、位相比較器からの高域の雑音成分や内部回路で発生する雑音に対して感度が高くなり、ジッタが増大する。結果的に、広いロックレンジを得ることとジッタ特性を改善することとは、いわゆるトレードオフの関係にあり、両者共に解決することが要求されている。
【０００８】
ここで、米国特許公報第５，０１２，４９４号公報を参照すると、２入力（２つの制御入力端子）を有するＶＣＯを用いて、制御ループを２つ有するＰＬＬ路が開示されてる。図９にそのブロック図を示している。図９において、入力データとＶＣＯ１２によるクロック信号とは、ディジタル型周波数位相比較器（ＦＤ／ＰＤ）１１へ入力されて位相差が検出される。この位相差検出出力Ｓ１１は、２入力ＶＣＯ１２の１つの入力へ供給されると共に、積分器（ＩＮＴＥＧ）１３の入力ともなっている。この積分出力Ｓ１２は２入力ＶＣＯ１２の他の入力へ供給されるようになっている。
【０００９】
すなわち、周波数位相比較器１１の出力Ｓ１１でＶＣＯを微調整（位相：オフセットファクタ）制御し、この出力Ｓ１１の積分器１３による積分出力Ｓ１２でＶＣＯ１２の粗調整（周波数：センタリングファクタ）制御する２重ループ構成となっている。
【００１０】
図９の周波数位相比較器１１は、入力データとＶＣＯによる再生クロックとの位相差検出特性が、図１０（Ｂ）に示す如く、ディジタル特性を有するディジタル回路構成となっている。すなわち、位相差が０〜πの範囲では、検出出力（ＰＤ出力）はハイレベルをとり、−π〜０の範囲では、ローレベルをとる、２値データを出力する構成となっている。
【００１１】
ここで、図１０（Ａ）を参照すると、この特性図は、位相比較特性がアナログ特性を呈する位相比較器の場合を示しており、位相差が−π〜πの範囲において、傾きが一定のリニアな特性となっており、アナログ位相比較器の特性である。このアナログ位相比較器の利得は、明らかに、図１０（Ａ）の直線の傾きであり、これは入力信号のジッタ振幅によらず常に一定であるが、図１０（Ｂ）に示したディジタル位相比較器の場合は、その特性の傾きが無限大であるから、理論的には利得は無限大となる。しかしながら、実際には、図１０（Ｂ）の一点鎖線で示す如く、ある有限の傾きを有しかつその傾は入力信号のジッタ振幅に応じて変動するものである。
【００１２】
従って、図９に示した従来のＰＬＬ回路における周波数位相比較器１１の利得は変動することになり、結果的に、図９の回路のオープンループ利得が変動する。このことは、ＰＬＬ回路のクローズドループの伝達特性が変動して、ＰＬＬ回路そのものが不安定となり、ＳＯＮＥＴシステムにおけるジッタスペック（規格）を満足することが困難となるという問題を有している。
【００１３】
また、図９の回路における積分器１３は、完全積分器が用いられているために、回路内にＤＣオフセット電圧が存在すれば、このオフセット電圧が完全積分器により積分されて、最終的には、回路のダイナミックレンジの上限または下限に張り付いた積分出力を導出することになり、ＰＬＬ回路の動作が得られないという問題もある。
【００１４】
本発明の目的は、広いロックレンジと良好なジッタ特性との両者を満足しつつ安定な動作が可能なＰＬＬ回路及びクロック再生回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明によれば、入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、位相差検出出力特性がアナログ特性を示し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、この位相差検出出力に応じて発振制御される第一の制御ループと、前記位相差検出出力の直流近傍の成分を増加せしめた信号に応じて発振制御され前記第一の制御ループに比してより低速制御をなす第二の制御ループとを含み、前記第一の制御ループは、前記位相差検出出力を入力とするループフィルタと、このループフィルタの出力が第一の制御端子に供給されて前記クロック信号を発生する２制御入力型電圧制御発振器とを有し、前記第二の制御ループは前記位相差検出出力の直流近傍の成分を増加せしめる不完全積分回路を有し、この不完全積分回路の出力を前記電圧制御発振器の第二の制御端子に供給してなることを特徴とするＰＬＬ回路が得られる。
【００１６】
また、本発明によれば、入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、位相差検出出力特性がアナログ特性を有し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、この位相差検出出力の直流近傍の成分の利得を増加せしめる不完全積分回路と、第一及び第二の制御端子を有し、前記位相差検出出力と前記不完全積分回路の出力とが前記第一及び第二の制御端子へそれぞれ供給された２制御入力型電圧制御発振器とを含むことを特徴とするＰＬＬ回路が得られる。
【００１７】
更に、本発明によれば、上記の各ＰＬＬ回路を使用したクロック再生回路が得られる。
【００１８】
本発明の作用を述べる。先ず、位相比較器としてアナログ特性を有するアナログ位相比較器を使用して位相比較器そのものの利得の安定化を図り、ひいてはＰＬＬ回路全体の伝達特性の安定化を図る様にしている。また、ＶＣＯに高利得の周波数粗調整（低速）制御端子と低利得の周波数微調整（高速）制御端子との２つの制御入力を有する２制御入力型ＶＣＯ（ｄｕａｌ−ｉｎｐｕｔ Ｖｏｌｔａｇｅ− ｃｏｎｔｒｏｌｌｅｄ ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ ）を用い、位相比較器の出力を分岐して、一方をループフィルタを介してＶＣＯの周波数微調整（高速）制御端子に接続し、他方を狭帯域の直流利得増加器（ＤＣＧＥ：ＤＣ ｇａｉｎ ｅｎｈａｎｃｅｒ）を介してＶＣＯ３の周波数粗調整（低速）制御端子に入力する構成としている。
【００１９】
この構成によれば、広いロックレンジを得るために、２制御入力型ＶＣＯの一つの制御端子を高利得にする（ＶＣＯの利得を増加する）ことで実現しているが、狭帯域の直流利得増加器を用いることにより、位相比較器で発生する高周波の雑音成分は十分に取り除くことができ、ジッタ特性を劣化させることはない。このため直流利得増加器を経由する低速制御ループのＶＣＯ利得を、ループフィルタを経由する広帯域の高速制御ループのＶＣＯ利得よりも高い利得に設定することができ、ジッタ特性を損なうことなくＶＣＯの可変範囲を広くすることが可能となるため、結果としてロックレンジを広く取ることができる。
【００２０】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例につき説明する。図１は本発明の一実施例の構成を示すブロック図である。図１において、位相比較器（ＰＤ）１は入力データとＶＣＯ３の出力信号（クロック出力でもある）とを２入力として、これ等２入力信号の位相差を検出する。この位相比較器１としては、アナログ型の位相比較器を使用している。このアナログ型位相比較器は、その位相差検出出力特性が、図１０（Ａ）に示した様に、位相差が−π〜πの範囲において直線となるものであり、この直線の傾きが当該位相比較器の利得となる。
【００２１】
このリニアな特性を有する位相比較器の利得は一定であることから、安定なオープンループの利得が得られ、結果的に、クローズドループの伝達特性は安定となり、入力信号のジッタ振幅の変化に対する利得の変化が避けられる。なお、この様なアナログ型の位相比較器の例としては、米国特許公報第４，５３５，４５９号公報に開示のものを使用できるが、他の種々の周知の回路構成を採用することができる。
【００２２】
この位相比較器１の位相差出力はループフィルタ（ＦＩＬ）２へ入力されてＶＣＯ３の制御電圧を生成する。このループフィルタ２は低域通過型フィルタまたはラグリードフィルタが用いられる。ＶＣＯ３は２制御入力型のＶＣＯであり、低利得の高速制御端子（Ｓ１）と、高利得の低速制御端子（Ｓ２）との２つの制御端子を有している。
【００２３】
直流利得増加器（ＤＣＧＥ）４はループフィルタ２の帯域よりも十分低い周波数領域を増幅する直流増幅器であり、その一例として、伝送速度１０Ｇｂｐｓに適用する本実施例の場合の帯域は１ＫＨｚである。この直流利得増幅器４は位相比較器１の出力を入力として、その出力がＶＣＯ３の高利得の低速制御端子（Ｓ２）へ供給されている。そして、ＶＣＯ３の出力は位相比較器１の入力へ帰還されており、位相比較器１、直流利得増加器４、低速制御端子（Ｓ２）側の制御ＶＣＯ３により、低速（粗調整）制御ループ（Ｓｌｏｗ ｔｒａｃｋｉｎｇ ｌｏｏｐ）が構成される。また、ループフィルタ２の出力はＶＣＯ３の低利得の高速制御端子（Ｓ１）へ供給されており、位相比較器１、ループフィルタ２、高速制御端子（Ｓ１）側のＶＣＯ３により高速（微調整）ループ（Ｆａｓｔ ｔｒａｃｋｉｎｇ ｌｏｏｐ）が構成される。
【００２４】
位相比較器１は入力データ信号と２制御入力型のＶＣＯ３の出力信号との位相差を検出するものであり、上述した様に、入力ジッタの振幅変化に対する利得の変化を避け、安定な伝達特性を得るためにアナログタイプの位相比較器が使用される。この位相比較器１の出力は２分岐され、一方はループフィルタ２を介して２制御入力型ＶＣＯ３の低利得の高速制御端子（Ｓ１）へ接続される。
【００２５】
位相比較器１の分岐された他方の出力は、直流利得増加器４へ入力されており、この直流利得増加器４はループフィルタ２の帯域よりも十分低い周波数領域（以下、低周波数領域）を増幅する直流増幅器であり、狭帯域特性を有する。これにより、位相比較器１で発生する高周波雑音が除去されると共に、低周波数領域のオープン利得が引上げられ、ＰＬＬループ内の雑音やＶＣＯが発生する低域のジッタ成分を抑圧する様動作する。また、オープンループの直流利得を増加させているために、定常位相誤差（Ｓｔａｔｉｃ ｐｈａｓｅ ｅｒｒｏｒ）を抑圧する効果をも有している。
【００２６】
例えば、従来の技術の項で説明したように、低電圧動作かつ１ＧＨｚ相当のロックレンジを要求される光伝送システムの場合には、限られたダイナミックレンジで広いロックレンジを確保するために、高利得の低速制御端子（Ｓ２）側のＶＣＯの感度（利得）を１ＧＨｚ／Ｖに設定し、低利得の高速制御端子（Ｓ１）側のＶＣＯの感度（利得）を、１ＧＨｚ／Ｖの１／１０である１００ＭＨｚ／Ｖに設定しておく。こうすることにより、周波数差成分は低速の高利得を有する粗調整ループで制御され、広いロックレンジを確保でき、また、位相差の微小な成分（ノイズを含む）は高速の低利得を有する微調整ループで制御され、ジッタ特性が良好となる。従って、ループフィルタ２による制御ループを、低利得の高速制御ループと呼ぶものである。
【００２７】
クロック再生のために、ＶＣＯ３を用いているが、この場合、入力データ信号のパターンの変動による出力ジッタを抑えるためには、ＶＣＯ３の中心周波数を受信データ速度に正確に合せる必要がある。従って、ＶＣＯ３の中心周波数を決定する周波数制御端子、すなわち低速制御端子（Ｓ１）に印加する入力電圧を安定に保持しなければならない。直流利得増加器４は入力データ信号のパターン変動に対して十分遅い時定数、すなわち狭帯域特性を有しているので、入力データ信号のパターンに依存して変動する受信データ速度の長期的な周波数ぶれを吸収し、入力パターンによる２入力ＶＣＯ３の低速制御端子（Ｓ１）への入力電圧変動を抑えてジッタを抑圧することになる。従って、直流利得増加器４による制御ループを、高利得の低速制御ループと呼ぶものである。
【００２８】
このように、直流利得増加器４は入力パターンに依存するジッタを取り除く効果をもち、出力ジッタを大きく抑圧することができる。図２は従来の一般的なＰＬＬループのオープンループ特性と、直流利得増加器４を使用した低速制御ループを付加した場合のオープンループ特性とを示す他、そのときのクローズドループ特性をも図示したものである。この図２を参照すると、直流利得増加器４の効果により直流近傍の成分である低周波領域（＜１ｋＨｚ）で３２ｄＢほどオープン利得が増加している。その結果、定常位相誤差（ｓｔａｔｉｃ ｐｈａｓｅ ｅｒｒｏｒ）を無視できるほど小さく抑えることができる。この結果、データ信号のアイ開口部の中心を正確にサンプリングすることができる。
【００２９】
図３は２つの周波数制御入力端子を有するＶＣＯ３の具体的な回路図例を示している。位相雑音を最小化するために、高Ｑのインダクタを使用した一段構成のＬＣ発振器（Ｌ，Ｃｏ ）を用いる（発振器は多段にすればするほど内部雑音が増え位相雑音が悪くなる可能性がある）。ＶＣＯの発振周波数は次式で表わされる
。
【００３０】
ｆｖｃｏ ＝１／２π√｛Ｌ（Ｃｃ ＋Ｃｆ ＋Ｃｏ ＋Ｃｓ ）｝
ここで、Ｃｃ は粗調整用可変容量コンデンサの容量、Ｃｆ は微調整用可変容量コンデンサの容量、Ｃｏ は固定容量コンデンサ、Ｃｓ は寄生容量を夫々示している。
【００３１】
なお、図３に示すＶＣＯの回路において、Ｑ３ ，Ｑ４ はエミッタフォロワトランジスタ、Ｒｘ はトランジスタＱ１ ，Ｑ２ のバイアス電圧Ｖｂ を供給するための抵抗、Ｃｘ はコンデンサ、Ｉ１ ，Ｉ２ は電流源をそれぞれ示している。そして、発振のための素子は、周波数制御入力（Ｓ１ ，Ｓ２ ）に対してそれぞれ対応して設けられており、これ等素子の定数を適宜選択することにより、発振周波数の制御感度（利得）が設定自在であることは明白である。
【００３２】
図４は図１におけるＤＣＧＥ４の具体例を示す図であり、アンプ４１と、その入力に直列に接続された抵抗４４と、アンプの入出力間に設けられたコンデンサ４２及び抵抗４３とからなる、いわゆる不完全型の積分回路（ローパスフィルタ）である。このような不完全積分器を使用することにより、ＰＬＬ回路内で直流オフセットが発生しても、完全積分器とは相違して、ダイナミックレンジの上限や下限に積分出力が張り付くことはなくなる。
【００３３】
この様に、２制御入力型のＶＣＯ３と、広帯域を有する高速制御（微調整）ループと、直流利得増加器４を含む狭帯域を有する低速制御（粗調整）ループとを有する構成とすることにより、本実施例では、従来のＣＤＲにくらべてロックレンジを一桁以上拡大し、且つ、出力ジッタを小さく抑えることができ、ジッタ耐力を増加することが可能になる。
【００３４】
図５は出力アイダイアグラム（ａ）とジッタ耐力（ｂ）とを示す図であり、４−８０ＭＨｚの領域で０．４５ＵＩ（ＵＩ：Ｕｎｉｔ Ｉｎｔｅｒｖａｌ ＝１ビット幅）以上の耐力があり、ＳＯＮＥＴ規格に対して十分なマージンがある。また、出力波形のジッタも非常に小さいことがわかる。また、図６に示すように、出力ジッタ量は、ＰＲＢＳ（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ ）（２の３１乗−１）に対して２ｍＵＩｒｍｓであり、直流利得増加器４の有無を比較すると、その効果は明らかである。パターン長の増加に対してもジッタが十分に抑圧されていることがわかる。
【００３５】
図７は出力ジッタとデータ速度との関係を示しており、９．９Ｇｂｐｓ〜１０．８Ｇｂｐｓに広い領域にわたって出力ジッタ量が一定であることがわかる。
【００３６】
図８は本発明の他の実施例を示す図であり、図１と同等部分は同一符号にて示している。本例では、図１の構成の他に、周波数ロックのために、周波数比較器（ＦＤ）５を追加したものである。この周波数比較器５は、入力データとＶＣＯ３の出力との周波数差を検出するものであり、データ速度とＶＣＯ３の周波数のビートを検出して入力データの周波数に対してＶＣＯ３の周波数が低いか高いかを表す２値の信号を出力する。この出力は加算器６で位相比較器２の出力に加算されて、直流利得増加器を介してＶＣＯ３の低速制御端子（Ｓ２）に供給される。これにより、ＶＣＯが発振可能な周波数範囲であれば、確実にＰＬＬはロックすることができるようになる。
【００３７】
【発明の効果】
以上述べたように、本発明によれば、位相比較器としてアナログ型のものを使用して、回路の伝達特性を安定化させるとともに、広帯域を有する高速制御（周波数微調整）ループと、直流利得増加器を含む狭帯域を有する低速制御（周波数粗調整）ループとを設けた構成とすることにより、ロックレンジをより拡大しつつ出力ジッタをより抑圧して、ジッタ耐力を増加することが可能になるという効果がある。ロックレンジの拡大は、ひいてはＰＬＬ回路のキャプチャレンジの拡大をもたらすことにもなる。
【００３８】
更に、限られたダイナミックレンジの下でも、ロックレンジの拡大とジッタ耐力とのトレードオフを効果的に解決できるので、低電源で動作可能なＰＬＬ回路が得られ、よってこれを使用するクロック再生回路や光送受信装置の低消費化電力化が可能となるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１におけるオープンループとクローズドループとの伝達特性を示す図である。
【図３】図１におけるＶＣＯ３の具体例を示す回路図である。
【図４】図１におけるＤＣＧＥ４の具体例を示す回路図である。
【図５】出力アイダイアグラムとジッタ耐力特性を示す図である。
【図６】出力ジッタとＰＲＢＳパターン長との関係を示す図である。
【図７】出力ジッタとデータ速度との関係を示す図である。
【図８】本発明の他の実施例の構成を示す図である。
【図９】従来のＰＬＬ回路の例を示す図である。
【図１０】位相比較器のアナログ型の特性（Ａ）とディジタル型の特性（Ｂ）を示す図である。
【符号の説明】
１ 位相比較器
２ ループフィルタ
３ ＶＣＯ
４ 直流利得増加器
５ 周波数比較器
６ 加算器
Claims (6)
- 入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、
位相差検出出力特性がアナログ特性を示し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、
この位相差検出出力に応じて発振制御される第一の制御ループと、
前記位相差検出出力の直流近傍の成分を増加せしめた信号に応じて発振制御され前記第一の制御ループに比してより低速制御をなす第二の制御ループとを含み、
前記第一の制御ループは、前記位相差検出出力を入力とするループフィルタと、このループフィルタの出力が第一の制御端子に供給されて前記クロック信号を発生する２制御入力型電圧制御発振器とを有し、
前記第二の制御ループは前記位相差検出出力の直流近傍の成分を増加せしめる不完全積分回路を有し、この不完全積分回路の出力を前記電圧制御発振器の第二の制御端子に供給してなることを特徴とするフェイズロックドループ回路。 - 入力信号に位相同期したクロック信号を生成するフェイズロックドループ回路であって、
位相差検出出力特性がアナログ特性を有し、前記入力信号と前記クロック信号との位相差を検出する位相比較器と、
この位相差検出出力の直流近傍の成分の利得を増加せしめる不完全積分回路と、
第一及び第二の制御端子を有し、前記位相差検出出力と前記不完全積分回路の出力とが前記第一及び第二の制御端子へそれぞれ供給された２制御入力型電圧制御発振器とを含むことを特徴とするフェイズロックドループ回路。 - 前記位相差検出出力を入力とするループフィルタを更に含み、このループフィルタ出力を前記第一の制御端子に供給してなることを特徴とする請求項２記載のフェイズロックドループ回路。
- 前記２制御入力型電圧制御発振器は、その第一の制御端子による制御感度が第二の制御端子による制御感度より低く設定されていることを特徴とする請求項１〜３いずれか記載のフェイズロックドループ回路。
- 前記入力信号と前記クロック信号との周波数差を検出する周波数差検出器と、この周波数差検出出力を前記直流利得増加器の入力に加算する加算器とを更に含むことを特徴とする請求項１〜４いずれか記載のフェイズロックドループ回路。
- 入力信号からクロック信号成分を抽出再生するクロック再生回路であって、請求項１〜５いずれか記載のフェイズロックドループ回路を含むことを特徴とするクロック再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365489A JP3555608B2 (ja) | 2001-11-30 | 2001-11-30 | フェイズロックドループ回路及びクロック再生回路 |
| US10/300,745 US7158602B2 (en) | 2001-11-30 | 2002-11-21 | Phase locked loop circuit and clock reproduction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365489A JP3555608B2 (ja) | 2001-11-30 | 2001-11-30 | フェイズロックドループ回路及びクロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168975A JP2003168975A (ja) | 2003-06-13 |
| JP3555608B2 true JP3555608B2 (ja) | 2004-08-18 |
Family
ID=19175508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365489A Expired - Fee Related JP3555608B2 (ja) | 2001-11-30 | 2001-11-30 | フェイズロックドループ回路及びクロック再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7158602B2 (ja) |
| JP (1) | JP3555608B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158603B2 (en) * | 2002-12-26 | 2007-01-02 | Freescale Semiconductor, Inc. | Method and apparatus for compensating deviation variances in a 2-level FSK FM transmitter |
| JP3972868B2 (ja) | 2003-06-24 | 2007-09-05 | ソニー株式会社 | デジタルｐｌｌ装置 |
| US7587012B2 (en) * | 2004-07-08 | 2009-09-08 | Rambus, Inc. | Dual loop clock recovery circuit |
| US8085893B2 (en) * | 2005-09-13 | 2011-12-27 | Rambus, Inc. | Low jitter clock recovery circuit |
| BRPI0708235A2 (pt) | 2006-02-24 | 2011-05-17 | Nihon Dempa Kogyo Co | circuito de pll |
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-
2001
- 2001-11-30 JP JP2001365489A patent/JP3555608B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-21 US US10/300,745 patent/US7158602B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7158602B2 (en) | 2007-01-02 |
| US20030103591A1 (en) | 2003-06-05 |
| JP2003168975A (ja) | 2003-06-13 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040205 |
|
| A131 | Notification of reasons for refusal |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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