JP7491092B2 - 位相同期回路及び位相同期方法 - Google Patents
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Description
本発明は、位相同期回路及び位相同期方法に関する。
ＰＬＬ回路（Phase Locked Loop：位相同期回路）は、一般に、電圧制御発振器の出力周波数が定常状態になってからの特性（定常特性）と、基準周波数信号に位相同期するまでの引込み特性（同期特性）と、が互に相反する関係にある。例えば、同期特性の周波数引込み範囲を広くし且つ同期速度を速くすると、ループの雑音帯域が広くなって定常時の特性が劣化することが知られている。従って、ＰＬＬ回路としては、電圧制御発振器の発振周波数が基準周波数信号に引込まれて位相同期するまでのロックアップタイムを短くすることが望まれている。
下記の特許文献１には、ロックアップタイムを短くするために、電圧制御発振器の発振周波数の一定範囲内の位相変動を制御するループフィルタから出力される可変の制御電圧とは別に、自走周波数を決定するための固定の制御電圧を予め記憶しておき、自走周波数をある周波数から別の周波数に変更する時に、固定の制御電圧を切り換える自走周波数制御電圧供給手段を設けた技術が、開示されている。
しかしながら、供給された制御電圧と実際にロックされた状態における制御電圧とは、電圧制御発振器の特性（個体差）により一致しない場合も多く、その電圧の乖離が大きいほどロックアップに要する時間はかかることになる。
本発明は、上記課題を鑑み、ロックアップタイムを短くすることが可能な位相同期回路及び位相同期方法を提供することを目的とする。
本発明の一態様にかかる位相同期回路は、基準発振器が発振する基準周波数の信号を第１分周器で分周した基準信号と、制御電圧信号に基づいて電圧制御発振器が発振するローカル周波数の信号を第２分周器で分周したローカル信号と、の位相を比較し、位相差に応じた位相比較信号を出力する位相比較器と、前記位相比較信号を平滑して前記制御電圧信号を出力するループフィルタと、前記第１分周器及び前記第２分周器の各々の分周比を設定する制御部と、前記電圧制御発振器の自走電圧信号を生成する自走電圧生成部と、前記制御電圧信号の電圧を測定する測定回路と、前記制御電圧信号の電圧を記憶する記憶部と、前記自走電圧生成部が、前記分周比を変更する前に前記記憶部に記憶された前記制御電圧信号の電圧値に基づいて算出された自走電圧補正値を、前記自走電圧信号の電圧値に加えて生成した補正後自走電圧信号を、前記電圧制御発振器に伝送するローパスフィルタと、を備える。
本発明によれば、ロックアップタイムを短くすることが可能となる。
以下に、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。
＜構成＞
図１は、実施形態に係るＰＬＬ回路（Phase Locked Loop：位相同期回路）の構成を示す図である。ＰＬＬ回路１は、基準周波数信号発生器２と、ＣＰＵ（Central Processing Unit）３と、ＰＬＬＩＣ（Integrated Circuit）４と、自走周波数制御電圧生成器５と、ループフィルタ６と、ローパスフィルタ７と、電圧制御発振器（ＶＣＯ）８と、オペアンプ９と、を含む。ＣＰＵ３は、制御部３ａと、記憶部３ｂと、Ａ／Ｄ変換器３ｃと、を含む。ＰＬＬＩＣ４は、第１分周器４ａと、第２分周器４ｂと、位相比較器４ｃと、を含む。自走周波数制御電圧生成器５は、Ｄ／Ａ変換器５ａを含む。
図１は、実施形態に係るＰＬＬ回路（Phase Locked Loop：位相同期回路）の構成を示す図である。ＰＬＬ回路１は、基準周波数信号発生器２と、ＣＰＵ（Central Processing Unit）３と、ＰＬＬＩＣ（Integrated Circuit）４と、自走周波数制御電圧生成器５と、ループフィルタ６と、ローパスフィルタ７と、電圧制御発振器（ＶＣＯ）８と、オペアンプ９と、を含む。ＣＰＵ３は、制御部３ａと、記憶部３ｂと、Ａ／Ｄ変換器３ｃと、を含む。ＰＬＬＩＣ４は、第１分周器４ａと、第２分周器４ｂと、位相比較器４ｃと、を含む。自走周波数制御電圧生成器５は、Ｄ／Ａ変換器５ａを含む。
基準周波数信号発生器２は、基準周波数の信号ＲｅｆＣＬＫを、第１分周器４ａに出力する。
基準周波数信号発生器２が、本開示の「基準発振器」の一例に相当する。
第１分周器４ａは、信号ＲｅｆＣＬＫを制御部３ａから出力される制御信号Ｓ１によって設定される分周比で分周した基準信号を、位相比較器４ｃに出力する。
第２分周器４ｂは、電圧制御発振器８で発振される発振信号ＣＬＫを制御信号Ｓ１によって設定される分周比で分周したローカル信号を、位相比較器４ｃに出力する。
位相比較器４ｃは、基準信号と、ローカル信号と、の位相を比較し、位相差に応じた位相比較信号ＣＰをループフィルタ６に出力する。
ループフィルタ６は、位相比較信号を平滑した制御電圧信号ＣＶを、電圧制御発振器８及びオペアンプ９に出力する。
自走周波数制御電圧生成器５内のＤ／Ａ変換器５ａは、制御部３ａから出力される制御信号Ｓ２によって設定される自走電圧信号ＪＶを、ローパスフィルタ７に出力する。
自走周波数制御電圧生成器５が、本開示の「自走電圧生成部」の一例に相当する。
ローパスフィルタ７は、自走周波数制御電圧信号ＪＶを低域通過させてノイズを除去し、電圧制御発振器８に出力する。
電圧制御発振器８は、制御電圧信号ＣＶ及び自走制御電圧信号ＪＶに基づいて発振し、発振信号ＣＬＫを第２分周器４ｂに出力する。
オペアンプ９は、制御電圧信号ＣＶをＡ／Ｄ変換器３ｃに出力するバッファとして動作する。
Ａ／Ｄ変換器３ｃは、制御電圧信号ＣＶをＡ／Ｄ変換したディジタル値を、制御部３ａに出力する。制御部３ａは、ディジタル値を記憶部３ｂに記憶させる。記憶部３ｂは、ＲＡＭ（Random Access Memory）であっても良いし、書き換え可能な不揮発性メモリ（例えば、フラッシュメモリ（登録商標））であっても良い。
Ａ／Ｄ変換器３ｃが、本開示の「測定回路」の一例に相当する。
ＰＬＬ回路１の基本的な動作について、説明する。制御部３ａは、外部から指示された周波数ｆ１で電圧制御発振器８を発振させる場合、制御信号Ｓ１をＰＬＬＩＣ４に出力して、第１分周器４ａ及び第２分周器４ｂの各々の分周比を設定する。それとともに、制御部３ａは、制御信号Ｓ２を自走周波数制御電圧生成器５に出力し、周波数ｆ１で電圧制御発振器８を発振させるための自走電圧信号ＪＶ１を出力するように、自走周波数制御電圧生成器５を制御する。次に、制御部３ａは、周波数ｆ１を周波数ｆ２に変更する指示を外部から受けた場合、周波数ｆ１を周波数ｆ２に変えるための分周比を設定する制御信号Ｓ１を、ＰＬＬＩＣ４に出力する。それとともに、制御部３ａは、制御信号Ｓ２を自走周波数制御電圧生成器５に出力し、周波数ｆ２で電圧制御発振器８を発振させるための自走電圧信号ＪＶ２を出力するように、自走周波数制御電圧生成器５を制御する。このとき、第１分周器４ａ及び第２分周器４ｂの各々の分周比が設定されるタイミングと、自走電圧信号ＪＶが変化するタイミングと、が同じであることが好ましい。
＜課題の一側面＞
図２は、自走電圧信号と発振信号の周波数との理想的な関係を示す図である。線１０１で示すように、理想的には、自走電圧信号ＪＶと発振信号ＣＬＫの周波数とは、傾きが一定、即ち線形（リニア）であることが望ましい。
図２は、自走電圧信号と発振信号の周波数との理想的な関係を示す図である。線１０１で示すように、理想的には、自走電圧信号ＪＶと発振信号ＣＬＫの周波数とは、傾きが一定、即ち線形（リニア）であることが望ましい。
図３は、制御電圧信号と発振信号の周波数との理想的な関係を示す図である。線１０２で示すように、理想的には、発振信号ＣＬＫの周波数にかかわらず、制御電圧信号ＣＶは一定であることが望ましい。
図４は、自走電圧信号と発振信号の周波数との実際の関係の一例を示す図である。線１０３で示すように、実際には、自走電圧信号ＪＶと発振信号ＣＬＫの周波数とは、線形にはならない。線形にならない理由は、電圧制御発振器８内のバリキャップの特性等による。但し、電圧制御発振器８を使用する領域では、ある程度の線形性は確保できる。
図５は、制御電圧信号と発振信号の周波数との実際の関係の一例を示す図である。線１０４で示すように、実際には、発振信号ＣＬＫの周波数によって、制御電圧信号ＣＶは一定ではない。点１１１、点１１２及び点１１３は、ＰＬＬ回路１の生産時に、線１０４が理想の線１０２に合致するように調整された点である。しかし、点１１１、点１１２及び点１１３以外の所では、線１０４と線１０２との間には、差がある。点１１１、点１１２及び点１１３では、ＰＬＬ回路１のロックアップタイムは短い。しかしながら、点１１１、点１１２及び点１１３以外の所では、ＰＬＬ回路１のロックアップタイムは長くなってしまう。
図６は、制御電圧信号と発振信号の周波数との実際の関係の一例を示す図である。詳しくは、図６は、ＰＬＬ回路１の温度変化により、理想の線１０２と、実際の線１０５と、の間に差が生じた様子を示す図である。線１０５は、線１０４（図５参照）が全体的に図中上方にシフトしたものである。
＜課題解決のアプローチの一側面＞
図７は、実施形態に係るＰＬＬ回路の課題解決のアプローチの一側面を説明する図である。制御部３ａは、矢印１２１から矢印１２８までで示すように、線１０４と線１０２との間の差に応じた電圧（補正値ΔＪＶ）だけ、自走電圧信号ＪＶをオフセットさせる。これにより、ＰＬＬ回路１は、点１１１、点１１２及び点１１３以外の所でも、ロックアップタイムを短くすることができる。
図７は、実施形態に係るＰＬＬ回路の課題解決のアプローチの一側面を説明する図である。制御部３ａは、矢印１２１から矢印１２８までで示すように、線１０４と線１０２との間の差に応じた電圧（補正値ΔＪＶ）だけ、自走電圧信号ＪＶをオフセットさせる。これにより、ＰＬＬ回路１は、点１１１、点１１２及び点１１３以外の所でも、ロックアップタイムを短くすることができる。
以下、ＰＬＬ回路１の、自走電圧信号ＪＶの補正値ΔＪＶの算出について、説明する。
制御電圧信号ＣＶと、電圧制御発振器８が発振する周波数Ｆｒｅｑと、の関係は、制御電圧信号ＣＶの電圧１Ｖ当たりの周波数変化量をＣＶ感度とすると、次の式（１）で表すことができる。
Ｆｒｅｑ［ＭＨｚ］ ＝ ＣＶ感度［ＭＨｚ／Ｖ］×ＣＶ［Ｖ］ ・・・式（１）
Ｆｒｅｑ［ＭＨｚ］ ＝ ＣＶ感度［ＭＨｚ／Ｖ］×ＣＶ［Ｖ］ ・・・式（１）
自走電圧信号ＪＶと、周波数Ｆｒｅｑと、の関係は、自走電圧信号ＪＶの電圧１Ｖ当たりの周波数変化量をＪＶ感度とすると、次の式（２）で表すことができる。
Ｆｒｅｑ［ＭＨｚ］ ＝ ＪＶ感度［ＭＨｚ／Ｖ］×ＪＶ［Ｖ］ ・・・式（２）
Ｆｒｅｑ［ＭＨｚ］ ＝ ＪＶ感度［ＭＨｚ／Ｖ］×ＪＶ［Ｖ］ ・・・式（２）
従って、制御電圧信号ＣＶの想定した電圧（図７の線１０２参照）に対して実際の電圧（図７の線１０４参照）が差分を持っていた場合、その差分の電圧をΔＣＶとすると、次の式（３）が成り立つ。
ΔＦｒｅｑ［ＭＨｚ］ ＝ ＣＶ感度［ＭＨｚ／Ｖ］×ΔＣＶ［Ｖ］ ・・・式（３）
ΔＦｒｅｑ［ＭＨｚ］ ＝ ＣＶ感度［ＭＨｚ／Ｖ］×ΔＣＶ［Ｖ］ ・・・式（３）
式（３）のΔＦｒｅｑを自走電圧信号ＪＶで補正するための補正値ΔＪＶは、次の式（４）を満たす。
ΔＦｒｅｑ［ＭＨｚ］ ＝ ＪＶ感度［ＭＨｚ／Ｖ］×ΔＪＶ［Ｖ］ ・・・式（４）
ΔＦｒｅｑ［ＭＨｚ］ ＝ ＪＶ感度［ＭＨｚ／Ｖ］×ΔＪＶ［Ｖ］ ・・・式（４）
式（３）及び式（４）より、次の式（５）が導かれる。
ΔＪＶ［Ｖ］
＝ ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度[ＭＨｚ／Ｖ]×ΔＣＶ［Ｖ］ ・・・式（５）
ΔＪＶ［Ｖ］
＝ ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度[ＭＨｚ／Ｖ]×ΔＣＶ［Ｖ］ ・・・式（５）
従って、制御部３ａは、式（５）で算出される補正値ΔＪＶを自走電圧信号ＪＶへ加算して、補正後自走電圧信号ＪＶＡＤＪを算出することにより、ΔＣＶを補正することができる。
これにより、ＰＬＬ回路１は、点１１１、点１１２及び点１１３以外の所でも、ロックアップタイムを短くすることが可能である。
なお、ＣＶ感度やＪＶ感度は、周波数によって異なる値であっても良い。また、ＣＶ感度やＪＶ感度は、ｎ次（ｎは、自然数）の関数で表されても良い。
制御部３ａは、ＰＬＬ回路１の仕様上の全温度範囲又は全周波数範囲で式（５）の計算を行うことにより、ＰＬＬ回路１の仕様上の全温度範囲又は全周波数範囲でロックアップタイムを短くすることができる。
式（５）の計算は、制御部３ａが行うこととしたが、本開示はこれに限定されない。式（５）の計算は、自走周波数制御電圧生成器５が行っても良い。
＜動作＞
図８は、実施形態に係るＰＬＬ回路の周波数変更動作を示すフローチャートである。
図８は、実施形態に係るＰＬＬ回路の周波数変更動作を示すフローチャートである。
制御部３ａは、ステップＳ１００において、目的の周波数のΔＣＶを、記憶部３ｂから読み出す。なお、このステップＳ１００で読み出される目的の周波数のΔＣＶは、目的の周波数に対してフローチャートが前回実行されたときに、後述するステップＳ１１４で記憶部３ｂに記憶されたものである。また、目的の周波数に対して今回が最初のフローチャート実行である場合には、ΔＣＶは初期値又はデフォルト値であることが例示される。
制御部３ａは、ステップＳ１０２において、式（５）により、補正値ΔＪＶを算出する。更に、制御部３ａは、目的の周波数の補正前の自走電圧信号ＪＶに補正値ΔＪＶを加算し、補正後自走電圧信号ＪＶＡＤＪを算出する。
制御部３ａは、ステップＳ１０４において、周波数変更を行う。詳しくは、制御部３ａは、前述したように、分周比を設定するための制御信号Ｓ１を、ＰＬＬＩＣ４に出力する。それとともに、制御部３ａは、制御信号Ｓ２を自走周波数制御電圧生成器５に出力し、補正後自走電圧信号ＪＶＡＤＪを出力するように、自走周波数制御電圧生成器５を制御する。
制御部３ａは、ステップＳ１０６において、ＰＬＬ回路１がロックしたか否かを判定する。制御部３ａは、ＰＬＬ回路１がロックしていないと判定した場合（ステップＳ１０６でＮｏ）、処理をステップＳ１０８に進める。制御部３ａは、ＰＬＬ回路１がロックしたと判定した場合（ステップＳ１０６でＹｅｓ）、処理をステップＳ１１０に進める。
制御部３ａは、ステップＳ１０８において、アンロック処理を行う。ＰＬＬ回路１がロックしていない状態は、エラー状態である。従って、制御部３ａは、既知のアンロック処理を行い、その後処理を終了する。
制御部３ａは、ステップＳ１１０において、ウェイト処理を行う。ウェイト処理は、発振信号ＣＬＫが安定するまで待つ処理である。
制御部３ａは、ステップＳ１１２において、制御電圧信号ＣＶのディジタル値を、Ａ／Ｄ変換器３ｃから読み出す。
制御部３ａは、ステップＳ１１４において、現在の周波数（目的の周波数）のΔＣＶを記憶部３ｂに記憶させて更新し、処理を終了する。
＜簡易的な算出の一例＞
次に、ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度［ＭＨｚ／Ｖ］の簡易的な算出について、説明する。
次に、ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度［ＭＨｚ／Ｖ］の簡易的な算出について、説明する。
ＰＬＬ回路１の各回路素子の性能誤差（個体差）により、ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度［ＭＨｚ／Ｖ］にも誤差が発生する。
ＣＶ感度［ＭＨｚ／Ｖ］を求めるには、制御電圧信号ＣＶを変動させたときの発振周波数を測定する必要がある。ＪＶ感度［ＭＨｚ／Ｖ］を求めるには、自走電圧信号ＪＶを変動させたときの発振周波数を測定する必要がある。ＰＬＬ回路１の生産時に、ＰＬＬ回路１の全ての個体に対してこれらの測定を行うことは、測定器の用意、工数等の観点から、容易ではない。
そこで、制御部３ａは、ある自走電圧信号ＪＶ１で電圧制御発振器８を発振させた場合の制御電圧信号ＣＶ１を記憶部３ｂに記憶させる。次に、制御部３ａは、自走電圧信号ＪＶ２で電圧制御発振器８を発振させた場合の制御電圧信号ＣＶ２も、記憶部３ｂに記憶させる。
この場合の、自走電圧信号ＪＶの変化量をΔＪＶ変化量とし、制御電圧信号ＣＶの変化量をΔＣＶ測定値とすると、次の式（６）が成り立つ。
ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度［ＭＨｚ／Ｖ］
＝ ΔＪＶ変化量／ΔＣＶ測定値 ・・・（６）
ＣＶ感度［ＭＨｚ／Ｖ］／ＪＶ感度［ＭＨｚ／Ｖ］
＝ ΔＪＶ変化量／ΔＣＶ測定値 ・・・（６）
式（５）及び式（６）より、次の式（７）が導かれる。
ΔＪＶ［Ｖ］ ＝ ΔＪＶ変化量／ΔＣＶ測定値×ΔＣＶ［Ｖ］ ・・・式（７）
ΔＪＶ［Ｖ］ ＝ ΔＪＶ変化量／ΔＣＶ測定値×ΔＣＶ［Ｖ］ ・・・式（７）
従って、制御部３ａは、２つの自走電圧信号ＪＶ１及びＪＶ２で電圧制御発振器８を動作させた際の２つの制御電圧信号ＣＶ１及びＣＶ２を記憶部３ｂに記憶させることで、補正値ΔＪＶを算出できる。
これにより、ＣＶ感度［ＭＨｚ／Ｖ］及びＪＶ感度［ＭＨｚ／Ｖ］の測定が不要となる。従って、ＰＬＬ回路１の全ての個体のロックアップタイムを短くすることが可能になる。
制御部３ａは、発振信号ＣＬＫの周波数をｆ１からｆ２へ変更するのに際し、変更後の周波数ｆ２に対して、ある電圧を自走電圧信号ＪＶ２の初期値とする。しかし、自走電圧信号ＪＶ２による発振周波数は、必ずしも周波数ｆ２に一致しない。そこで、制御部３ａは、周波数の変更前の、ロックされた制御電圧信号ＣＶ１と、周波数の変更後の、ロックされた制御電圧信号ＣＶ２と、を記憶する。そして、制御部３ａは、制御電圧信号ＣＶの差分（ΔＣＶ＝ＣＶ２－ＣＶ１）と、自走電圧信号ＪＶの差分（ΔＪＶ＝ＪＶ２－ＪＶ１）と、に基づいて、自走電圧信号ＪＶ２の補正値ΔＪＶ２を算出する。制御部３ａは、周波数ｆ２への次回の変更時から、自走電圧信号ＪＶ２を補正値ΔＪＶ２で補正することにより、ロックアップタイムを短くすることができる。
制御部３ａは、ＰＬＬ回路１の仕様上の全温度範囲又は全周波数範囲で式（７）の計算を行うことにより、ＰＬＬ回路１の仕様上の全温度範囲又は全周波数範囲でロックアップタイムを短くすることができる。
式（７）の計算は、制御部３ａが行うこととしたが、本開示はこれに限定されない。式（７）の計算は、自走周波数制御電圧生成器５が行っても良い。
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
１ ＰＬＬ回路
２ 基準周波数信号発生器
３ ＣＰＵ
３ａ 制御部
３ｂ 記憶部
３ｃ Ａ／Ｄ変換器
４ ＰＬＬＩＣ
４ａ 第１分周器
４ｂ 第２分周器
４ｃ 位相比較器
５ 自走周波数制御電圧生成器
５ａ Ｄ／Ａ変換器
６ ループフィルタ
７ ローパスフィルタ
８ 電圧制御発振器
９ オペアンプ
２ 基準周波数信号発生器
３ ＣＰＵ
３ａ 制御部
３ｂ 記憶部
３ｃ Ａ／Ｄ変換器
４ ＰＬＬＩＣ
４ａ 第１分周器
４ｂ 第２分周器
４ｃ 位相比較器
５ 自走周波数制御電圧生成器
５ａ Ｄ／Ａ変換器
６ ループフィルタ
７ ローパスフィルタ
８ 電圧制御発振器
９ オペアンプ
Claims (2)
- 基準発振器が発振する基準周波数の信号を第１分周器で分周した基準信号と、制御電圧信号に基づいて電圧制御発振器が発振するローカル周波数の信号を第２分周器で分周したローカル信号と、の位相を比較し、位相差に応じた位相比較信号を出力する位相比較器と、
前記位相比較信号を平滑して前記制御電圧信号を出力するループフィルタと、
前記第１分周器及び前記第２分周器の各々の分周比を設定する制御部と、
前記電圧制御発振器の自走電圧信号を生成する自走電圧生成部と、
前記制御電圧信号の電圧を測定する測定回路と、
前記制御電圧信号の電圧を記憶する記憶部と、
前記自走電圧生成部が、前記分周比を変更する前に前記記憶部に記憶された前記制御電圧信号の電圧値に基づいて算出された自走電圧補正値を、前記自走電圧信号の電圧値に加えて生成した補正後自走電圧信号を、前記電圧制御発振器に伝送するローパスフィルタと、
を備え、
前記自走電圧生成部は、前記分周比を変更した後の自走電圧信号と前記分周比を変更する前の前記自走電圧信号との差分と、前記分周比を変更した後に前記記憶部に記憶された前記制御電圧信号と前記分周比を変更する前に前記記憶部に記憶された前記制御電圧信号との差分と、に基づいて、前記自走電圧補正値を算出する、
位相同期回路。 - 基準発振器が発振する基準周波数の信号を第１分周器で分周した基準信号と、制御電圧信号に基づいて電圧制御発振器が発振するローカル周波数の信号を第２分周器で分周したローカル信号と、の位相を比較し、位相差に応じた位相比較信号を出力するステップと、
前記位相比較信号を平滑して前記制御電圧信号を出力するステップと、
前記第１分周器及び前記第２分周器の各々の分周比を設定するステップと、
前記電圧制御発振器の自走電圧信号を生成するステップと、
前記制御電圧信号の電圧を測定するステップと、
前記制御電圧信号の電圧を記憶するステップと、
前記分周比を変更する前に記憶された前記制御電圧信号の電圧値に基づいて算出された自走電圧補正値を、前記自走電圧信号の電圧値に加えて生成した補正後自走電圧信号を伝送するステップと、
前記分周比を変更した後の自走電圧信号と前記分周比を変更する前の前記自走電圧信号との差分と、前記分周比を変更した後に記憶された前記制御電圧信号と前記分周比を変更する前に記憶された前記制御電圧信号との差分と、に基づいて、前記自走電圧補正値を算出するステップと、
を備える、
位相同期方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020114202A JP7491092B2 (ja) | 2020-07-01 | 2020-07-01 | 位相同期回路及び位相同期方法 |
| US17/351,300 US11356104B2 (en) | 2020-07-01 | 2021-06-18 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020114202A JP7491092B2 (ja) | 2020-07-01 | 2020-07-01 | 位相同期回路及び位相同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022012391A JP2022012391A (ja) | 2022-01-17 |
| JP7491092B2 true JP7491092B2 (ja) | 2024-05-28 |
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ID=79167266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2020114202A Active JP7491092B2 (ja) | 2020-07-01 | 2020-07-01 | 位相同期回路及び位相同期方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11356104B2 (ja) |
| JP (1) | JP7491092B2 (ja) |
Citations (3)
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|---|---|---|---|---|
| JP2001320274A (ja) | 2000-05-12 | 2001-11-16 | Kenwood Corp | Ｐｌｌ回路 |
| JP2006135902A (ja) | 2004-11-09 | 2006-05-25 | Kenwood Corp | Ｐｌｌ回路 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327490A (ja) | 1992-05-25 | 1993-12-10 | Fujitsu Ltd | Ｐｌｌ回路 |
| JP2003028951A (ja) * | 2001-07-11 | 2003-01-29 | Fujitsu Ten Ltd | レーダ装置 |
| EP2184857A4 (en) * | 2007-08-28 | 2013-10-16 | Fujitsu Ltd | PHASE LOCKED OSCILLATOR AND RADAR EQUIPMENT THEREWITH |
| DE602008004158D1 (de) * | 2008-10-03 | 2011-02-03 | Swatch Group Res & Dev Ltd | Selbstkalibrierverfahren eines Frequenzgenerators mit Zweipunkt-FSK-Modulation |
-
2020
- 2020-07-01 JP JP2020114202A patent/JP7491092B2/ja active Active
-
2021
- 2021-06-18 US US17/351,300 patent/US11356104B2/en active Active
Patent Citations (3)
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| Publication number | Publication date |
|---|---|
| US11356104B2 (en) | 2022-06-07 |
| US20220006463A1 (en) | 2022-01-06 |
| JP2022012391A (ja) | 2022-01-17 |
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