JP4482524B2 - リーク電流補償回路を備えたｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ回路に関し、特に、ＰＬＬ回路を構成するループフィルタにおけるリーク電流を補償するリーク電流補償回路を備えたＰＬＬ回路に関する。

近年、最先端ＣＭＯＳプロセス技術においては、デバイスの微細化に伴いＭＯＳトランジスタのゲート酸化膜の薄膜化が進んでいる。しかし、ゲート酸化膜が２ｎｍ以下になると、トンネリングリークによるゲート酸化膜を介したリーク電流（以下、ゲートリーク電流）が顕著になってくる。

図７は従来の一般的なＰＬＬ回路の一例の概略図である。

ＰＬＬ回路１００は、図７に示すように、位相周波数比較器（ＰＦＤ）１０１、チャージポンプ（ＣＰ）１０２、ループフィルタ（ＬＰＦ）１０３、電圧制御発振回路（ＶＣＯ）１０５および分周器（ＤＩＶ）１０６で構成される。ＰＬＬ回路１００には、外部からリファレンスクロックＲＥＦＣＬＫが入力され、このリファレンスクロックＲＥＦＣＬＫと電圧制御発振回路１０５の発振出力クロックＰＬＬＣＬＫを分周したフィードバッククロックＦＤＣＬＫとの位相差および周波数差が位相周波数比較器１０１で比較される。位相周波数比較器１０１からは、位相・周波数差に応じたアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮがチャージポンプ１０２へ出力される。チャージポンプ１０２では、位相周波数比較器１０１からのアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じたパルス電流が流れ、ループフィルタ１０３の容量に電荷が充電もしくは放電されることによりパルス電流が電圧に変換される。ループフィルタ１０３からは、このようにして変換された電圧が電圧制御発振回路１０５の発振周波数を制御するコントロール電圧ＶＣＯＮＴとして出力される。

図８は図７に示すＰＬＬ回路の動作を示すタイミングチャートである。

図８に示すように、ＰＬＬ回路１００において、リファレンスクロックＲＥＦＣＬＫと、電圧制御発振回路１０５の発振出力クロックＰＬＬＣＬＫを分周器１０６により分周したフィードバッククロックＦＤＣＬＫとの位相・周波数差が検出され、これに応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮが出力される。図８では、ＰＬＬ回路１００において、アップパルス信号ＵＰによりコントロール電圧ＶＣＯＮＴが徐々に上昇するとともに、電圧制御発振回路１０５の発振周波数が繰り返し変更されることにより、リファレンスクロックＲＥＦＣＬＫと発振出力クロックＰＬＬＣＬＫから分周されたフィードバッククロックＦＤＣＬＫとの間の位相および周波数の同期がとられ、ロックされる様子を示している。

図９は２つのゲート酸化膜厚の異なるＭＯＳトランジスタをループフィルタの容量として用いた場合のコントロール電圧ＶＣＯＮＴの時間的な変化を示す図である。

図９（ａ）はゲート酸化膜の厚いＭＯＳトランジスタをループフィルタ１０３の容量として使用した場合の、電圧制御発振回路１０５のコントロール電圧ＶＣＯＮＴの時間的な変化を示す。このゲート酸化膜はゲートリーク電流が少ないため、リファレンスクロックＲＥＦＣＬＫと電圧制御発振回路１０５の発振出力クロックＰＬＬＣＬＫとが同期がとれた（ロックされた）後は、コントロール電圧ＶＣＯＮＴは一定の電圧レベルに落ち着く。

図９（ｂ）は半導体集積回路のコア部で使用するようなゲート酸化膜の薄いＭＯＳトランジスタをループフィルタ１０３の容量として使用した場合の、電圧制御発振回路１０５のコントロール電圧ＶＣＯＮＴの時間的な変化を示す。同図（ｂ）のように、容量としてゲート酸化膜の薄いＭＯＳトランジスタを使用すると、リファレンスクロックＲＥＦＣＬＫと発振出力クロックＰＬＬＣＬＫとの同期がとれた後でも、ゲート酸化膜を介したゲートリーク電流により電圧制御発振回路１０５のコントロール電圧ＶＣＯＮＴの低下が起こる。コントロール電圧ＶＣＯＮＴが低下すると、電圧制御発振回路１０５の発振出力クロックＰＬＬＣＬＫはリファレンスクロックＲＥＦＣＬＫよりもその位相が遅れるため、チャージポンプ１０２はアップ信号ＵＰを出力してループフィルタ１０３に電荷を充電する。このように、ゲート酸化膜を介したゲートリーク電流によりコントロール電圧ＶＣＯＮＴが低下すると、電圧制御発振回路１０５→位相周波数比較器１０１→チャージポンプ１０２へのフィードバックがかかり、図９（ｂ）に示すようにコントロール電圧ＶＣＯＮＴが周期的に変化してしまい、ジッタが増大するという問題が発生する。したがって、通常、ループフィルタ１０３の容量としてゲートリーク電流の少ないゲート酸化膜の厚いＩＯバッファ用のＭＯＳトランジスタや配線間容量やＭＩＭ（メタル・絶縁膜・メタル）容量等を用いている。

ここで、上述したようなリーク電流を補償することによりコントロール電圧ＶＣＯＮＴの低下を防ぐことも考えられる。例えば、特許文献１には、電圧制御発振回路を構成するバリキャップダイオードを流れるリーク電流を補償するために、リーク補償信号を生成するリーク補償回路を備えたＰＬＬ回路が開示されている。

また、特許文献２には、ローパスフィルタに、そのフィルタ内に発生するリーク電流を給電する定電流電源を備えたＰＬＬ回路が開示されている。
特表２００５−５２８０３４号公報 特開昭６３−２４０２１５号公報

上述したようなＩＯバッファ用のＭＯＳトランジスタを用いた容量（以下、ＭＯＳ容量）や配線間容量やＭＩＭ容量等の単位面積当たりの容量は、コア部のＭＯＳトランジスタを用いたＭＯＳ容量の１／３〜１／１０程度しかないため、同じ容量値のループフィルタを実現しようとした場合、コア部のトランジスタを用いた場合に比べ３〜１０倍の面積が必要になる。とくに、ＰＬＬ回路ではループフィルタの占める割合が非常に大きいため、ＰＬＬ回路の面積に与える影響が非常に大きく問題となる。

図１０はゲート酸化膜の膜厚が異なる２種類のＭＯＳ容量の電圧依存性を示す図である。同図に示すように、ゲート酸化膜の厚いＩＯ用ＭＯＳトランジスタを用いたＭＯＳ容量は、ゲート酸化膜の薄いコア用ＭＯＳトランジスタを用いたＭＯＳ容量に比べて容量値のバイアス電圧依存が大きくなる。したがって、ループフィルタの容量としてＩＯバッファ用のＭＯＳトランジスタ用いた場合、上述したような問題に加えて、電圧制御発振回路ＶＣＯの発振周波数を制御するコントロール電圧範囲が狭くなるといった問題も生じる。

また、上記特許文献１に開示されたリーク補償回路を用いて上記ゲートリーク電流を補償しようとした場合、ゲートリーク電流をモニタするためのゲート面積が略同一の容量を有するリーク発生回路が必要となり現実的ではない。

さらに、上記特許文献２に開示された定電流回路を用いる場合、この定電流回路は一定電流しか給電することはできないため、プロセスのばらつき等によりゲートリーク電流が一定でない場合には対応できない。

本発明の目的は、上記従来技術に基づく問題点を解消し、リーク電流を精度よく補償するリーク電流補償回路を備えたＰＬＬ回路を提供することにある。

上記目的を達成するために、本発明のＰＬＬ回路は、位相周波数比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とで構成され、リファレンスクロックに同期した発振出力クロックを生成するＰＬＬ回路において、
上記チャージポンプが上記ループフィルタに電荷を充電もしくは放電しているアクティブ期間と上記チャージポンプが上記ループフィルタに電荷を充電もしくは放電しない非アクティブ期間とを交互に繰り返す上記ＰＬＬ回路が動作中の期間の、上記アクティブ期間に上記チャージポンプからのパルス電流が上記ループフィルタにより変換された変換電圧をサンプリングし保持電圧として保持するサンプル・ホールド回路を有し、上記非アクティブ期間に、そのサンプル・ホールド回路により保持された上記保持電圧と上記変換電圧を比較することによって得られる比較結果により、上記ループフィルタの電圧が変動した電圧分を補償する補償回路を備えるものである。

ここで、上記位相周波数比較回路が出力するアップパルス信号とダウンパルス信号によって上記非アクティブ期間を検出する制御回路を備えることが好ましい。
また、上記補償回路は、そのサンプル・ホールド回路により保持された上記保持電圧と上記変換電圧を比較する演算増幅器と、上記比較結果により前記ループフィルタから漏洩したリーク電流を補償するリーク電流補償経路を備えることが好ましい。

また、本発明のＰＬＬ回路は、上記ループフィルタを構成する容量は第１のゲート酸化膜厚を有するＭＯＳトランジスタで形成され、上記サンプル・ホールド回路を構成する容量は第２のゲート酸化膜厚を有するＭＯＳトランジスタで形成され、上記第１のゲート酸化膜厚は上記第２にゲート酸化膜厚よりも薄いことが好ましい。

本発明のＰＬＬ回路によれば、ＰＬＬ回路を構成するループフィルタにリーク電流のあるゲート酸化膜の薄いＭＯＳトランジスタを容量として用いることが可能となるため、ＰＬＬ回路の面積増加を防ぐことが出来る。また、ＬＰＦにリーク電流のあるＭＯＳトランジスタを容量として用い、かつ、本発明を適用しないＰＬＬ回路と比較し、ジッタ特性の大幅な改善を実現することが可能になる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＰＬＬ回路について詳細に説明する。

図１は本発明を適用したＰＬＬ回路の内部構成を示す一実施形態の概略図である。

図１に示すＰＬＬ回路１０は、図７に示すＰＬＬ回路１００にリーク電流補償回路（ＬＣＣ）１４を新たに付け加えたものである。ＰＬＬ回路１０は、上述したように、リファレンスクロックＲＥＦＣＬＫと、電圧制御発振回路１５の発振出力クロックＰＬＬＣＬＫを分周器１６により分周したフィードバッククロックＦＤＣＬＫの位相差がゼロとなるように動作するフィードバックループから構成されている。位相周波数比較器１１が基準となるリファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＤＣＬＫの位相差を検出し、その位相差をゼロとなるようなパルス電流がチャージポンプ１２で生成されループフィルタ１３に送られる。チャージポンプ１２からのパルス電流はループフィルタにより電圧ＶＣＯＮＴ＿Ａに変換される。リーク電流補償回路は電圧ＶＣＯＮＴ＿Ａをサンプリングし電圧制御発振回路１５のコントロール電圧ＶＣＯＮＴ＿Ｂとして保持する。このコントロール電圧ＶＣＯＮＴ＿Ｂが上昇（あるいは下降）することにより電圧制御発振回路１５の発振周波数が変化し、最終的にリファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＤＣＬＫの位相差がゼロの状態となりロック状態となる。

もし、ループフィルタ１３を構成するＭＯＳ容量にリーク電流が存在しなければ、ロック状態での上記変換電圧ＶＣＯＮＴ＿Ａは一定となり、従来同様電圧制御発振回路のコントロール電圧として使用することができる。しかし、本発明を適用するＰＬＬ回路１０では、ループフィルタ１３を構成する容量としてゲート酸化膜の薄いＭＯＳトランジスタを用いるためゲート酸化膜を介してリーク電流が発生し電圧ＶＣＯＮＴ＿Ａの低下を招く。

本発明を適用したＰＬＬ回路によれば、リーク電流補償回路１４が備えられたことにより、このようなゲート酸化膜を介したリーク電流による電圧ＶＣＯＮＴ＿Ａの低下を防止することができる。

図２は図１に示すリーク電流補償回路１４の内部構成を示す一実施形態の概略図である。同図に示すリーク電流補償回路１４は、チャージポンプ１２により生成されたパルス電流がループフィルタ１３により変換された電圧ＶＣＯＮＴ＿Ａをサンプリングし、電圧制御発振回路１５のコントロール電圧ＶＣＯＮＴ＿Ｂとして保持するサンプリング・ホールド回路１７と、この保持されたコントロール電圧ＶＣＯＮＴ＿Ｂとループフィルタの電圧ＶＣＯＮＴ＿Ａとを比較する演算増幅器１８と、比較結果によりループフィルタ１３が漏洩したリーク電流を補償するリーク電流補償用トランジスタを備えるリーク電流補償経路１９で構成される。

ここで、サンプリングしたコントロール電圧ＶＣＯＮＴ＿Ｂを保持するＭＯＳ容量ＭＣ３は、リーク電流の少ないゲート酸化膜の厚いＭＯＳトランジスタを用いる。このＭＯＳ容量ＭＣ３はサンプリングしたループフィルタの電圧ＶＣＯＮＴ＿Ａを保持電圧ＶＣＯＮＴ＿Ｂとして保持するために用いるもので、大きい面積を必要としないため、ゲート酸化膜の薄いＭＯＳトランジスタと比較し単位面積あたりの容量値が小さいゲート酸化膜の厚いＭＯＳトランジスタを使用することが可能である。

次に、リーク電流補償回路１４の動作について説明する。

図３は、チャージポンプ１２がアクティブ時（リーク電流補償回路が非アクティブ時）、すなわち、ループフィルタ１３に電荷を充電もしくは放電している期間の動作状態を示す図である。同図に示すように、チャージポンプ１２がアクティブ時には、ループフィルタ１３と電圧制御発振回路１５とはスイッチＳＷ２により導通状態となり、ループフィルタ１３の電圧ＶＣＯＮＴ＿Ａはコントロール電圧ＶＣＯＮＴ＿Ｂと同電位となる（サンプリングされる）。この時、リーク電流補償経路１９を構成するＭＯＳトランジスタＭＰＣとループフィルタ１３を接続するスイッチＳＷ１はオフとなり電流は流れない。

図４は、リーク電流補償回路１４がアクティブ時（チャージポンプ１２が非アクティブ時）の動作状態を示す図である。ループフィルタ１３と電圧制御発振回路１５との間のスイッチＳＷ２はオフとなり、サンプリングされたコントロール電圧ＶＣＯＮＴ＿Ｂが保持（ホールド）される。この時、リーク電流補償用トランジスタＭＰＣとループフィルタ１３間のスイッチＳＷ１がオンとなるとともに、ループフィルタ１３の電圧ＶＣＯＮＴ＿Ａと保持されたコントロール電圧ＶＣＯＮＴ＿Ｂとが演算増幅器１８により比較される。ここで、ループフィルタの電圧ＶＣＯＮＴ＿Ａがリーク電流により低下すると、演算増幅器１８は電圧ＶＣＯＮＴ＿Ａがコントロール電圧ＶＣＯＮＴ＿Ｂと同電位となるようにリーク電流補償トランジスタＭＰＣを制御しリーク電流を補償する。

図５は本発明のＰＬＬ回路のリーク電流補償回路およびこれを制御する回路の具体的な構成例を示す図である。

図６は本発明のリーク電流補償回路の動作を示すタイミングチャートである。

図５に示すように、サンプル・ホールド回路１７を構成するスイッチＳＷ２は、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２で構成される。また、リーク電流補償経路を構成するスイッチＳＷ１は、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１で構成される。これらのスイッチＳＷ１，ＳＷ２は位相周波数比較回路１１の出力であるアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮにより制御回路２０によって制御される。図６に示すように、チャージポンプ１２がアクティブのときには、アップパルス信号ＵＰまたはダウンパルス信号ＤＯＷＮはそれぞれ“Ｌ”または“Ｈ”となり、スイッチＳＷ１はオフ、ＳＷ２はオンとなってループフィルタ１３の電圧ＶＣＯＮＴ＿ＡをＭＯＳ容量ＭＣ３に蓄積し、コントロール電圧ＶＣＯＮＴ＿Ｂとしてサンプリングする。リーク電流補償回路がアクティブのとき、アップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮはそれぞれ“Ｈ”かつ“Ｌ”となり、スイッチＳＷ１はオン、ＳＷ２はオフとなってサンプリングしたコントロール電圧ＶＣＯＮＴ＿Ｂを保持するとともに、ループフィルタ１３が漏洩した分のリーク電流を供給する。

ここで、図示の例では、リーク電流補償動作はチャージポンプ１２が動作していない非アクティブ期間に毎回行われているが、リーク電流の大きさに適宜あわせて間欠的、すなわち、所定間隔をおいたチャージポンプ１２の非アクティブ期間に行うように設定しても構わない。ゲート酸化膜のリーク電流が少ない場合、このようなリーク電流補償動作を間欠的に行うことにより補償動作によって生じる消費電流を低減することが可能となる。
また、図５に示す例では、リーク補償用のトランジスタＭＰＣはスイッチＳＷ１を介してループフィルタ１３と接続されているが、サンプリング動作に影響のない場合はＳＷ１を介さず接続されても構わない。

また、本実施形態では、ループフィルタを構成するＭＯＳ容量とサンプリング・ホールド回路を構成するＭＯＳ容量は２種類のゲート酸化膜厚が異なるＭＯＳトランジスタで構成することを前提に説明したが、２種類以上のゲート酸化膜厚が異なるＭＯＳトランジスタから適宜選択して使用できることはいうまでもない。

以上、本発明のＰＬＬ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。

本発明を適用したＰＬＬ回路の内部構成を示す一実施形態の概略図である。 図１に示すリーク電流補償回路（ＬＣＣ）の内部構成を示す一実施形態の概略図である。 チャージポンプがアクティブ時の動作状態を示す図である。 リーク電流補償回路がアクティブ時の動作状態を示す図である。 本発明のＰＬＬ回路のリーク電流補償回路およびこれを制御する回路の具体的な構成例を示す図である。 本発明のリーク電流補償回路の動作を示すタイミングチャートである。 従来の一般的なＰＬＬ回路の一例の概略図である。 図７に示すＰＬＬ回路の動作を示すタイミングチャートである。 各々ゲート酸化膜厚の異なるＭＯＳトランジスタをループフィルタに用いた場合のコントロール電圧ＶＣＯＮＴの時間的な変化を示す図である。 ゲート酸化膜の膜厚が異なるＭＯＳ容量の電圧依存性を示す図である。

符号の説明

１０、１００ ＰＬＬ回路
１１、１０１ 位相周波数比較器
１２、１０２ チャージポンプ
１３、１０３ ループフィルタ
１４ リーク電流補償回路
１５、１０５ 電圧制御発振回路
１６、１０６ 分周器
１７ サンプル・ホールド回路
１８ 演算増幅器
１９ リーク電流補償経路
２０ 制御回路
ＭＰＣ，ＭＰ１，ＭＰ２ ＰＭＯＳトランジスタ
ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ
ＳＷ１，ＳＷ２ スイッチ
ＭＣ１，ＭＣ２ ＭＯＳ容量

Claims (4)

1. 位相周波数比較回路と、チャージポンプと、ループフィルタと、電圧制御発振回路とで構成され、リファレンスクロックに同期した発振出力クロックを生成するＰＬＬ回路において、
   前記チャージポンプが前記ループフィルタに電荷を充電もしくは放電しているアクティブ期間と前記チャージポンプが前記ループフィルタに電荷を充電もしくは放電しない非アクティブ期間とを交互に繰り返す前記ＰＬＬ回路が動作中の期間の、前記アクティブ期間に前記チャージポンプからのパルス電流が前記ループフィルタにより変換された変換電圧をサンプリングし保持電圧として保持するサンプル・ホールド回路を有し、前記非アクティブ期間に、該サンプル・ホールド回路により保持された前記保持電圧と前記変換電圧を比較することによって得られる比較結果により、前記ループフィルタの電圧が変動した電圧分を補償する補償回路を備えたことを特徴とするＰＬＬ回路。
2. 前記位相周波数比較回路が出力するアップパルス信号とダウンパルス信号によって前記非アクティブ期間を検出する制御回路を備えたことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記補償回路は、前記サンプル・ホールド回路により保持された前記保持電圧と前記変換電圧を比較する演算増幅器と、前記比較結果により前記ループフィルタから漏洩したリーク電流を補償するリーク電流補償経路を備えたことを特徴とする請求項１もしくは２に記載のＰＬＬ回路。
4. 前記ループフィルタを構成する容量は第１のゲート酸化膜厚を有するＭＯＳトランジスタで形成され、前記サンプル・ホールド回路を構成する容量は第２のゲート酸化膜厚を有するＭＯＳトランジスタで形成され、前記第１のゲート酸化膜厚は前記第２のゲート酸化膜厚よりも薄いことを特徴とする請求項１ないし３のいずれかに記載のＰＬＬ回路。

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