JP7427600B2 - 発振回路および位相同期回路 - Google Patents

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Description

本開示は、発振回路、および発振回路を備えた位相同期回路に関する。
位相同期回路は、位相比較回路、ループフィルタ、電圧制御発振回路（ＶＣＯ:Voltage Controlled Oscillator）などを用いて構成される。例えば、特許文献１には、ＶＣＯデカップリングキャパシタを設け、このＶＣＯデカップリングキャパシタの容量値を動作周波数に応じて変更するＰＬＬ（Phase Locked Loop）が開示されている。
特表２０１２－５２５１０５号公報
ところで、電子回路では、電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）が高いことが望まれており、発振回路においても電源電圧変動除去比が高いことが期待されている。
電源電圧変動除去比を高くすることができる発振回路および位相同期回路を提供することが望ましい。
本開示の一実施の形態における第１の発振回路は、電流源と、発振部と、第１の容量素子と、設定部と、可変抵抗部とを備えている。電流源は、接続ノードに接続され、入力電圧に応じた電流値を有する電流を第１の電源ノードから接続ノードに流すことが可能に構成される。発振部は、接続ノードと第２の電源ノードの間の電流経路に設けられ、電流経路に流れる電流に応じた発振周波数で発振可能に構成される。第１の容量素子は、接続ノードと第２の電源ノードとの間に設けられ、接続ノードの電圧に応じて容量値が変化するように構成される。設定部は、接続ノードにおける電圧に基づいて、接続ノードと第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能に構成される。可変抵抗部は、電流経路に設けられ、抵抗値を変更可能に構成される。上記設定部は、可変抵抗部の抵抗値を変更することにより、変更動作を行うことが可能であり、可変抵抗部の抵抗値を変更することにより、接続ノードの電圧を変化させ、第１の容量素子の容量値を変化させることが可能である。
本開示の一実施の形態における第２の発振回路は、電流源と、発振部と、第１の容量素子と、設定部と、可変抵抗部とを備えている。電流源は、接続ノードに接続され、入力電圧に応じた電流値を有する電流を第１の電源ノードから接続ノードに流すことが可能に構成される。発振部は、接続ノードと第２の電源ノードの間の電流経路に設けられ、電流経路に流れる電流に応じた発振周波数で発振可能に構成される。第１の容量素子は、接続ノードと第２の電源ノードとの間に設けられ、接続ノードの電圧に応じて容量値が変化するように構成される。設定部は、接続ノードにおける電圧に基づいて、接続ノードと第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能に構成される。可変抵抗部は、電流経路に設けられ、抵抗値を変更可能に構成される。上記設定部は、可変抵抗部の抵抗値を変更することにより、変更動作を行うことが可能であり、接続ノードにおける電圧が所定のしきい値よりも低い場合の可変抵抗部の抵抗値を、接続ノードにおける電圧が所定のしきい値よりも高い場合の抵抗値よりも大きくすることが可能である。
本開示の一実施の形態における第１の位相同期回路は、位相比較回路と、ループフィルタと、発振回路とを備える。位相比較回路は、第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較可能に構成される。ループフィルタは、位相比較回路における位相比較結果に基づいて制御電圧を生成可能に構成される。発振回路は、制御電圧に基づいてクロック信号を生成可能に構成される。発振回路は、電流源と、発振部と、第１の容量素子と、設定部と、可変抵抗部とを有する。電流源は、接続ノードに接続され、制御電圧に応じた電流値を有する電流を第１の電源ノードから接続ノードに流すことが可能に構成される。発振部は、接続ノードと第２の電源ノードの間の電流経路に設けられ、電流経路に流れる電流に応じた発振周波数で発振することによりクロック信号を生成可能に構成される。第１の容量素子は、接続ノードと第２の電源ノードとの間に設けられ、接続ノードの電圧に応じて容量値が変化するように構成される。設定部は、接続ノードにおける電圧に基づいて、接続ノードと第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能に構成される。可変抵抗部は、電流経路に設けられ、抵抗値を変更可能に構成される。上記設定部は、可変抵抗部の抵抗値を変更することにより、変更動作を行うことが可能であり、可変抵抗部の抵抗値を変更することにより、接続ノードの電圧を変化させ、第１の容量素子の容量値を変化させることが可能である。
本開示の一実施の形態における第２の位相同期回路は、位相比較回路と、ループフィルタと、発振回路とを備える。位相比較回路は、第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較可能に構成される。ループフィルタは、位相比較回路における位相比較結果に基づいて制御電圧を生成可能に構成される。発振回路は、制御電圧に基づいてクロック信号を生成可能に構成される。発振回路は、電流源と、発振部と、第１の容量素子と、設定部と、可変抵抗部とを有する。電流源は、接続ノードに接続され、制御電圧に応じた電流値を有する電流を第１の電源ノードから接続ノードに流すことが可能に構成される。発振部は、接続ノードと第２の電源ノードの間の電流経路に設けられ、電流経路に流れる電流に応じた発振周波数で発振することによりクロック信号を生成可能に構成される。第１の容量素子は、接続ノードと第２の電源ノードとの間に設けられ、接続ノードの電圧に応じて容量値が変化するように構成される。設定部は、接続ノードにおける電圧に基づいて、接続ノードと第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能に構成される。可変抵抗部は、電流経路に設けられ、抵抗値を変更可能に構成される。上記設定部は、可変抵抗部の抵抗値を変更することにより、変更動作を行うことが可能であり、接続ノードにおける電圧が所定のしきい値よりも低い場合の可変抵抗部の抵抗値を、接続ノードにおける電圧が所定のしきい値よりも高い場合の抵抗値よりも大きくすることが可能である。
本開示の一実施の形態における第１の発振回路、第２の発振回路、第１の位相同期回路、および第２の位相同期回路では、入力電圧に応じた電流値を有する電流が、第１の電源ノードから接続ノードに流れる。接続ノードと第２の電源ノードの間の電流経路には、電流経路に流れる電流に応じた発振周波数で発振する発振部が設けられる。また、接続ノードと第２の電源ノードとの間には、接続ノードの電圧に応じて容量値が変化する第１の容量素子が設けられる。そして、設定部により、接続ノードにおける電圧に基づいて、接続ノードと第２の電源ノードとの間のインピーダンスを変更する変更動作が行われる。
本開示の一実施の形態に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態に係る発振回路の一構成例を表す回路図である。 図２に示した発振部の一構成例を表す回路図である。 図２に示した容量素子における容量値の一特性例を表す特性図である。 図２に示した発振回路の一動作例を表すフローチャートである。 図２に示した発振回路の一動作例を表す表である。 第１の実施の形態の変形例に係る発振回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る発振回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る発振回路の一構成例を表す回路図である。 図９に示した発振回路の一動作例を表す表である。 第１の実施の形態の他の変形例に係る発振回路の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 図１２に示した発振回路の一構成例を表す回路図である。 第２の実施の形態に係る発振回路の一構成例を表す回路図である。 図１４に示した発振回路の一動作例を表すフローチャートである。 図１４に示した発振回路の一動作例を表す表である。 第２の実施の形態の他の変形例に係る発振回路の一動作例を表す表である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
＜１．第１の実施の形態＞
［構成例］
図１は、一実施の形態に係る発振回路を備えた位相同期回路（位相同期回路１）の一構成例を表すものである。位相同期回路１は、クロック信号ＣＬＫ１に基づいて、例えばクロック信号ＣＬＫ１よりも高い周波数を有するクロック信号ＣＬＫを生成するように構成される。位相同期回路１は、例えば、１つの半導体チップに形成される。
位相同期回路１は、位相比較回路１１と、チャージポンプ１２と、ループフィルタ１３と、発振回路２０と、分周回路１４と、ロック検出回路１５とを備えている。この位相同期回路１における各信号は、シングルエンド信号であってもよいし、差動信号であってもよい。
位相比較回路１１は、クロック信号ＣＬＫ１の位相と、分周回路１４から供給されるクロック信号ＣＬＫ２の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するように構成される。位相比較回路１１は、例えば、いわゆる位相周波数比較回路（ＰＦＤ；Phase Frequency Detector）を用いて構成される。
チャージポンプ１２は、信号ＵＰ，ＤＮに基づいて、ループフィルタ１３に対して電流を流し込み、あるいはループフィルタ１３から電流をシンクするように構成される。
ループフィルタ１３は、チャージポンプ１２から供給された電流に基づいて制御電圧Ｖctrlを生成するように構成される。
発振回路２０は、電圧制御発振回路（ＶＣＯ；Voltage Controlled Oscillator）であり、制御電圧Ｖctrlに基づいて、制御電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成するように構成される。
分周回路１４は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数を分周することによりクロック信号ＣＬＫ２を生成するように構成される。分周回路１４における分周比は、整数であってもよいし、非整数であってもよい。
ロック検出回路１５は、信号ＵＰ，ＤＮに基づいて、位相同期回路１において位相同期が確立しているかどうかを検出するように構成される。具体的には、ロック検出回路１５は、クロック信号ＣＬＫ１の位相およびクロック信号ＣＬＫ２の位相が互いに同期している場合に、位相同期が確立していることを検出する。そして、ロック検出回路１５は、検出結果を示す信号ＤＥＴを発振回路２０に供給するようになっている。なお、この例では、ロック検出回路１５は、信号ＵＰ，ＤＮに基づいて動作するようにしたが、これに限定されるものではなく、これに代えて、例えば、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて動作してもよい。
（発振回路２０）
図２は、発振回路２０の一構成例を表すものである。発振回路２０は、トランジスタ２１と、発振部３０と、容量素子２２と、可変容量部２３と、容量値設定部２４とを有している。
トランジスタ２１は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ソースには電源電圧ＶＤＤが供給され、ゲートには制御電圧Ｖctrlが供給され、ドレインは接続ノードＮＤに接続される。トランジスタ２１は、制御電圧Ｖctrlに応じた電流値を有する電流Ｉoscを生成する電流源として機能する。この電流Ｉoscは、接続ノードＮＤを介して発振部３０に流れる。これにより、接続ノードＮＤには電圧Ｖtailが生じるようになっている。
発振部３０は、接続ノードＮＤと接地との間の経路に設けられ、この経路に流れる電流Ｉoscに応じた発振周波数ｆoscで発振することによりクロック信号ＣＬＫを生成するように構成される。この例では、クロック信号ＣＬＫは、差動信号である。
図３は、発振部３０の一構成例を表すものである。発振部３０は、差動型のリングオシレータである。クロック信号ＣＬＫは、差動信号を構成するクロック信号ＣＬＫＰ，ＣＬＫＮを含む。発振部３０は、端子ＴＰからクロック信号ＣＬＫＰを出力するとともに、端子ＴＮからクロック信号ＣＬＫＮを出力する。発振部３０は、インバータ３１Ｐ，３２Ｐ，３３Ｐ，３１Ｎ，３２Ｎ，３３Ｎ，４１～４６を有している。これらのインバータは、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタを用いて構成された、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである。
インバータ３１Ｐの入力端子は端子ＴＰに接続されるとともにインバータ３３Ｐの出力端子に接続され、出力端子はインバータ３２Ｐの入力端子に接続される。インバータ３２Ｐの入力端子はインバータ３１Ｐの出力端子に接続され、出力端子はインバータ３３Ｐの入力端子に接続される。インバータ３３Ｐの入力端子はインバータ３２Ｐの出力端子に接続され、出力端子は端子ＴＰに接続されるとともにインバータ３１Ｐの入力端子に接続される。
インバータ３１Ｎの入力端子は端子ＴＮに接続されるとともにインバータ３３Ｎの出力端子に接続され、出力端子はインバータ３２Ｎの入力端子に接続される。インバータ３２Ｎの入力端子はインバータ３１Ｎの出力端子に接続され、出力端子はインバータ３３Ｎの入力端子に接続される。インバータ３３Ｎの入力端子はインバータ３２Ｎの出力端子に接続され、出力端子は端子ＴＮに接続されるとともにインバータ３１Ｎの入力端子に接続される。
インバータ４１の入力端子はインバータ３１Ｐの出力端子およびインバータ３２Ｐの入力端子に接続され、出力端子はインバータ３１Ｎの出力端子およびインバータ３２Ｎの入力端子に接続される。インバータ４２の入力端子はインバータ３１Ｎの出力端子およびインバータ３２Ｎの入力端子に接続され、出力端子はインバータ３１Ｐの出力端子およびインバータ３２Ｐの入力端子に接続される。インバータ４３の入力端子はインバータ３２Ｐの出力端子およびインバータ３３Ｐの入力端子に接続され、出力端子はインバータ３２Ｎの出力端子およびインバータ３３Ｎの入力端子に接続される。インバータ４４の入力端子はインバータ３２Ｎの出力端子およびインバータ３３Ｎの入力端子に接続され、出力端子はインバータ３２Ｐの出力端子およびインバータ３３Ｐの入力端子に接続される。インバータ４５の入力端子はインバータ３３Ｐの出力端子およびインバータ３１Ｐの入力端子に接続され、出力端子はインバータ３３Ｎの出力端子およびインバータ３１Ｎの入力端子に接続される。インバータ４６の入力端子はインバータ３３Ｎの出力端子およびインバータ３１Ｎの入力端子に接続され、出力端子はインバータ３３Ｐの出力端子およびインバータ３１Ｐの入力端子に接続される。
この例では、３段のインバータ（インバータ３１Ｐ，３１Ｎ、インバータ３２Ｐ，３２Ｎ、およびインバータ３３Ｐ，３３Ｎ）を用いてリングオシレータを構成したが、これに限定されるものではなく、これに代えて、例えば、５段のインバータを用いてもよいし、７段のインバータを用いてもよい。
これらのインバータ３１Ｐ，３２Ｐ，３３Ｐ，３１Ｎ，３２Ｎ，３３Ｎ，４１～４６の電源端子は互いに接続されるとともに、接続ノードＮＤ（図２）に接続される。これにより、トランジスタ２１により生成された電流Ｉoscは、これらのインバータにおける電源電流として流れる。これにより、例えばインバータ３１Ｐ，３２Ｐ，３３Ｐ，３１Ｎ，３２Ｎ，３３Ｎにおける遅延時間は、この電流Ｉoscに応じて変化する。具体的には、電流Ｉoscが小さい場合には遅延時間は長くなり、電流Ｉoscが大きい場合には遅延時間は短くなる。その結果、発振周波数ｆoscは、電流Ｉoscが小さい場合には低くなり、電流Ｉoscが大きい場合には高くなる。このように、発振部３０は、電流Ｉoscに基づいて発振周波数ｆoscが変化する、いわゆる電流制御発振回路として機能するようになっている。
容量素子２２（図２）は、発振部３０のデカップリングキャパシタとして機能する。容量素子２２の一端は接続ノードＮＤに接続され、他端は接地される。容量素子２２は、ＭＯＳ構造を有する、いわゆるＭＯＳキャパシタを用いて構成される。ＭＯＳキャパシタは、例えばＭＩＭ（Metal Insulator Metal）構造を有する容量素子などと比べて、単位面積当たりの容量値が大きい。発振回路２０では、このようにＭＯＳキャパシタを用いることにより、回路面積を抑えることができるようになっている。
可変容量部２３（図２）は、制御信号Ｓ１～Ｓ３に基づいて容量値を変更可能に構成される。可変容量部２３は、スイッチＳＷ１～ＳＷ３と、容量素子ＣＡＰ１～ＣＡＰ３とを有している。スイッチＳＷ１～ＳＷ３は、例えばＭＯＳトランジスタを用いて構成される。容量素子ＣＡＰ１～ＣＡＰ３は、例えばＭＯＳキャパシタを用いて構成される。容量素子ＣＡＰ１～ＣＡＰ３は、例えば、同じ容量値を有する。
スイッチＳＷ１の一端は接続ノードＮＤに接続され、他端は容量素子ＣＡＰ１の一端に接続される。スイッチＳＷ１は、制御信号Ｓ１に基づいてオンオフする。容量素子ＣＡＰ１の一端はスイッチＳＷ１の他端に接続され、他端は接地される。スイッチＳＷ２の一端は接続ノードＮＤに接続され、他端は容量素子ＣＡＰ２の一端に接続される。スイッチＳＷ２は、制御信号Ｓ２に基づいてオンオフする。容量素子ＣＡＰ２の一端はスイッチＳＷ２の他端に接続され、他端は接地される。スイッチＳＷ３の一端は接続ノードＮＤに接続され、他端は容量素子ＣＡＰ３の一端に接続される。スイッチＳＷ３は、制御信号Ｓ３に基づいてオンオフする。容量素子ＣＡＰ３の一端はスイッチＳＷ３の他端に接続され、他端は接地される。
この構成により、可変容量部２３は、制御信号Ｓ１～Ｓ３に基づいて、スイッチＳＷ１～ＳＷ３のうちオン状態になるスイッチの数が変化する。これにより、可変容量部２３は、制御信号Ｓ１～Ｓ３に基づいて、容量値を変更することができるようになっている。なお、この例では、３つのスイッチＳＷ１～ＳＷ３を設けたが、これに限定されるものではなく、これに代えて、２つのスイッチを設けてもよいし、４つ以上のスイッチを設けてもよい。
容量値設定部２４は、電圧Ｖtailに基づいて、可変容量部２３における容量値を設定するように構成される。容量値設定部２４は、ＡＤ（Analog to Digital）変換部２５と、スイッチ制御部２６とを有している。ＡＤ変換部２５は、電圧ＶtailをＮビットのデジタルコードに変換するように構成される。スイッチ制御部２６は、ＡＤ変換部２５から供給されたデジタルコードおよびロック検出回路１５から供給された信号ＤＥＴに基づいて制御信号Ｓ１～Ｓ３を生成するように構成される。具体的には、スイッチ制御部２６は、電圧Ｖtailが低いほど、スイッチＳＷ１～ＳＷ３のうちのオン状態になるスイッチの数を多くするように、制御信号Ｓ１～Ｓ３を生成する。これにより、容量値設定部２４は、電圧Ｖtailが低いほど、可変容量部２３における容量値を大きくするようになっている。スイッチ制御部２６は、例えばデジタルコードと制御信号Ｓ１～Ｓ３との対応関係を示すテーブル情報を記憶しており、このテーブル情報を用いて、電圧Ｖtailに基づいて制御信号Ｓ１～Ｓ３を生成するようになっている。
この構成により、発振回路２０では、電圧Ｖtailが低い場合に可変容量部２３における容量値を増加させる。このように可変容量部２３における容量値を増加させることにより、発振回路２０では、接続ノードＮＤと接地との間のインピーダンスを低くすることができる。その結果、発振回路２０では、後述するように、電源電圧変動除去比を改善することができるようになっている。
ここで、トランジスタ２１は、本開示における「電流源」の一具体例に対応する。発振部３０は、本開示における「発振部」の一具体例に対応する。容量素子２２は、本開示における「第１の容量素子」の一具体例に対応する。容量値設定部２４は、本開示における「設定部」の一具体例に対応する。接続ノードＮＤは、本開示における「接続ノード」の一具体例に対応する。電源電圧ＶＤＤが供給されるノードは、本開示における「第１の電源ノード」の一具体例に対応する。接地されたノードは、本開示における「第２の電源ノード」の一具体例に対応する。可変容量部２３は、本開示における「可変容量部」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、位相同期回路１の全体動作概要を説明する。位相比較回路１１は、クロック信号ＣＬＫ１の位相と、分周回路１４から供給されるクロック信号ＣＬＫ２の位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成する。チャージポンプ１２は、信号ＵＰ，ＤＮに基づいて、ループフィルタ１３に対して電流を流し込み、あるいはループフィルタ１３から電流をシンクする。ループフィルタ１３は、チャージポンプ１２から供給された電流に基づいて制御電圧Ｖctrlを生成する。発振回路２０は、制御電圧Ｖctrlに基づいて、制御電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。分周回路１４は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの周波数を分周することにより、クロック信号ＣＬＫ２を生成する。ロック検出回路１５は、信号ＵＰ，ＤＮに基づいて、位相同期回路１において位相同期が確立しているかどうかを検出する。
（詳細動作）
発振回路２０は、制御電圧Ｖctrlに基づいて、制御電圧Ｖctrlに応じた周波数を有するクロック信号ＣＬＫを生成する。発振回路２０では、図２に示したように、デカップリングキャパシタである容量素子２２を設け、これにより、電源電圧変動除去比の向上を図っている。
ところで、発振回路２０では、ＭＯＳキャパシタを用いて容量素子２２を構成している。ＭＯＳキャパシタの容量値は、電圧依存性を有する。
図４は、容量素子２２の容量値の一例を表すものである。図４の横軸は電圧Ｖtailを示し、縦軸は容量素子２２の容量値を示す。容量素子２２は、ＭＯＳキャパシタであるので、両端間の電圧差に応じて容量値が変化し得る。よって、容量素子２２の容量値は、電圧Ｖtailにより変化し得る。図４に示したように、この例では、電圧Ｖtailが高い場合には容量値が高く、電圧Ｖtailが低い場合には容量値が低くなる。
上述したように、トランジスタ２１が生成した電流Ｉoscが発振部３０に流れることにより、接続ノードＮＤに電圧Ｖtailが生じる。例えば、電流Ｉoscが小さい場合には電圧Ｖtailは低くなり、電流Ｉoscが大きい場合には電圧Ｖtailは高くなる。言い換えれば、発振周波数ｆoscが低い場合には電圧Ｖtailは低くなり、発振周波数ｆoscが高い場合には電圧Ｖtailは高くなる。よって、容量素子２２の容量値は、発振周波数ｆoscに応じて変化し得る。
また、電圧Ｖtailは、例えば半導体製造工程におけるプロセスばらつきにより変化し得る。また、電圧Ｖtailは、位相同期回路１を動作させるときの電源電圧変動および温度変動により変化し得る。よって、容量素子２２の容量値は、プロセスばらつき、電源電圧変動、温度変動などにより変化し得る。
このように、電圧Ｖtailは、様々な要因に応じて変化するので、容量素子２２の容量値もまた、様々な要因に応じて変化する。例えば容量素子２２の容量値が小さくなった場合には、接続ノードＮＤと接地との間のインピーダンスが高くなるので、電源電圧変動除去比が悪化し得る。電源電圧変動除去比が低い場合には、例えば、電源電圧が揺れることにより、発振部３０が生成するクロック信号ＣＬＫの位相雑音が悪化するおそれがある。
そこで、発振回路２０では、電圧Ｖtailが低い場合に可変容量部２３における容量値を増加させる。このように可変容量部２３における容量値を増加させることにより、発振回路２０では、発振回路２０では、接続ノードＮＤと接地との間のインピーダンスを低くする。その結果、発振回路２０では、電源電圧変動除去比を改善することができる。
次に、可変容量部２３における容量値の設定について、詳細に説明する。
図５は、可変容量部２３における容量値の設定動作の一例を表すものである。容量値設定部２４は、接続ノードＮＤにおける電圧Ｖtailに基づいて、可変容量部２３における容量値を変化させる。この例では、初期状態では、スイッチＳＷ１～ＳＷ３は、ともにオフ状態である。以下に、この動作について詳細に説明する。
まず、スイッチ制御部２６は、ロック検出回路１５から供給された信号ＤＥＴに基づいて、位相同期回路１において位相同期が確立しているかどうかを確認する（ステップＳ１０１）。位相同期が確立していない場合（ステップＳ１０１において“Ｎ”）には、位相同期が確立するまで、このステップＳ１０１を繰り返す。位相同期回路１は閉ループ動作を行うので、時間が経過した後に位相同期が確立する。
ステップＳ１０１において、位相同期が確立している場合（ステップＳ１０１において“Ｙ”）には、スイッチ制御部２６は、ＡＤ変換部２５から供給されたデジタルコードに基づいて、電圧Ｖtailが所定の電圧Ｖthよりも低いかどうかを確認する（ステップＳ１０２）。所定の電圧Ｖthよりも低くない場合（ステップＳ１０２において“Ｎ”）には、このフローは終了する。
ステップＳ１０２において、電圧Ｖtailが所定の電圧Ｖthよりも低い場合（ステップＳ１０２において“Ｙ”）には、スイッチ制御部２６は、電圧Ｖtailに応じてスイッチＳＷ１～ＳＷ３のオンオフ状態を設定する（ステップＳ１０３）。
図６は、スイッチ制御部２６における設定動作の一例を表すものである。電圧Ｖtailが所定の電圧Ｖ１以上であり所定の電圧Ｖthよりも低い場合には、スイッチ制御部２６は、スイッチＳＷ１をオン状態にするとともに、スイッチＳＷ２，ＳＷ３をオフ状態にする。また、電圧Ｖtailが所定の電圧Ｖ２以上であり所定の電圧Ｖ１より低い場合には、スイッチ制御部２６は、スイッチＳＷ１，ＳＷ２をオン状態にするとともに、スイッチＳＷ３をオフ状態にする。また、電圧Ｖtailが所定の電圧Ｖ２より低い場合には、スイッチ制御部２６は、スイッチＳＷ１～ＳＷ３をオン状態にする。このように、スイッチ制御部２６は、電圧Ｖtailが低いほど、スイッチＳＷ１～ＳＷ３のうちのオン状態にするスイッチの数を多くする。これにより、スイッチ制御部２６は、電圧Ｖtailが低いほど、可変容量部２３における容量値を増加させる。その結果、発振回路２０では、電圧Ｖtailが低下しても、接続ノードＮＤと接地との間の容量値がさほど小さくならないようにすることができる。言い換えれば、電圧Ｖtailが変化しても、接続ノードＮＤと接地との間の容量値が大きく変化しないようにすることができる。
次に、スイッチ制御部２６は、ロック検出回路１５から供給された信号ＤＥＴに基づいて、位相同期が維持されているかどうかを確認する（ステップＳ１０４）。位相同期が維持されている場合（ステップＳ１０４において“Ｙ”）には、このフローは終了する。
ステップＳ１０４において、位相同期が維持されていない場合（ステップＳ１０４において“Ｎ”）には、スイッチ制御部２６は、ロック検出回路１５から供給された信号ＤＥＴに基づいて、位相同期が確立したかどうかを確認する（ステップＳ１０５）。位相同期が確立していない場合（ステップＳ１０５において“Ｎ”）には、位相同期が確立するまで、このステップＳ１０５を繰り返す。すなわち、ステップＳ１０４において、位相同期が維持されていない場合には、位相同期が外れているので、位相同期が確立するまで待つ。位相同期回路１は閉ループ動作を行うので、時間が経過した後に位相同期が確立する。そして、位相同期が確立した場合（ステップＳ１０５において“Ｙ”）には、このフローは終了する。
以上のように、位相同期回路１では、接続ノードＮＤにおける電圧Ｖtailに基づいて、接続ノードＮＤと接地との間のインピーダンスを変更するようにした。具体的には、位相同期回路１では、電圧Ｖtailに応じて、可変容量部２３における容量値を変更するようにした。これにより、位相同期回路１では、電圧Ｖtailが低下しても、接続ノードＮＤと接地との間の容量値がさほど小さくならないようにすることができる。その結果、位相同期回路１では、電源電圧変動除去比を高めることができる。
また、位相同期回路１では、電圧Ｖtailに応じて、可変容量部２３における容量値を変更するようにした。このように可変容量部２３における容量値を変更した場合において、変更前の直流動作点と、変更後の直流動作点は、ほぼ同じである。よって、可変容量部２３における容量値の変更により、位相同期が外れるおそれを低減することができる。このように、位相同期回路１では、電源電圧変動除去比を高める際に、位相同期が外れるおそれを低減することができる。
また、位相同期回路１では、このように電圧Ｖtailに応じて、可変容量部２３における容量値を変更するようにしたので、電圧Ｖtailが変化しても、接続ノードＮＤと接地との間の容量値が大きく変化しないようにすることができる。これにより、仮に、このデカップリングキャパシタが、位相同期回路１のループ伝達関数に影響を及ぼす場合でも、ループ伝達関数への影響が大きく変化するおそれを低減することができる。その結果、位相同期回路１では、位相同期回路１のループ応答特性が変化するおそれを低減することができる。
［効果］
以上のように本実施の形態では、接続ノードにおける電圧に基づいて、接続ノードと接地との間のインピーダンスを変更するようにしたので、電源電圧変動除去比を高めることができる。
本実施の形態では、電圧Ｖtailに応じて、可変容量部における容量値を変更するようにしたので、直流動作点を維持することができるため、電源電圧変動除去比を高める際に、位相同期が外れるおそれを低減することができる。
本実施の形態では、電圧Ｖtailに応じて、可変容量部における容量値を変更するようにしたので、接続ノードと接地との間の容量値がとりえる値の幅を狭くすることができるため、位相同期回路のループ応答特性が変化するおそれを低減することができる。
［変形例１－１］
上記実施の形態では、図２に示したように、例えば、スイッチＳＷ１と接地との間に容量素子ＣＡＰ１を設けたが、これに限定されるものではない。これに代えて、例えば、図７に示す発振回路２０Ａのように、例えば、容量素子ＣＡＰ１とスイッチＳＷ１の配置位置を入れ替えてもよい。この発振回路２０Ａは、可変容量部２３Ａを有している。可変容量部２３Ａにおいて、容量素子ＣＡＰ１の一端は接続ノードＮＤに接続され、他端はスイッチＳＷ１の一端に接続される。スイッチＳＷ１の一端は容量素子ＣＡＰ１の他端に接続され、他端は接地される。容量素子ＣＡＰ２およびスイッチＳＷ２についても同様であり、容量素子ＣＡＰ３およびスイッチＳＷ３についても同様である。
図７に示した構成では、例えば、スイッチＳＷ１をオフ状態にした場合には、容量素子ＣＡＰ１の他端がフローティング状態になるので、予期せぬ不具合が生じるそれがある。そこで、図８に示す発振回路２０Ｂのように、このようなフローティング状態を回避するように構成してもよい。この発振回路２０Ｂは、可変容量部２３Ｂを有している。可変容量部２３Ｂは、インバータＩＶ１～ＩＶ３と、スイッチＳＷ１１～ＳＷ１３と、演算増幅器（Operational Amplifier）ＯＰＡとを有している。インバータＩＶ１は、制御信号Ｓ１を反転することにより制御信号Ｓ１１を生成する。インバータＩＶ２は、制御信号Ｓ２を反転することにより制御信号Ｓ１２を生成する。インバータＩＶ３は、制御信号Ｓ３を反転することにより制御信号Ｓ１３を生成する。スイッチＳＷ１１の一端は容量素子ＣＡＰ１の他端およびスイッチＳＷ１の一端に接続され、他端は演算増幅器ＯＰＡの負入力端子および出力端子に接続される。スイッチＳＷ１１は、制御信号Ｓ１１に基づいてオンオフする。スイッチＳＷ１２の一端は容量素子ＣＡＰ２の他端およびスイッチＳＷ２の一端に接続され、他端は演算増幅器ＯＰＡの負入力端子および出力端子に接続される。スイッチＳＷ１２は、制御信号Ｓ１２に基づいてオンオフする。スイッチＳＷ１３の一端は容量素子ＣＡＰ３の他端およびスイッチＳＷ３の一端に接続され、他端は演算増幅器ＯＰＡの負入力端子および出力端子に接続される。スイッチＳＷ１３は、制御信号Ｓ１３に基づいてオンオフする。演算増幅器ＯＰＡの正入力端子は接続ノードＮＤに接続され、負入力端子は演算増幅器ＯＰＡの出力端子およびスイッチＳＷ１１～ＳＷ１３の他端に接続され、出力端子は演算増幅器ＯＰＡの負入力端子およびスイッチＳＷ１１～ＳＷ１３の他端に接続される。演算増幅器ＯＰＡは、いわゆるボルテージフォロワとして動作することにより、スイッチＳＷ１１～ＳＷ１３の他端における電圧を電圧Ｖtailとほぼ同じ電圧に設定する。例えばスイッチＳＷ１をオフ状態にした場合には、スイッチＳＷ１１がオン状態になる。これにより、容量素子ＣＡＰ１の他端には電圧Ｖtailとほぼ同じ電圧が供給される。このようにして、発振回路２０Ｂでは、例えば、スイッチＳＷ１をオフ状態にした場合でも、容量素子ＣＡＰ１の他端がフローティング状態になるのを回避することができる。
［変形例１－２］
上記実施の形態では、図２に示したように、互いに同じ容量値を有する複数の容量素子ＣＡＰ１～ＣＡＰ３を用いて可変容量部２３を構成したが、これに限定されるものではない。これに代えて、図９に示す発振回路２０Ｃのように、互いに異なる容量値を有する複数の容量素子を用いて可変容量部を構成してもよい。この発振回路２０Ｃは、可変容量部２３Ｃと、容量値設定部２４Ｃとを有している。
可変容量部２３Ｃは、スイッチＳＷ１，ＳＷ２と、容量素子ＣＡＰ１，ＣＡＰ２とを有している。この例では、容量素子ＣＡＰ２の容量値は、容量素子ＣＡＰ１の容量値の２倍である。すなわち、容量素子ＣＡＰ１，ＣＡＰ２の容量値は重みづけされている。スイッチＳＷ１の一端は接続ノードＮＤに接続され、他端は容量素子ＣＡＰ１の一端に接続される。容量素子ＣＡＰ１の一端はスイッチＳＷ１の他端に接続され、他端は接地される。スイッチＳＷ２の一端は接続ノードＮＤに接続され、他端は容量素子ＣＡＰ２の一端に接続される。容量素子ＣＡＰ２の一端はスイッチＳＷ２の他端に接続され、他端は接地される。
容量値設定部２４Ｃは、スイッチ制御部２６Ｃを有している。スイッチ制御部２６Ｃは、ＡＤ変換部２５から供給されたデジタルコードおよびロック検出回路１５から供給された信号ＤＥＴに基づいて制御信号Ｓ１，Ｓ２を生成するように構成される。具体的には、スイッチ制御部２６Ｃは、図１０に示すように、電圧Ｖtailが所定の電圧Ｖ１以上であり所定の電圧Ｖthよりも低い場合には、スイッチＳＷ１をオン状態にするとともに、スイッチＳＷ２をオフ状態にする。また、電圧Ｖtailが所定の電圧Ｖ２以上であり所定の電圧Ｖ１より低い場合には、スイッチ制御部２６Ｃは、スイッチＳＷ１をオフ状態にするとともに、スイッチＳＷ２をオン状態にする。また、電圧Ｖtailが所定の電圧Ｖ２より低い場合には、スイッチ制御部２６Ｃは、スイッチＳＷ１，ＳＷ２をオン状態にする。これにより、スイッチ制御部２６Ｃは、電圧Ｖtailが低いほど、可変容量部２３Ｃにおける容量値を増加させることができる。
［変形例１－３］
上記実施の形態では、図２に示したように、トランジスタ２１を用いて、制御電圧Ｖctrlに基づいて電流Ｉoscを生成したが、これに限定されるものではない。これに代えて、例えば、図１１に示す発振回路２０Ｄのように、上記実施の形態の場合とは異なる回路構成を用いて、制御電圧Ｖctrlに基づいて電流Ｉoscを生成してもよい。この発振回路２０Ｄは、演算増幅器５１Ｄと、トランジスタ５２Ｄと、抵抗素子５３Ｄとを有している。演算増幅器５１Ｄの負入力端子には制御電圧Ｖctrlが供給され、正入力端子はトランジスタ５２Ｄのドレインおよび抵抗素子５３Ｄの一端に接続され、出力端子はトランジスタ２１，５２Ｄのゲートに接続される。トランジスタ５２Ｄは、Ｐ型のＭＯＳトランジスタであり、ソースには電源電圧ＶＤＤが供給され、ゲートは演算増幅器５１Ｄの出力端子およびトランジスタ２１のゲートに接続され、ドレインは演算増幅器５１Ｄの正入力端子および抵抗素子５３Ｄの一端に接続される。抵抗素子５３Ｄの一端は演算増幅器５１Ｄの正入力端子およびトランジスタ５２Ｄのドレインに接続され、他端は接地される。トランジスタ２１のゲートは演算増幅器５１Ｄの出力端子およびトランジスタ５２Ｄのゲートに接続される。この例では、トランジスタ５２Ｄのゲート長はトランジスタ２１のゲート長と同じ長さであり、トランジスタ５２Ｄのゲート幅はトランジスタ２１のゲート幅と同じ幅である。これにより、トランジスタ５２Ｄ，２１は、いわゆるカレントミラー回路を構成する。ここで、演算増幅器５１Ｄ、トランジスタ５２Ｄ、抵抗素子５３Ｄ、およびトランジスタ２１は、本開示における「電流源」の一具体例に対応する。この構成により、抵抗素子５３Ｄの一端における電圧は、制御電圧Ｖctrlとほぼ同じ電圧になるので、トランジスタ５２Ｄには、制御電圧Ｖctrlを抵抗素子５３Ｄの抵抗値で除算した値とほぼ同じ電流値を有する電流が流れる。よって、トランジスタ２１には、このトランジスタ５２Ｄに流れる電流とほぼ同じ電流値を有する電流Ｉoscが流れる。このようにして、発振回路２０Ｄは、制御電圧Ｖctrlに基づいて電流Ｉoscを生成する。
［変形例１－４］
上記実施の形態では、接続ノードＮＤにおける電圧に基づいて、接続ノードＮＤと接地との間のインピーダンスを変更するようにした。例えば、第１の動作モードの場合には、接続ノードＮＤにおける電圧に基づいて、接続ノードＮＤと接地との間のインピーダンスを変更し、第２の動作モードの場合には、接続ノードＮＤにおける電圧に基づいてこのインピーダンスを変更しないようにしてもよい。以下に、本変形例について詳細に説明する。
図１２は、本変形例に係る位相同期回路１Ｅの一構成例を表すものである。位相同期回路１Ｅは、動作周波数設定部１９Ｅと、分周回路１４Ｅと、発振回路２０Ｅとを備えている。
動作周波数設定部１９Ｅは、クロック信号ＣＬＫの周波数を設定するように構成される。クロック信号ＣＬＫの周波数は、この位相同期回路１Ｅが適用されるアプリケーションに応じて設定される。そして、動作周波数設定部１９Ｅは、設定した周波数に応じた制御信号ＳＥＴ１，ＳＥＴ２を生成し、制御信号ＳＥＴ１を分周回路１４Ｅに供給し、制御信号ＳＥＴ２を発振回路２０Ｅに供給するようになっている。
分周回路１４Ｅは、制御信号ＳＥＴ１に基づいて分周比を設定し、その分周比で、クロック信号ＣＬＫの周波数を分周することによりクロック信号ＣＬＫ２を生成するように構成される。分周比は、例えば、クロック信号ＣＬＫの周波数を高くする場合には大きい値に設定され、クロック信号ＣＬＫの周波数を低くする場合には小さい値に設定される。
図１３は、発振回路２０Ｅの一構成例を表すものである。発振回路２０Ｅは、発振周波数設定部５９Ｅと、可変抵抗素子５３Ｅと、カレントミラー回路５４Ｅと、容量値設定部２４Ｅとを有している。
発振周波数設定部５９Ｅは、制御信号ＳＥＴ２に基づいて、可変抵抗素子５３Ｅ、カレントミラー回路５４Ｅ、および容量値設定部２４Ｅに対して制御信号を供給するように構成される。
可変抵抗素子５３Ｅは、発振周波数設定部５９Ｅから供給された制御信号に基づいて、抵抗値を変更可能に構成される。可変抵抗素子５３Ｅの一端は演算増幅器５１Ｄの正入力端子およびカレントミラー回路５４Ｅにおけるトランジスタ５２Ｄのドレインに接続され、他端は接地される。抵抗値は、クロック信号ＣＬＫの周波数を高くする場合には小さい値に設定され、クロック信号ＣＬＫの周波数を低くする場合には小さい値に設定される。
カレントミラー回路５４Ｅは、複数のトランジスタ５２Ｄと、複数のトランジスタ２１とを有する。カレントミラー回路５４Ｅは、発振周波数設定部５９Ｅから供給された制御信号に基づいて、カレントミラー比を維持したまま、複数のトランジスタ５２Ｄのうちの使用するトランジスタ５２Ｄの数を変更するとともに、複数のトランジスタ２１のうちの使用するトランジスタ２１の数を変更するように構成される。例えば、クロック信号ＣＬＫの周波数を高くする場合には、使用するトランジスタ５２Ｄの数および使用するトランジスタ２１の数を増やし、クロック信号ＣＬＫの周波数を低くする場合には、使用するトランジスタ５２Ｄの数および使用するトランジスタ２１の数を減らすようになっている。
容量値設定部２４Ｅは、スイッチ制御部２６Ｅを有している。スイッチ制御部２６Ｅは、発振周波数設定部５９Ｅから供給された制御信号に基づいて、可変容量部２３における容量値を変更するかどうかを判断する。例えば、クロック信号ＣＬＫの周波数を、ある所定のしきい値周波数ｆthよりも高くする場合には、スイッチ制御部２６Ｅは、上記第１の実施の形態の場合と同様に、ＡＤ変換部２５から供給されたデジタルコードおよびロック検出回路１５から供給された信号ＤＥＴに基づいて制御信号Ｓ１～Ｓ３を生成する。また、例えば、クロック信号ＣＬＫの周波数を、その所定のしきい値周波数ｆthよりも低くする場合には、可変容量部２３における容量値を変更せず、スイッチＳＷ１～ＳＷ３をオフ状態に維持する。
ここで、クロック信号ＣＬＫの周波数を所定のしきい値周波数ｆthよりも高くする動作モードは、本開示における「第１の動作モード」の一具体例に対応する。クロック信号ＣＬＫの周波数を所定のしきい値周波数ｆthよりも低くする動作モードは、本開示における「第２の動作モード」の一具体例に対応する。
これにより、位相同期回路１Ｅでは、クロック信号ＣＬＫの周波数を所定のしきい値周波数ｆthよりも高くする場合には、上記実施の形態の場合と同様に、接続ノードＮＤにおける電圧に基づいて、可変容量部２３における容量値を変化させる。これにより、例えば、クロック信号ＣＬＫの周波数設定、プロセスばらつき、電源電圧変動、温度変動などにより容量素子２２の容量値が変化した場合でも、接続ノードＮＤと接地との間のインピーダンスを低い値に維持することができるので、電源電圧変動除去比を高めることができる。
また、位相同期回路１Ｅでは、クロック信号ＣＬＫの周波数を、所定のしきい値周波数ｆthよりも低くする場合において、位相同期回路１Ｅのループ応答特性を安定にすることができる。すなわち、クロック信号ＣＬＫの周波数を低くする場合には、可変抵抗素子５３Ｅの抵抗値を大きくするので、電流Ｉoscが小さくなる。これにより、発振部３０における発振周波数ｆoscを低くすることができる。しかしながら、このように電流Ｉoscが小さい場合には、接続ノードＮＤにおける電圧Ｖtailは低くなるので、仮に、上記実施の形態の場合のように、電圧Ｖtailに応じて可変容量部２３における容量値を増加させる場合には、接続ノードＮＤと接地との間の容量値が大きくなりすぎるおそれがある。この場合には、この容量値が、位相同期回路１のループ応答特性に対して大きな影響を及ぼし、ループ応答特性の安定性が低下するおそれがある。そこで、位相同期回路１Ｅでは、クロック信号ＣＬＫの周波数を、所定のしきい値周波数ｆthよりも低くする場合には、可変容量部２３における容量値を変更しないようにした。これにより、接続ノードＮＤと接地との間の容量値は小さいままであるので、位相同期回路１のループ応答特性に対して影響を及ぼしにくいので、位相同期回路１のループ応答特性を安定にすることができる。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る発振回路を備えた位相同期回路２について説明する。本実施の形態に係る発振回路では、接続ノードＮＤと接地との間のインピーダンスを変化させる方法が、上記第１の実施の形態の場合と異なっている。なお、上記第１の実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１に示したように、位相同期回路２は、発振回路６０を備えている。
図１４は、発振回路６０の一構成例を表すものである。発振回路６０は、トランジスタ２１と、可変抵抗部６３と、発振部３０と、容量素子２２と、抵抗値設定部６４とを有している。
可変抵抗部６３は、制御信号Ｓ１～Ｓ３に基づいて抵抗値を変更可能に構成される。可変抵抗部６３は、スイッチＳＷ１～ＳＷ３と、抵抗素子ＲＥＳ１～ＲＥＳ３とを有している。抵抗素子ＲＥＳ１～ＲＥＳ３は、例えば、同じ抵抗値を有する。
抵抗素子ＲＥＳ１の一端は接続ノードＮＤに接続され、他端は抵抗素子ＲＥＳ２の一端に接続される。抵抗素子ＲＥＳ２の一端は抵抗素子ＲＥＳ１の他端に接続され、他端は抵抗素子ＲＥＳ３の一端に接続される。抵抗素子ＲＥＳ３の一端は抵抗素子ＲＥＳ２の他端に接続され、他端は発振部３０に接続される。
スイッチＳＷ１の一端は抵抗素子ＲＥＳ１の一端に接続され、他端は抵抗素子ＲＥＳ１の他端に接続される。スイッチＳＷ２の一端は抵抗素子ＲＥＳ２の一端に接続され、他端は抵抗素子ＲＥＳ２の他端に接続される。スイッチＳＷ３の一端は抵抗素子ＲＥＳ３の一端に接続され、他端は抵抗素子ＲＥＳ３の他端に接続される。
この構成により、可変抵抗部６３は、制御信号Ｓ１～Ｓ３に基づいて、抵抗値を変更することができるようになっている。
抵抗値設定部６４は、電圧Ｖtailに基づいて、可変抵抗部６３における抵抗値を設定するように構成される。抵抗値設定部６４は、ＡＤ変換部２５と、スイッチ制御部６６とを有している。スイッチ制御部６６は、ＡＤ変換部２５から供給されたデジタルコードおよびロック検出回路１５から供給された信号ＤＥＴに基づいて制御信号Ｓ１～Ｓ３を生成するように構成される。具体的には、スイッチ制御部６６は、電圧Ｖtailが低いほど、スイッチＳＷ１～ＳＷ３のうちのオン状態にするスイッチの数を少なくするように、制御信号Ｓ１～Ｓ３を生成する。これにより、抵抗値設定部６４は、電圧Ｖtailが低いほど可変抵抗部６３における抵抗値を大きくする。
この構成により、発振回路６０では、電圧Ｖtailが低い場合に可変抵抗部６３における抵抗値を増加させる。発振回路６０では、可変抵抗部６３における抵抗値が増加することにより、この可変抵抗部６３における電圧降下が増加するので、接続ノードＮＤにおける電圧Ｖtailが増加する。容量素子２２は、この例では図４に示す電圧依存性を有するので、発振回路６０では、電圧Ｖtailが増加することにより、容量素子２２の容量値が増加する。このように、発振回路６０では、電圧Ｖtailが低い場合に可変抵抗部６３における抵抗値を増加させることにより、容量素子２２の容量値を増加させることができ、接続ノードＮＤと接地との間のインピーダンスを低くすることができる。その結果、発振回路６０では、電源電圧変動除去比を改善することができるようになっている。
ここで、抵抗値設定部６４は、本開示における「設定部」の一具体例に対応する。可変抵抗部６３は、本開示における「可変抵抗部」の一具体例に対応する。
図１５は、可変抵抗部６３における抵抗値の設定動作の一例を表すものである。この例では、初期状態では、スイッチＳＷ１～ＳＷ３は、ともにオン状態である。
まず、スイッチ制御部６６は、ロック検出回路１５から供給された信号ＤＥＴに基づいて、位相同期回路２において位相同期が確立しているかどうかを確認する（ステップＳ２０１）。位相同期が確立していない場合（ステップＳ２０１において“Ｎ”）には、位相同期が確立するまで、このステップＳ２０１を繰り返す。
ステップＳ２０１において、位相同期が確立している場合（ステップＳ２０１において“Ｙ”）には、スイッチ制御部６６は、ＡＤ変換部２５から供給されたデジタルコードに基づいて、電圧Ｖtailが所定の電圧Ｖthよりも低いかどうかを確認する（ステップＳ２０２）。所定の電圧Ｖthよりも低くない場合（ステップＳ２０２において“Ｎ”）には、このフローは終了する。
ステップＳ２０２において、電圧Ｖtailが所定の電圧Ｖthよりも低い場合（ステップＳ２０２において“Ｙ”）には、スイッチ制御部６６は、電圧Ｖtailに応じてスイッチＳＷ１～ＳＷ３のオンオフ状態を設定する（ステップＳ２０３）。
図１６は、スイッチ制御部６６における設定動作の一例を表すものである。電圧Ｖtailが所定の電圧Ｖ１以上であり所定の電圧Ｖthよりも低い場合には、スイッチ制御部６６は、スイッチＳＷ１，ＳＷ２をオン状態にするとともに、スイッチＳＷ３をオフ状態にする。また、電圧Ｖtailが所定の電圧Ｖ２以上であり所定の電圧Ｖ１より低い場合には、スイッチ制御部２６は、スイッチＳＷ１をオン状態にするとともに、スイッチＳＷ２，ＳＷ３をオフ状態にする。また、電圧Ｖtailが所定の電圧Ｖ２より低い場合には、スイッチ制御部２６は、スイッチＳＷ１～ＳＷ３をオフ状態にする。このように、スイッチ制御部６６は、電圧Ｖtailが低いほど、スイッチＳＷ１～ＳＷ３のうちのオフ状態にするスイッチの数を多くする。これにより、スイッチ制御部６６は、電圧Ｖtailが低いほど、可変抵抗部６３における抵抗値を増加させる。可変抵抗部６３における抵抗値が増加することにより、この可変抵抗部６３における電圧降下が増加するので、接続ノードＮＤにおける電圧Ｖtailが増加し、容量素子２２の容量値が増加する。その結果、発振回路６０では、接続ノードＮＤと接地との間の容量値がさほど小さくならないようにすることができる。言い換えれば、接続ノードＮＤと接地との間の容量値が大きく変化しないようにすることができる。
次に、スイッチ制御部６６は、ロック検出回路１５から供給された信号ＤＥＴに基づいて、位相同期が維持されているかどうかを確認する（ステップＳ２０４）。位相同期が維持されていない場合（ステップＳ２０４において“Ｎ”）には、ステップＳ２０１に戻る。そして、電圧Ｖtailが所定の電圧Ｖth以上になるまで、ステップＳ２０１～Ｓ２０４の動作を繰り返す。一方、ステップＳ２０４において、位相同期が維持されている場合（ステップＳ２０４において“Ｙ”）には、このフローは終了する。
以上のように、位相同期回路２では、接続ノードＮＤにおける電圧Ｖtailに基づいて、接続ノードＮＤと接地との間のインピーダンスを変更するようにした。具体的には、位相同期回路２では、電圧Ｖtailに応じて、可変抵抗部６３における抵抗値を変更することにより、接続ノードＮＤにおける電圧Ｖtailを変更し、その結果、容量素子２２の容量値を変更するようにした。これにより、位相同期回路２では、上記第１の実施の形態の場合と同様に、電源電圧変動除去比を高めることができる。
また、位相同期回路２では、可変抵抗部６３の抵抗値を変更することにより接続ノードＮＤと接地との間のインピーダンスを変更するようにした。この可変抵抗部６３の半導体チップにおける面積は、上記第１の実施の形態（図２）の可変容量部２３の面積よりも小さくすることができる。よって、位相同期回路２では、半導体チップにおける回路面積を小さくすることができる。
以上のように本実施の形態では、可変抵抗部の抵抗値を変更することにより接続ノードＮＤと接地との間のインピーダンスを変更するようにしたので、半導体チップにおける回路面積を小さくすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２－１］
上記実施の形態では、図１５に示したように、ステップＳ２０４において位相同期が維持しているかを確認したが、これに限定されるものではない。これに代えて、例えば、図１７に示すように、このステップＳ２０４を省き、ステップＳ２０３においてスイッチＳＷ１～ＳＷ３を設定した後にステップＳ２０１に戻るようにしてもよい。すなわち、位相同期回路２では、ステップＳ２０３において、可変抵抗部６３における抵抗値を変更した場合は、直流動作点が変化し得るので、位相同期が外れるおそれが高い。よって、位相同期回路２では、このステップＳ２０４を省くことができる。
［その他の変形例］
上記実施の形態に係る位相同期回路２に、上記第１の実施の形態の変形例を適用してもよい。具体的には、例えば、発振回路６０において、第１の実施の形態の変形例１－２に係る発振回路２０Ｃの場合と同様に、抵抗素子ＲＥＳ１～ＲＥＳ３の抵抗値を重みづけしてもよい。また、例えば、発振回路６０において、第１の実施の形態の変形例１－３に係る発振回路２０Ｄの場合（図１１）と同様に、演算増幅器５１Ｄ、トランジスタ５２Ｄ、抵抗素子５３Ｄを設けてもよい。また、例えば、位相同期回路２において、第１の実施の形態の変形例１－４に係る位相同期回路１Ｅの場合（図１２，１３）と同様に、第１の動作モードの場合には、接続ノードＮＤにおける電圧に基づいて、接続ノードＮＤと接地との間のインピーダンスを変更し、第２の動作モードの場合には、接続ノードＮＤにおける電圧に基づいてこのインピーダンスを変更しないようにしてもよい。
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記各実施の形態では、分周回路１４を設けたが、これに限定されるものではなく、これに代えて、例えば、分周回路１４を省いてもよい。この場合には、位相比較回路１１は、クロック信号ＣＬＫ１の位相と、発振回路２０から供給されたクロック信号ＣＬＫの位相とを比較し、その比較結果に応じた信号ＵＰ，ＤＮを生成するように構成することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、電源電圧変動除去比を高くすることができる。
（１）接続ノードに接続され、入力電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振可能な発振部と、
前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と
を備えた発振回路。
（２）前記接続ノードと前記第２の電源ノードとの間に設けられ、容量値を変更可能な可変容量部をさらに備え、
前記設定部は、前記可変容量部の前記容量値を変更することにより、前記変更動作を行うことが可能である
前記（１）に記載の発振回路。
（３）前記設定部は、前記接続ノードにおける電圧が所定のしきい値よりも低い場合の前記可変容量部の前記容量値を、前記接続ノードにおける電圧が前記所定のしきい値よりも高い場合の前記容量値よりも大きくすることが可能である
前記（２）に記載の発振回路。
（４）前記可変容量部は、一端が前記接続ノードに接続され、他端が前記第２の電源ノードに接続され、互いに並列に接続された複数のサブ回路を有し、
前記複数のサブ回路のそれぞれは、互いに直列に接続された第２の容量素子およびスイッチを有し、
前記設定部は、前記複数のサブ回路における前記スイッチのうちのオン状態にする前記スイッチの数を変化させることにより、前記可変容量部の前記容量値を変更可能である
請求項２または請求項３に記載の発振回路。
（５）前記電流経路に設けられ、抵抗値を変更可能な可変抵抗部をさらに備え、
前記設定部は、前記可変抵抗部の前記抵抗値を変更することにより、前記変更動作を行うことが可能である
前記（２）または（３）に記載の発振回路。
（６）前記設定部は、前記可変抵抗部の前記抵抗値を変更することにより、前記接続ノードの電圧を変化させ、前記第１の容量素子の容量値を変化させる
前記（５）に記載の発振回路。
（７）前記設定部は、前記接続ノードにおける電圧が所定のしきい値よりも低い場合の前記可変抵抗部の前記抵抗値を、前記接続ノードにおける電圧が前記所定のしきい値よりも高い場合の前記抵抗値よりも大きくすることが可能である
前記（５）または（６）に記載の発振回路。
（８）前記設定部は、第１の動作モードにおいて前記接続ノードにおける電圧に基づいて、前記変更動作を行うことが可能であり、第２の動作モードにおいて前記変更動作を行わないことが可能である
前記（１）から（７）のいずれかに記載の発振回路。
（９）前記接続ノードの電圧が第１の電圧であるときの前記第１の容量素子の前記容量値は、前記接続ノードの電圧が前記第１の電圧よりも低い第２の電圧であるときの前記第１の容量素子の前記容量値よりも大きい
前記（１）から（８）のいずれかに記載の発振回路。
（１０）前記第１の容量素子は、ＭＯＳ構造を有する
前記（１）から（９）のいずれかに記載の発振回路。
（１１）第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較可能な位相比較回路と、
前記位相比較回路における位相比較結果に基づいて制御電圧を生成可能なループフィルタと、
前記制御電圧に基づいて前記クロック信号を生成可能な発振回路と
を備え、
前記発振回路は、
接続ノードに接続され、前記制御電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振することにより前記クロック信号を生成可能な発振部と、
前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と
を備えた位相同期回路。
本出願は、日本国特許庁において２０１８年９月１８日に出願された日本特許出願番号２０１８－１７４０８７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (7)

  1. 接続ノードに接続され、入力電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
    前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振可能な発振部と、
    前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
    前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と、
    前記電流経路に設けられ、抵抗値を変更可能な可変抵抗部と
    を備え、
    前記設定部は、
    前記可変抵抗部の前記抵抗値を変更することにより、前記変更動作を行うことが可能であり、
    前記可変抵抗部の前記抵抗値を変更することにより、前記接続ノードの電圧を変化させ、前記第１の容量素子の容量値を変化させることが可能である
    発振回路。
  2. 前記設定部は、第１の動作モードにおいて前記接続ノードにおける電圧に基づいて、前記変更動作を行うことが可能であり、第２の動作モードにおいて前記変更動作を行わないことが可能である
    請求項１に記載の発振回路。
  3. 前記接続ノードの電圧が第１の電圧であるときの前記第１の容量素子の前記容量値は、前記接続ノードの電圧が前記第１の電圧よりも低い第２の電圧であるときの前記第１の容量素子の前記容量値よりも大きい
    請求項１に記載の発振回路。
  4. 前記第１の容量素子は、ＭＯＳ構造を有する
    請求項１に記載の発振回路。
  5. 接続ノードに接続され、入力電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
    前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振可能な発振部と、
    前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
    前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と、
    前記電流経路に設けられ、抵抗値を変更可能な可変抵抗部と
    を備え、
    前記設定部は、
    前記可変抵抗部の前記抵抗値を変更することにより、前記変更動作を行うことが可能であり、
    前記接続ノードにおける電圧が所定のしきい値よりも低い場合の前記可変抵抗部の前記抵抗値を、前記接続ノードにおける電圧が前記所定のしきい値よりも高い場合の前記抵抗値よりも大きくすることが可能である
    発振回路。
  6. 第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較可能な位相比較回路と、
    前記位相比較回路における位相比較結果に基づいて制御電圧を生成可能なループフィルタと、
    前記制御電圧に基づいて前記クロック信号を生成可能な発振回路と
    を備え、
    前記発振回路は、
    接続ノードに接続され、前記制御電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
    前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振することにより前記クロック信号を生成可能な発振部と、
    前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
    前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と、
    前記電流経路に設けられ、抵抗値を変更可能な可変抵抗部と
    を備え、
    前記設定部は、
    前記可変抵抗部の前記抵抗値を変更することにより、前記変更動作を行うことが可能であり、
    前記可変抵抗部の前記抵抗値を変更することにより、前記接続ノードの電圧を変化させ、前記第１の容量素子の容量値を変化させることが可能である
    位相同期回路。
  7. 第１の信号の位相と、クロック信号に応じた第２の信号の位相とを比較可能な位相比較回路と、
    前記位相比較回路における位相比較結果に基づいて制御電圧を生成可能なループフィルタと、
    前記制御電圧に基づいて前記クロック信号を生成可能な発振回路と
    を備え、
    前記発振回路は、
    接続ノードに接続され、前記制御電圧に応じた電流値を有する電流を第１の電源ノードから前記接続ノードに流すことが可能な電流源と、
    前記接続ノードと第２の電源ノードの間の電流経路に設けられ、前記電流経路に流れる電流に応じた発振周波数で発振することにより前記クロック信号を生成可能な発振部と、
    前記接続ノードと前記第２の電源ノードとの間に設けられ、前記接続ノードの電圧に応じて容量値が変化する第１の容量素子と、
    前記接続ノードにおける電圧に基づいて、前記接続ノードと前記第２の電源ノードとの間のインピーダンスを変更する変更動作を行うことが可能な設定部と、
    前記電流経路に設けられ、抵抗値を変更可能な可変抵抗部と
    を備え、
    前記設定部は、
    前記可変抵抗部の前記抵抗値を変更することにより、前記変更動作を行うことが可能であり、
    前記接続ノードにおける電圧が所定のしきい値よりも低い場合の前記可変抵抗部の前記抵抗値を、前記接続ノードにおける電圧が前記所定のしきい値よりも高い場合の前記抵抗値よりも大きくすることが可能である
    位相同期回路。
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