KR20120037333A - 폐쇄 피이드백 루프를 이용하는 전압 레귤레이터 - Google Patents

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KR20120037333A
KR20120037333A KR1020100127096A KR20100127096A KR20120037333A KR 20120037333 A KR20120037333 A KR 20120037333A KR 1020100127096 A KR1020100127096 A KR 1020100127096A KR 20100127096 A KR20100127096 A KR 20100127096A KR 20120037333 A KR20120037333 A KR 20120037333A
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두수연
배승준
박광일
손영수
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삼성전자주식회사
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Abstract

폐쇄 피이드백 루프를 이용하는 전압 레귤레이터 및 이를 포함하는 반도체 장치와 전자 시스템에 대하여 개시된다. 전압 레귤레이터는 제어부와 레플리카 부하부를 포함한다. 제어부는, 기준 전압과 내부 전원 전압을 비교하고, 기준 전압과 레플리카 전압을 비교하여, 그 비교 결과들에 따라 외부 전원 전압으로부터 내부 전원 전압과 레플리카 전압을 발생한다. 레플리카 부하부는, 내부 전원 전압과 동일한 전압 레벨을 갖는 레플리카 전압을 발생하되, 기준 전압과 내부 전원 전압을 비교하여, 그 비교 결과에 따라 레플리카 전압을 제어한다.

Description

폐쇄 피이드백 루프를 이용하는 전압 레귤레이터{Voltage regulator with closed feedback loop}
본 발명은 전압 레귤레이터에 관한 것으로, 특히 폐쇄 피이드백 루프를 이용하는 전압 레귤레이터 및 이를 포함하는 반도체 장치와 전자 시스템에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 장치는 고집적 및 고성능화되고 있다. 반도체 장치의 일예로서, 메모리를 포함하는 메모리 장치는 그 용량 및 속도가 증가하고 있으며, 더 작은 반도체 장치 안에 더 많은 용량의 메모리를 포함하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도들이 이루어지고 있다.
반도체 장치의 고집적 및 고성능화 이외에도 반도체 장치를 구동하기 위한 동작 전압의 안정화 또한 요구된다. 특히, 반도체 장치 내 다양한 클럭 신호들을 발생하는 클럭 발생 회로들은 고속으로 갈수록 지터(jitter) 특성이 중요하다. 지터를 감소시키기 위해서는 동작 전압의 전원 노이즈(power noise)를 감소시켜야 한다. 이에 따라, 반도체 장치는 높은 PSRR(Power Supply Rejection Ratio)를 갖는 전압 레귤레이터를 채용한다.
본 발명이 이루고자하는 기술적 과제는 폐쇄 피이드백 루프를 이용하는 전압 레귤레이터 및 이를 포함하는 반도체 장치와 전자 시스템 그리고 전압 발생 방법을 제공하는 데 있다.
본 발명의 일실시예에 따른 전압 레귤레이터는, 기준 전압과 내부 전원 전압을 비교하고, 기준 전압과 레플리카 전압을 비교하여, 그 비교 결과들에 따라 외부 전원 전압으로부터 내부 전원 전압과 레플리카 전압을 발생하는 제어부와, 내부 전원 전압과 동일한 전압 레벨을 갖는 레플리카 전압을 발생하되, 기준 전압과 내부 전원 전압을 비교하여, 그 비교 결과에 따라 레플리카 전압을 제어하는 레플리카 부하부를 포함한다.
본 발명의 일실시예에 따른 전압 레귤레이터는, 내부 전원 전압에 의해 구동되고, 그 회로 동작에 따라 내부 전원 전압의 레벨이 가변하는 회로부를 더 포함할 수 있다.
본 발명의 일실시예에 따른 제어부는 기준 전압과 내부 전원 전압을 비교하고, 기준 전압과 레플리카 전압을 비교하여 출력 신호를 발생하는 증폭부, 증폭부의 출력 신호에 응답하여 외부 전원 전압을 내부 전원 전압으로 공급하는 제1 스위칭부, 그리고 증폭부의 출력 신호에 응답하여 외부 전원 전압을 레플리카 전압으로 공급하는 제2 스위칭부를 포함할 수 있다.
본 발명의 일실시예에 따른 증폭부는, 기준 전압과 레플리카 전압을 비교하여 출력 신호를 출력하는 제1 증폭기와, 기준 전압과 내부 전원 전압을 비교하여 출력 신호를 출력하는 제2 증폭기를 포함할 수 있다.
본 발명의 일실시예에 따른 제1 스위칭부는 외부 전원 전압이 그 소스에 연결되고, 증폭부의 출력 신호가 그 게이트에 연결되고, 내부 전원 전압이 그 드레인에 연결되는 피모스 트랜지스터로 구성될 수 있다.
본 발명의 일실시예에 따른 제2 스위칭부는 외부 전원 전압이 그 소스에 연결되고, 증폭부의 출력 신호가 그 게이트에 연결되고, 레플리카 전압이 그 드레인에 연결되는 피모스 트랜지스터로 구성될 수 있다.
본 발명의 일실시예에 따른 레플리카 부하부는 기준 전압과 내부 전원 전압을 비교하여 출력 신호를 발생하는 증폭기와, 레플리카 전압과 접지 전압 사이에 연결되고 증폭기의 출력 신호에 응답하여 턴온되는 스위칭부를 포함할 수 있다.
본 발명의 일실시예에 따른 스위칭부는 레플리카 전압이 그 드레인에 연결되고, 증폭기의 출력 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터로 구성될 수 있다.
본 발명의 일실시예에 따른 전압 레귤레이터는 기준 전압과 내부 전원 전압을 비교하고 기준 전압과 레플리카 전압을 비교하여 출력 신호를 발생하는 증폭부, 증폭부의 출력 신호에 응답하여 외부 전원 전압을 내부 전원 전압으로 공급하는 제1 스위칭부, 증폭부의 출력 신호에 응답하여 외부 전원 전압을 레플리카 전압으로 공급하는 제2 스위칭부, 내부 전원 전압과 접지 전압 사이에 연결되고 클럭 신호들을 발생함에 따라 내부 전원 전압의 레벨이 가변하는 클럭 발생 회로, 레플리카 전압과 접지 전압 사이에 연결되고 클럭 발생 회로의 부하와 동일한 부하를 가지고 내부 전원 전압과 기준 전압을 비교하고 그 비교 결과에 따라 상기 레프리카 전압을 제어하는 레플리카 부하부를 포함한다.
본 발명의 일실시예에 따른 전압 발생 방법은 기준 전압과 내부 전원 전압을 비교하고 기준 전압과 레플리카 전압을 비교하고, 그 비교 결과에 따라 외부 전원 전압으로부터 내부 전원 전압과 레플리카 전압을 발생하는 단계와, 내부 전원 전압과 동일한 레벨의 레플리카 전압을 발생하되 내부 전원 전압과 기준 전압을 비교하고 그 비교 결과에 따라 레프리카 전압을 제어하는 단계를 포함하고, 내부 전원 전압의 레벨은 기준 전압의 레벨에 수렴한다.
본 발명의 일실시예에 따른 전자 시스템은, 내부 전원 전압을 발생하는 전압 레귤레이터를 갖는 반도체 장치와 반도체 장치를 제어하는 프로세서 장치를 포함한다. 전압 레귤레이터는 기준 전압과 내부 전원 전압을 비교하고, 기준 전압과 레플리카 전압을 비교하여, 외부 전원 전압으로부터 내부 전원 전압과 레플리카 전압을 발생하고, 내부 전원 전압과 동일한 레벨의 레플리카 전압을 발생하되, 내부 전원 전압과 기준 전압을 비교하여 레프리카 전압을 제어한다.
본 발명의 일실시예에 따른 전자 시스템에서, 반도체 장치는 불휘발성 메모리 장치이고, 불휘발성 메모리 장치와 프로세서 장치는 반도체 디스크 장치를 구성할 수 있다.
본 발명의 일실시예에 따른 전자 시스템에서, 반도체 장치는 메모리 장치이고, 메모리 장치와 프로세서 장치는 메모리 카드를 구성할 수 있다.
상술한 본 발명의 전압 레귤레이터는, 반도체 장치의 PVT 및 동작 주파수에 의해 내부 전원 전압 레벨이 변화되는 경우, 변화되는 내부 전원 전압을 피이드백받는 폐쇄 피이드백 루프를 통하여, 변화된 내부 전원 전압 레벨을 따라서 레플리카 전압을 발생한다.
도 1은 반도체 장치의 내부 전원 전압을 발생하는 전압 레귤레이터의 일예를 보여주는 도면이다.
도 2는 도 1의 전압 레귤레이터의 전원 노이즈 특성을 보여주는 도면이다.
도 3은 전압 레귤레이터의 다른 예를 보여주는 도면이다.
도 4는 도 3의 전압 레귤레이터의 전원 노이즈 특성을 보여주는 도면이다.
도 5는 본 발명의 일실시예에 따른 전압 레귤레이터를 설명하는 도면이다.
도 6은 도 5의 전압 레귤레이터의 전원 노이즈 특성을 보여주는 도면이다.
도 7은 본 발명의 일실시예에 따른 전압 발생 방법을 설명하는 플로우 챠트이다.
도 8은 도 5의 전압 레귤레이터를 포함하는 반도체 장치를 설명하는 도면이다.
도 9는 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 나타내는 블록도이다.
도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 11은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 12은 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 반도체 장치의 내부 전원 전압을 발생하는 전압 레귤레이터의 일예를 보여주는 도면이다. 도 1을 참조하면, 전압 레귤레이터(10)는 증폭기(12), 스위칭부(14), 클럭 발생 회로(16), 그리고 부하 커패시터(18)를 포함한다.
증폭기(12)는 기준 전압(VREF) 레벨과 내부 전원 전압(VINT) 레벨을 비교하여 출력 신호(AO)를 발생한다. 증폭기(12)는 (-)단자에 기준 전압(VREF)이 연결되고, (+)단자에 내부 전원 전압(VINT)이 연결된다. 증폭기(12)는 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 낮으면 로직 로우레벨의 출력 신호(AO)를 발생할 수 있고, 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 높으면 로직 하이레벨의 출력 신호(AO)를 발생할 수 있다.
스위칭부(14)는 증폭기(12)의 출력 신호(AO)에 응답하여 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 제공한다. 스위칭부(14)는 외부 전원 전압(VEXT)이 그 소스에 연결되고, 증폭기(12)의 출력 신호(AO)가 그 게이트에 연결되고, 내부 전원 전압(VINT)이 그 드레인에 연결되는 피모스 트랜지스터로 구성될 수 있다. 스위칭부(14)는 로직 로우레벨의 출력 신호(AO)에 응답하여 턴온되어, 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 공급할 수 있다. 스위칭부(14)는 로직 하이레벨의 출력 신호(AO)에 응답하여 턴오프되어, 외부 전원 전압(VEXT)의 내부 전원 전압(VINT)으로의 공급을 차단할 수 있다.
클럭 발생 회로(16)는 내부 전원 전압(VINT) 과 접지 전압(VSS) 사이에 연결되고, 내부 전원 전압(VINT)에 따라 그 주기가 결정되는 클럭 신호(미도시)를 발생할 수 있다. 클럭 발생 회로(16)는 하나 이상의 인버터를 포함하거나 또는 하나 이상의 차동 증폭기를 포함하는 링 오실레이터(Ring Oscillator)로 구현될 수 있다. 부하 커패시터(18)은 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 연결되고, 전압 레귤레이터(10)가 구동해야 하는 용량성 부하를 고려하여 배치될 수 있다.
전압 레귤레이터(10)는, 내부 전원 전압(VINT)과 기준 전압(VREF)을 비교하여, 내부 전원 전압(VINT)이 기준 전압(VREF) 보다 낮으면 증폭기(12)의 출력 신호(AO)가 로직 로우레벨로 발생되어 스위칭부(14)인 피모스 트랜지스터가 턴온된다. 이에 따라, 외부 전원 전압(VEXT)이 내부 전원 전압(VINT)으로 공급되어 내부 전원 전압(VINT)의 레벨이 상승한다. 또한, 전압 레귤레이터(10)는, 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 높으면 증폭기(12)의 출력 신호(AO)가 로직 하이레벨로 발생되어, 스위칭부(14)인 피모스 트랜지스터가 턴오프된다. 이에 따라, 외부 전원 전압(VEXT)의 내부 전원 전압(VINT)으로의 공급이 차단된다.
전압 레귤레이터(10)는 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)을 발생하는 데 있어서, 전원 노이즈(Power Noise) 특성이 중요하다. 전원 노이즈 특성은 내부 전원 전압(VINT)과 외부 전원 전압(VEXT)의 노이즈 비(noise ratio), 즉 VINTnoise/VEXTnoise로 나타낼 수 있다. 전압 레귤레이터(10)의 전원 노이즈 특성은 도 2와 같이 나타난다.
도 2를 참조하면, 도 1의 전압 레귤레이터(10)의 주파수별 전원 노이즈 특성을 보여준다. 전압 레귤레이터(10)의 전원 노이즈 특성(가는 실선)이 예컨대, 100MHz 정도에서 피크 노이즈를 갖는 것을 볼 수 있다. 전원 노이즈를 줄이기 위하여, 100MHz 보다 낮은 저주파수에서는 증폭기(12)의 밴드위스(BW)를 키우는 방안(굵은 실선)을 고려할 수 있다. 100MHz 보다 높은 고주파수에서는 부하 커패시터(18)를 키우는 방안(굵은 점선)을 고려할 수 있다. 즉, 고주파수의 전원 노이즈는 RC 필터링 효과를 이용하여 줄일 수 있다.
전압 레귤레이터(10)의 이득(Av)을 크게 하려면, 수학식 1에서 보여주듯이, 출력 저항(Rout)을 크게 하면 된다.
[수학식 1]
Figure pat00001
여기에서, gm은 증폭기(12)의 이득을 의미하고, Rout은 전압 레귤레이터(10)의 출력 노드인 내부 전원 전압(VINT)에서 바라본 출력 저항을 의미한다.
증폭기(12)의 밴드위스(BW)는 첫번째 폴(pole)에서 주되는 데(dominant), 수학식 2와 같이 나타낸다.
[수학식 2]
Figure pat00002
여기에서, wp1은 증폭기(12)의 첫번째 폴이 나타나는 주파수를 의미하고, Cload 는 부하 커패시터(18)의 용량을 나타낸다.
수학식 1을 이용하여, 출력 저항(Rout)을 키워 전압 레귤레이터(10)의 이득(Av)을 크게 하게 되면, 수학식 2에서는 증폭기(12)의 밴드위스(BW)가 줄어듬을 알 수 있다. 증폭기(12)의 밴드위스(BW)를 크게 하려면, 출력 저항(Rout)을 줄일 수 있다. 출력 저항(Rout)을 줄이는 방법으로, 스위칭부(14)인 피모스 트랜지스터의 게이트 너비(W)를 크게 할 수 있다. 피모스 트랜지스터의 게이트 너비(W)를 크게 하면, 피모스 트랜지스터 특성을 나타내는 수학식 3에서 피모스 트랜지스터를 흐르는 전류(Iout)가 증가함을 알 수 있다. 이는 전압 레귤레이터(10)의 소비 전력의 증가를 의미한다.
[수학식 3]
Figure pat00003
여기에서,
Figure pat00004
는 전자의 이동도를 나타내고, Cox는 피모스 트랜지스터의 게이트 옥사이드 커패시터를 나타내고, L은 피모스 트랜지스터의 게이트 길이를 나타내고, VGS는 피모스 트랜지스터의 게이트와 소스 사이의 전압을 나타내고, VTH는 피모스 트랜지스터의 문턱 전압을 나타낸다.
낮은 저주파수에서, 전원 노이즈를 줄이기 위하여 증폭기(12)의 밴드위스(BW)를 키우고 출력 저항(Rout)을 줄이는 방법은, 전압 레귤레이터(10)의 소비 전력이 커지는 문제점을 야기할 수 있다.
한편, 높은 고주파수에서, 전원 노이즈를 줄이기 위하여 부하 커패시터(18)를 키우는 방법은, 반도체 장치의 칩 면적을 크게 하는 문제점을 일으킨다.
도 3은 반도체 장치의 내부 전원 전압을 발생하는 전압 레귤레이터의 다른 예를 보여주는 도면이다. 도 3을 참조하면, 전압 레귤레이터(30)는 증폭부(32), 제1 스위칭부(34), 클럭 신호 발생부(36), 부하 커패시터(38), 제2 스위칭부(40), 그리고 레플리카 부하부(42)를 포함한다.
증폭부(32)는 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여 출력 신호(BO)를 출력한다. 증폭부(32)는 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여 출력 신호(BO)를 출력하는 제1 증폭기(32a)와, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하여 출력 신호(BO)를 출력하는 제2 증폭기(32b)를 포함한다. 제1 증폭기(32a)는 (-)단자에 기준 전압(VREF)이 연결되고, (+)단자에 레플리카 전압(VREP)이 연결된다. 제2 증폭기(32b)는 (-) 단자에 기준 전압(VREF)이 연결되고, (+)단자에 내부 전원 전압(VINT)이 연결된다.
전압 레귤레이터(30)는 증폭부(32)로 입력되는 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 거의 동일한 전압 레벨을 갖도록 설계할 수 있다. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 같다고 가정하자. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 기준 전압(VREF) 보다 낮으면, 제1 및 제2 증폭기들(32a, 32b)은 로직 로우레벨의 출력 신호(BO)를 출력한다. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 기준 전압(VREF) 보다 높으면, 제1 및 제2 증폭기들(32a, 32b)은 로직 하이레벨의 출력 신호(BO)를 출력한다. 증폭부(32)의 출력 신호(BO)는 제1 스위칭부(34)와 제2 스위칭부(40)에 연결된다.
제1 스위칭부(34)는 증폭부(32)의 출력 신호(BO)에 응답하여 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 제공한다. 제1 스위칭부(34)는 외부 전원 전압(VEXT)이 그 소스에 연결되고, 증폭부(32)의 출력 신호(BO)가 그 게이트에 연결되고, 내부 전원 전압(VINT)이 그 드레인에 연결되는 제1 피모스 트랜지스터로 구성될 수 있다. 제1 스위칭부(34)는 로직 로우레벨의 증폭부(32)의 출력 신호(BO)에 응답하여 턴온되어, 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 공급할 수 있다. 제1 스위칭부(34)는 로직 하이레벨의 증폭부(32)의 출력 신호(BO)에 응답하여 턴오프되어, 외부 전원 전압(VEXT)의 내부 전원 전압(VINT)으로의 공급을 차단할 수 있다.
클럭 발생 회로(36)는 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 연결되고, 내부 전원 전압(VINT)에 따라 그 주기가 결정되는 클럭 신호(미도시)를 발생할 수 있다. 클럭 발생 회로(36)는 하나 이상의 인버터를 포함하거나 또는 하나 이상의 차동 증폭기를 포함하는 링 오실레이터(Ring Oscillator)로 구현될 수 있다. 클럭 발생 회로(36)는 내부 전원 전압(VINT)에 의해 구동되는 데, 고주파수로 클럭 신호를 발생함에 따라 내부 전원 전압(VINT) 레벨이 변동될 수 있다. 즉, 클럭 발생 회로(36)의 동작에 따라 내부 전원 전압(VINT)에 지터 노이즈(jitter noise)가 발생할 수 있다. 클럭 발생 회로(36)의 지터 노이즈는 이후에 설명될 레플리카 부하부(42)에 의해 보상할 수 있다.
부하 커패시터(38)는 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 연결된다. 부하 커패시터(38)는 전압 레귤레이터(30)가 구동해야 하는 용량성 부하를 고려하여 배치될 수 있다.
제2 스위칭부(40)는 증폭부(32)의 출력 신호(BO)에 응답하여 외부 전원 전압(VEXT)을 레플리카 전압(VREP)으로 제공한다. 제2 스위칭부(40)는 외부 전원 전압(VEXT)이 그 소스에 연결되고, 증폭부(32)의 출력 신호(BO)가 그 게이트에 연결되고, 내부 전원 전압(VINT)이 그 드레인에 연결되는 제2 피모스 트랜지스터로 구성될 수 있다. 제2 스위칭부(40)는 로직 로우레벨의 증폭부(32)의 출력 신호(BO)에 응답하여 턴온되어, 외부 전원 전압(VEXT)을 레플리카 전압(VREP)으로 공급할 수 있다. 제2 스위칭부(40)는 로직 하이레벨의 증폭부(32)의 출력 신호(BO)에 응답하여 턴오프되어, 외부 전원 전압(VEXT)의 레플리카 전압(VREP)으로의 공급을 차단할 수 있다.
레플리카 부하부(42)는 클럭 발생 회로(36)의 지터 노이즈를 보상하기 위하여, 클럭 발생 회로(36)의 레플리카(replica)에 해당하는 부하를 갖도록 배치될 수 있다. 레플리카 부하부(42)는 레플리카 전압(VREP)과 접지 전압(VSS) 사이에 연결되는 엔모스 트랜지스터로 구현될 수 있다. 엔모스 트랜지스터는, 레플리카 전압(VREP)이 그 드레인에 연결되고, 바이어스 전압(Vb)이 그 게이트에 연결되고, 접지 전압(VSS)이 그 소스에 연결될 수 있다. 엔모스 트랜지스터는 바이어스 전압(Vb)에 의해 턴온되는 데, 바이어스 전압(Vb)의 전압 레벨은 엔모스 트랜지스터의 턴온 저항이 클럭 발생 회로(36)의 부하와 거의 같아지도록 설정될 수 있다.
전압 레귤레이터(30)에서, 증폭부(32)의 출력 신호(BO)에 동일하게 응답하는 제1 스위칭부(34)와 제2 스위칭부(40), 그리고 클럭 신호 발생부(36)와 거의 같은 부하를 갖는 레플리카 부하부(42)의 구성과 이들 사이의 연결 관계에 의하여, 제1 스위칭부(34)와 클럭 신호 발생부(36) 사이의 내부 전원 전압(VINT)과 제2 스위칭부(40)와 레플리카 부하부(42) 사이의 레플리카 전압(VREP)은 거의 동일한 전압 레벨을 가질 수 있다.
제1 스위칭부(34)와 클럭 신호 발생부(36) 사이에 발생되는 내부 전원 전압(VINT)은 클럭 발생 회로(36)의 동작과 연계되기 때문에, 그 전압 레벨이 레플리카 전압(VREP)에 비해 천천히 발생될 수 있다. 예컨대, 클럭 발생 회로(36)의 지터(jitter)에 의해 내부 전원 전압(VINT) 레벨이 안정화되기까지 소정 시간이 걸릴 수 있다. 이에 대하여, 제2 스위칭부(40)와 레플리카 부하부(42) 사이에 발생되는 레플리카 전압(VREP)은 바이어스 전압(Vb)에 턴온되는 엔모스 트랜지스터의 동작만이 연계되기 때문에, 그 전압 레벨이 내부 전원 전압(VINT)에 비해 빠르게 발생될 수 있다.
전압 레귤레이터(30)는, 증폭부(32)로 빠르게 피이드백되는 레플리카 전압(VREP)을 기준 전압(VREF)과 비교하고, 그 비교 결과에 따라 증폭부(32)의 출력 신호(BO)를 발생하고, 출력 신호(BO)에 응답하여 제1 스위칭부(34)와 제2 스위칭부(40)를 제어하여 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생할 수 있다.
도 4는 도 3의 전압 레귤레이터(30)의 전원 노이즈 특성을 보여준다. 도 4를 참조하면, 레플리카 전압(VREP)이 피이드백되는 도 3의 전압 레귤레이터(30)의 전원 노이즈(굵은 실선)가 도 2의 전압 레귤레이터(10, 도 1)의 전원 노이즈(가는 실선) 보다 낮은 것을 볼 수 있다. 이는 도 2의 전압 레귤레이터(10)의 전원 노이즈 특성에서 증폭기(12)의 밴드 위스(BW)를 크게 하여 전원 노이즈를 줄이려는 방법과 동일한 결과를 얻게 됨을 의미한다.
한편, 도 3의 전압 레귤레이터(30)에서, 레플리카 부하부(42)를 제어하는 바이어스 전압(Vb)은 레플리카 부하부(42)인 엔모스 트랜지스터의 턴온 저항이 클럭 발생 회로(36)의 부하와 거의 같도록 결정되어지는 고정된 전압 레벨을 가질 수 있다. 고정된 전압 레벨의 바이어스 전압(Vb)에 의해 레플리카 부하부(42)를 흐르는 전류(Irep)는 고정된 전류 값을 가질 수 있다. 이에 따라, 레플리카 전압(VREP)은 고정된 전압 레벨을 가질 수 있다.
클럭 발생 회로(36)는, 전압 레귤레이터(30)를 내장하는 반도체 장치의 공정(process), 전원 전압(power supply voltage), 온도(temperature) (이하, "PVT"라고 칭한다) 또는 동작 주파수(operating frequency)와 같은 변수들에 의해, 클럭 발생 회로(36)를 흐르는 전류(Iload)가 변할 수 있다. 클럭 발생 회로(36)를 흐르는 전류(Iload)가 변하게 되면, 내부 전원 전압(VINT) 레벨도 변할 수 있다.
처음에 서로 동일하도록 설정되어졌던 클럭 발생 회로(36)의 부하와 레플리카 부하부(42)의 부하가 반도체 장치의 PVT 및 동작 주파수에 의해 부정합될 수 있다. 이 경우, 내부 전원 전압(VINT) 레벨은 고정된 바이어스 전압(Vb)에 응답하여 발생되는 레플리카 전압(VREP) 레벨과 서로 다를 수 있다. 내부 전원 전압(VINT) 레벨과 레플리카 전압(VREP) 레벨이 같지 않기 때문에, 전압 레귤레이터(30)의 기능 및 특성이 변할 수 있다. 즉, 반도체 장치의 PVT 및 동작 주파수에 의해 전압 레귤레이터(30)의 기능 및 특성이 변할 수 있다.
반도체 장치의 PVT 및 동작 주파수에 의해 클럭 발생 회로(36)를 흐르는 전류(Iload) 변화를 증폭부(32)로 피이드백할 수 있다면, 전압 발생 회로(30)는 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 동일한 전압 레벨로 맞출 수 있을 것이다. 이에 따라, 반도체 장치의 PVT 및 동작 주파수에 둔감한 전압 레귤레이터를 구성할 필요가 있다.
도 5는 본 발명의 일실시예에 따른 전압 레귤레이터를 설명하는 도면이다. 도 5를 참조하면, 전압 레귤레이터(50)는 기준 전압(VREF)을 이용하여 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)을 발생하고, 발생된 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨에 수렴하도록 제어한다. 전압 레귤레이터(50)는 제어부(51), 클럭 신호 발생부(56) 그리고 레플리카 부하부(62)를 포함한다.
제어부(51)는 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여, 그 비교 결과들에 따라 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생한다. 제어부(51)는 증폭부(52), 제1 스위칭부(54) 그리고 제2 스위칭부(60)를 포함한다.
증폭부(52)는, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여 출력 신호(CO)를 출력하는 제1 증폭기(52a)와, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하여 출력 신호(CO)를 출력하는 제2 증폭기(52b)를 포함한다. 제1 증폭기(52a)는 (-)단자에 기준 전압(VREF)이 연결되고, (+)단자에 레플리카 전압(VREP)이 연결된다. 제2 증폭기(52b)는 (-) 단자에 기준 전압(VREF)이 연결되고, (+)단자에 내부 전원 전압(VINT)이 연결된다.
전압 레귤레이터(50)는 증폭부(52)로 입력되는 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 거의 동일한 전압 레벨을 갖도록 설계할 수 있다. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 같다고 가정하자. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 기준 전압(VREF) 보다 낮으면, 제1 및 제2 증폭기들(52a, 52b)은 로직 로우레벨의 출력 신호(CO)를 출력한다. 내부 전원 전압(VINT)과 레플리카 전압(VREP)이 기준 전압(VREF) 보다 높으면, 제1 및 제2 증폭기들(52a, 52b)은 로직 하이레벨의 출력 신호(CO)를 출력한다. 증폭부(52)의 출력 신호(CO)는 제1 스위칭부(54)와 제2 스위칭부(60)에 연결된다.
제1 스위칭부(54)는 증폭부(52)의 출력 신호(CO)에 응답하여 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 제공한다. 제1 스위칭부(54)는 외부 전원 전압(VEXT)이 그 소스에 연결되고, 증폭부(52)의 출력 신호(CO)가 그 게이트에 연결되고, 내부 전원 전압(VINT)이 그 드레인에 연결되는 제1 피모스 트랜지스터로 구성될 수 있다. 제1 스위칭부(54)는 로직 로우레벨의 증폭부(52)의 출력 신호(CO)에 응답하여 턴온되어, 외부 전원 전압(VEXT)을 내부 전원 전압(VINT)으로 공급할 수 있다. 제1 스위칭부(54)는 로직 하이레벨의 증폭부(52)의 출력 신호(CO)에 응답하여 턴오프되어, 외부 전원 전압(VEXT)의 내부 전원 전압(VINT)으로의 공급을 차단할 수 있다.
제2 스위칭부(60)는 증폭부(52)의 출력 신호(CO)에 응답하여 외부 전원 전압(VEXT)을 레플리카 전압(VREP)으로 제공한다. 제2 스위칭부(60)는 외부 전원 전압(VEXT)이 그 소스에 연결되고, 증폭부(52)의 출력 신호(CO)가 그 게이트에 연결되고, 내부 전원 전압(VINT)이 그 드레인에 연결되는 제2 피모스 트랜지스터로 구성될 수 있다. 제2 스위칭부(60)는 로직 로우레벨의 증폭부(52)의 출력 신호(CO)에 응답하여 턴온되어, 외부 전원 전압(VEXT)을 레플리카 전압(VREP)으로 공급할 수 있다. 제2 스위칭부(60)는 로직 하이레벨의 증폭부(52)의 출력 신호(CO)에 응답하여 턴오프되어, 외부 전원 전압(VEXT)의 레플리카 전압(VREP)으로의 공급을 차단할 수 있다.
클럭 발생 회로(56)는 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 연결되고, 내부 전원 전압(VINT)에 따라 그 주기가 결정되는 클럭 신호(미도시)를 발생할 수 있다. 클럭 발생 회로(56)는 하나 이상의 인버터를 포함하거나 또는 하나 이상의 차동 증폭기를 포함하는 링 오실레이터(Ring Oscillator)로 구현될 수 있다. 클럭 발생 회로(56)는 내부 전원 전압(VINT)에 의해 구동되는 데, 고주파수로 클럭 신호를 발생함에 따라 내부 전원 전압(VINT) 레벨이 변동될 수 있다. 즉, 클럭 발생 회로(56)의 동작에 따라 내부 전원 전압(VINT)에 지터 노이즈(jitter noise)가 발생할 수 있다. 클럭 발생 회로(56)의 지터 노이즈는 이후에 설명될 레플리카 부하부(62)에 의해 보상될 수 있다.
본 실시예에서는 클럭 발생 회로(56)에 의해 내부 전원 전압(VINT) 레벨이 변동되는 경우를 설명하고 있다. 클럭 발생 회로(56)는 내부 전원 전압(VINT)에 의해 구동되고 그 회로 동작에 따라 내부 전원 전압(VINT)의 레벨이 가변하는 다른 회로부로 대체될 수 있다.
전압 레귤레이터(50)는, 전압 레귤레이터(50)가 구동해야 하는 용량성 부하를 고려하여, 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 부하 커패시터(58)를 더 배치시킬 수 있다. 부하 커패시터(58)는 RC 필터링 효과를 이용하여 고주파수의 전원 노이즈를 줄일 수 있다.
레플리카 부하부(62)는 클럭 발생 회로(36)의 지터 노이즈를 보상하기 위하여, 클럭 발생 회로(56)와 동일한 부하를 갖도록 배치될 수 있다. 레플리카 부하부(62)는 클럭 발생 회로(56)에 의해 가변되는 내부 전원 전압(VINT) 레벨을 따라서 동일한 전압 레벨의 레플리카 전압(VREP)을 발생하도록 제어할 수 있다. 레플리카 부하부(62)는 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 그 비교 결과에 따라 레플리카 전압(VREP)을 발생할 수 있다.
레플리카 부하부(62)는, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하여 출력 신호(DO)를 발생하는 제3 증폭기(64)와, 제3 증폭기(64)의 출력 신호(DO)에 응답하여 레플리카 전압(VREF)을 발생하는 엔모스 트랜지스터(66)를 포함할 수 있다. 제3 증폭기(64)는 (-)단자에 내부 전원 전압(VINT)이 연결되고, (+)단자에 기준 전압(VREF)이 연결될 수 있다. 엔모스 트랜지스터(66)는 레플리카 전압(VREP)이 그 드레인에 연결되고, 제3 증폭기(64)의 출력이 그 게이트에 연결되고, 접지 전압(VSS)이 그 소스에 연결될 수 있다.
제3 증폭기(64)는 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 낮으면 로직 하이레벨의 출력 신호(DO)를 발생할 수 있다. 로직 하이레벨의 제3 증폭기(64)의 출력 신호(DO)는 엔모스 트랜지스터(66)를 턴온시켜 레플리카 전압(VREP) 레벨을 떨어뜨린다.
내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 낮은 경우, 제1 증폭기(52a)의 출력 신호(CO)가 로직 로우레벨로 발생되고, 로직 로우레벨의 제1 증폭기(52a)의 출력 신호(CO)에 응답하여 제2 스위칭부(60)인 제2 피모스 트랜지스터가 턴온되고, 레플리카 전압(VREP)은 외부 전원 전압(VEXT)으로부터 공급받아 그 전압 레벨이 상승하고 있는 중이다. 상승하던 레플리카 전압(VREP)은 턴온되는 엔모스 트랜지스터(66)의 전류(Irep)에 의해 그 전압 레벨이 떨어진다. 즉, 기준 전압(VREF) 레벨 보다 낮은 내부 전원 전압(VINT) 레벨과 부합하도록 레플리카 전압(VREP) 레벨도 떨어지게 된다.
제3 증폭기(64)는 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 높으면 로직 로우레벨의 출력 신호(DO)를 발생할 수 있다. 로직 로우레벨의 제3 증폭기(64)의 출력 신호(DO)는 엔모스 트랜지스터(66)를 턴오프시킨다.
내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 높은 경우, 제1 증폭기(52a)의 출력 신호(CO)가 로직 하이레벨로 발생되고, 로직 하이레벨의 제1 증폭기(52a)의 출력 신호(CO)에 응답하여 제2 스위칭부(60)인 제2 피모스 트랜지스터가 턴오프되고, 레플리카 전압(VREP)은 외부 전원 전압(VEXT)으로부터 공급이 차단된다. 이는 전압 레귤레이터(50)의 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨과 같아지도록 하는 목적에 맞추어, 내부 전원 전압(VINT) 레벨이 기준 전압(VREF) 레벨 보다 높은 경우, 내부 전원 전압(VINT)로 외부 전원 전압(VEXT)을 공급할 필요가 없음을 의미한다. 레플리카 전압(VREP)도 내부 전원 전압(VINT) 레벨을 따라가도록, 레플리카 전압(VREP)으로도 외부 전원 전압(VEXT)이 공급되지 않는다.
따라서, 반도체 장치의 PVT 및 동작 주파수에 의해 클럭 발생 회로(56)를 흐르는 전류(Iload) 변화하고, 변화된 클럭 발생 회로(56)의 전류(Iload)에 의해 내부 전원 전압(VINT) 레벨이 변화되는 경우, 레플리카 부하부(62)는 변화된 내부 전원 전압(VINT) 레벨을 따라서 레플리카 전압(VREP)을 발생한다. 레플리카 부하부(62)는 변화되는 내부 전원 전압(VINT)을 피이드백받는 폐쇄 피이드백 루프를 형성하게 된다.
한편, 제1 스위칭부(54)와 클럭 발생 회로(56) 사이에 발생되는 내부 전원 전압(VINT)은 클럭 발생 회로(56)의 동작과 연계되기 때문에, 그 전압 레벨이 레플리카 전압(VREP)에 비해 천천히 발생될 수 있다. 예컨대, 클럭 발생 회로(56)의 지터(jitter)에 의해 내부 전원 전압(VINT) 레벨이 안정화되기까지 소정 시간이 걸릴 수 있다. 이에 대하여, 제2 스위칭부(60)와 레플리카 부하부(62) 사이에 발생되는 레플리카 전압(VREP)은 제3 증폭기(64)와 제3 엔모스 트랜지스터(66)의 동작만이 연계되기 때문에, 그 전압 레벨이 내부 전원 전압(VINT)에 비해 빠르게 발생될 수 있다.
전압 레귤레이터(50)는, 증폭부(52)로 빠르게 피이드백되는 레플리카 전압(VREP)을 기준 전압(VREF)과 비교하고, 그 비교 결과에 따라 증폭부(52)의 출력 신호(CO)를 발생하고, 출력 신호(CO)에 응답하여 제1 스위칭부(54)와 제2 스위칭부(60)를 제어하여 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생할 수 있다. 이에 따라, 내부 전원 전압(VINT) 레벨은 기준 전압(VREF) 레벨과 같도록 수렴될 수 있다.
도 6은 도 5의 전압 레귤레이터(50)의 전원 노이즈 특성을 보여준다. 도 6를 참조하면, 폐쇄 피이드백 루프를 통해 내부 전원 전압(VINT) 레벨을 따라 발생된 레플리카 전압(VREP)이 피이드백되는 도 5의 전압 레귤레이터(50)의 전원 노이즈((-●-●- 가 도 2의 전압 레귤레이터(10, 도 1)의 전원 노이즈(-■-■-)보다 낮은 것을 볼 수 있다. 특히, 도 5의 전압 레귤레이터(50)의 전원 노이즈 특성은 도 2의 전압 레귤레이터(10, 도 1)의 전원 노이즈 특성 보다 저주파수 및 고주파수 둘 다에서 전원 노이즈 특성이 향상되었음을 알 수 있다.
도 7은 본 발명의 일실시예에 따른 내부 전원 전압 발생 방법을 설명하는 플로우 챠트이다. 도 7을 참조하면, 기준 전압(VREF)을 이용하여 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)을 발생하는 방법은, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하는 단계(S72)를 포함한다. 이 후, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교한 결과에 따라 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생하는 단계(S74)를 포함한다.
내부 전원 전압(VINT)은 반도체 장치의 PVT 및 동작 주파수에 의해 그 전압 레벨이 변하기 때문에, 변화된 내부 전원 전압(VINT) 레벨을 따라서 레플리카 전압(VREP) 레벨도 보상되어야 한다. 이를 위하여, 변화된 내부 전원 전압(VINT)과 기준 전압(VREF)을 비교하여, 그 비교 결과에 따라 레플리카 전압(VREP)을 제어하는 단계를 포함한다(S76). 변화된 내부 전원 전압(VINT) 레벨을 따라 발생되는 레플리카 전압(VREP)은 S72 단계로 피이드백 된다.
이 후, S72 단계 내지 S76 단계를 반복적으로 수행하여 내부 전원 전압(VINT) 레벨은 기준 전압(VREF) 레벨과 같아지도록 수렴하게 된다(S78).
본 실시예에서 설명되는 전압 레귤레이터(50, 도 5)는 도 8과 같은 반도체 장치에 포함될 수 있다. 도 8은, 예시적으로, 메모리 장치인 DDR-SDRAM의 회로 블락들을 보여준다. 도 8을 참조하면, 메모리 장치(700)는 DRAM 셀을 포함하는 메모리 셀 어레이(701) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들과 내부 전원 전압(VINT)을 발생하는 전압 레귤레이터(50)를 구비할 수 있다. 각종 회로 블락들은 전압 레귤레이터(50)에서 발생되는 내부 전원 전압(VINT)을 구동 전압으로 사용할 수 있다.
전압 레귤레이터(50)는, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여, 그 비교 결과에 따라 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생할 수 있다. 전압 레귤레이터(50)는, 내부 전원 전압(VINT)과 동일한 레벨의 레플리카 전압(VREP)을 발생하되, 메모리 장치(700)의 PVT 및 동작 주파수에 의해 변화된 내부 전원 전압(VINT) 레벨을 따라서 레플리카 전압(VREP) 레벨을 보상하기 위하여, 내부 전원 전압(VINT)과 기준 전압(VREF)을 비교하고, 그 비교 결과에 따라 레프리카 전압(VREP)을 제어할 수 있다. 전압 레귤레이터(50)는 내부 전원 전압(VINT)의 레벨이 기준 전압(VREF)의 레벨과 같아지도록 수렴하게 된다.
타이밍 레지스터(702)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(702)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(702)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(704)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(704)에 저장될 수 있다. 프로그래밍 레지스터(704)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(706)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(706)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(708)를 통하여 칼럼 디코더(710)나 출력 버퍼(712)로 제공할 수 있다.
어드레스 레지스터(720)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(722)를 통하여 로우 디코더(724)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(708)를 통하여 칼럼 디코더(710)로 제공될 수 있다. 로우 어드레스 버퍼(722)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(724)로 제공할 수 있다. 또한, 어드레스 레지스터(720)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(726)로 제공할 수 있다.
로우 디코더(724)는 로우 어드레스 버퍼(722)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(710)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(700)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(730)는 로우 디코더(724)와 칼럼 디코더(710)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(712)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(732)를 통하여 메모리 셀 어레이(701)로 제공되며, 입출력 컨트롤러(734)는 데이터 입력 레지스터(732)를 통한 데이터 전달 동작을 제어할 수 있다.
도 9는 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 반도체 장치(110)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 반도체 장치(110)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.
반도체 장치(110)는 도 8의 DDR-SDRAM(700)과 같은 휘발성 메모리 소자 또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 반도체 장치(110)는 본 발명의 실시예들에 따른 폐쇄 피이드백 루프를 통해 가변되는 내부 전원 전압(VINT) 레벨을 따라 발생된 레플리카 전압(VREP)이 피이드백되는 전압 레귤레이터를 포함할 수 있다. 전압 레귤레이터는, 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여, 그 비교 결과에 따라 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생할 수 있다. 전압 레귤레이터는, 내부 전원 전압(VINT)과 동일한 레벨의 레플리카 전압(VREP)을 발생하되, 메모리 장치(700)의 PVT 및 동작 주파수에 의해 변화된 내부 전원 전압(VINT) 레벨을 따라서 레플리카 전압(VREP) 레벨을 보상하기 위하여, 내부 전원 전압(VINT)과 기준 전압(VREF)을 비교하고, 그 비교 결과에 따라 레프리카 전압(VREP)을 제어할 수 있다. 전압 레귤레이터는 기준 전압(VREF)의 레벨과 같도록 수렴하는 내부 전원 전압(VINT)을 발생할 수 있다.
도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 반도체 장치(110)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(110)를 액세스할 수 있다. 컨트롤러(920)는 반도체 메모리 장치(110)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.
컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 장치(110)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(110)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.
반도체 장치(110)에는 본 발명의 실시예들에 따라 폐쇄 피이드백 루프를 통해 가변되는 내부 전원 전압(VINT) 레벨을 따라 발생된 레플리카 전압(VREP)이 피이드백되는 전압 레귤레이터가 배치될 수 있다. 전압 레귤레이터는 기준 전압(VREF)과 내부 전원 전압(VINT)을 비교하고, 기준 전압(VREF)과 레플리카 전압(VREP)을 비교하여, 그 비교 결과에 따라 외부 전원 전압(VEXT)으로부터 내부 전원 전압(VINT)과 레플리카 전압(VREP)을 발생할 수 있다. 전압 레귤레이터는, 내부 전원 전압(VINT)과 동일한 레벨의 레플리카 전압(VREP)을 발생하되, 메모리 장치(700)의 PVT 및 동작 주파수에 의해 변화된 내부 전원 전압(VINT) 레벨을 따라서 레플리카 전압(VREP) 레벨을 보상하기 위하여, 내부 전원 전압(VINT)과 기준 전압(VREF)을 비교하고, 그 비교 결과에 따라 레프리카 전압(VREP)을 제어할 수 있다. 전압 레귤레이터는 기준 전압(VREF)의 레벨과 같도록 수렴하는 내부 전원 전압(VINT)을 발생할 수 있다.
반도체 장치(110)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다. 예를 들면, 반도체 장치(110)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 장치(110)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 장치(110)는 복수의 메모리 장치를 포함할 수 있다. 저장 매체로서 반도체 장치(110)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 11은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 인터페이스부(910), 컨트롤러(1020) 그리고 반도체 장치(110)를 포함한다. 인터페이스부(910)는, 도 10에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 반도체 장치(110)는 본 발명의 실시예들에 따른 폐쇄 피이드백 루프를 통해 가변되는 내부 전원 전압(VINT) 레벨을 따라 발생된 레플리카 전압(VREP)이 피이드백되는 전압 레귤레이터가 배치되는 플래쉬 메모리 소자를 포함하는 반도체 디스크 장치(SSD)로 구성될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다.
컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 반도체 장치(110)를 액세스하게 될 것이다.
도 10 및 도 11에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
도 12를 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.
메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 폐쇄 피이드백 루프를 통해 가변되는 내부 전원 전압(VINT) 레벨을 따라 발생된 레플리카 전압(VREP)이 피이드백되는 전압 레귤레이터가 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 30, 50 : 전압 레귤레이터 32, 52 : 증폭부
12, 32a, 32b, 52a, 52b, 64 : 증폭기
51 : 제어부 54, 60, 66 : 스위칭부
16, 36, 56 : 클럭 발생 회로 62 : 레플리카 부하부
700 : 반도체 장치 800 : 전자 시스템
900, 1000 : 메모리 시스템 1100 : 컴퓨터 시스템

Claims (10)

  1. 기준 전압과 내부 전원 전압을 비교하고 상기 기준 전압과 레플리카 전압을 비교하여, 그 비교 결과들에 따라 외부 전원 전압으로부터 상기 내부 전원 전압과 상기 레플리카 전압을 발생하는 제어부; 및
    상기 내부 전원 전압과 동일한 전압 레벨을 갖는 상기 레플리카 전압을 발생하되, 상기 기준 전압과 상기 내부 전원 전압을 비교하여 그 비교 결과에 따라 상기 레플리카 전압을 제어하는 레플리카 부하부를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  2. 제1항에 있어서, 상기 제어부는
    상기 기준 전압과 상기 내부 전원 전압을 비교하고, 상기 기준 전압과 상기 레플리카 전압을 비교하여 출력 신호를 발생하는 증폭부;
    상기 증폭부의 출력 신호에 응답하여 상기 외부 전원 전압을 상기 내부 전원 전압으로 공급하는 제1 스위칭부; 및
    상기 증폭부의 출력 신호에 응답하여 상기 외부 전원 전압을 상기 레플리카 전압으로 공급하는 제2 스위칭부를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  3. 제2항에 있어서, 상기 증폭부는
    상기 기준 전압과 상기 레플리카 전압을 비교하여 상기 출력 신호를 출력하는 제1 증폭기; 및
    상기 기준 전압과 상기 내부 전원 전압을 비교하여 상기 출력 신호를 출력하는 제2 증폭기를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  4. 제2항에 있어서, 상기 제1 스위칭부는
    상기 외부 전원 전압이 그 소스에 연결되고, 상기 증폭부의 출력 신호가 그 게이트에 연결되고, 상기 내부 전원 전압이 그 드레인에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터.
  5. 제2항에 있어서, 상기 제2 스위칭부는
    상기 외부 전원 전압이 그 소스에 연결되고, 상기 증폭부의 출력 신호가 그 게이트에 연결되고, 상기 레플리카 전압이 그 드레인에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터.
  6. 제1항에 있어서, 상기 레플리카 부하부는
    상기 기준 전압과 상기 내부 전원 전압을 비교하여 출력 신호를 발생하는 증폭기; 및
    상기 레플리카 전압과 접지 전압 사이에 연결되고, 상기 증폭기의 출력 신호에 응답하여 턴온되는 스위칭부를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  7. 제6항에 있어서, 상기 스위칭부는
    상기 레플리카 전압이 그 드레인에 연결되고, 상기 증폭기의 출력 신호가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터.
  8. 기준 전압과 내부 전원 전압을 비교하고, 상기 기준 전압과 레플리카 전압을 비교하여 출력 신호를 발생하는 증폭부;
    상기 증폭부의 출력 신호에 응답하여 외부 전원 전압을 상기 내부 전원 전압으로 공급하는 제1 스위칭부;
    상기 증폭부의 출력 신호에 응답하여 상기 외부 전원 전압을 상기 레플리카 전압으로 공급하는 제2 스위칭부;
    상기 내부 전원 전압과 접지 전압 사이에 연결되고, 클럭 신호들을 발생함에 따라 상기 내부 전원 전압의 레벨이 가변하는 클럭 발생 회로; 및
    상기 레플리카 전압과 상기 접지 전압 사이에 연결되고, 상기 클럭 발생 회로의 부하와 동일한 부하를 가지고, 상기 내부 전원 전압과 상기 기준 전압을 비교하고, 그 비교 결과에 따라 상기 레프리카 전압을 제어하는 레플리카 부하부를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  9. 기준 전압과 내부 전원 전압을 비교하고 상기 기준 전압과 레플리카 전압을 비교하고, 그 비교 결과에 따라 외부 전원 전압으로부터 상기 내부 전원 전압과 상기 레플리카 전압을 발생하는 단계; 및
    상기 내부 전원 전압과 동일한 레벨의 상기 레플리카 전압을 발생하되, 상기 내부 전원 전압과 상기 기준 전압을 비교하고, 그 비교 결과에 따라 상기 레프리카 전압을 제어하는 단계를 구비하고,
    상기 내부 전원 전압의 레벨은 상기 기준 전압의 레벨에 수렴하는 것을 특징으로 하는 전압 발생 방법.
  10. 내부 전원 전압을 발생하는 전압 레귤레이터를 갖는 반도체 장치; 및
    상기 반도체 장치를 제어하는 프로세서 장치를 구비하고,
    상기 전압 레귤레이터는
    기준 전압과 상기 내부 전원 전압을 비교하고 상기 기준 전압과 레플리카 전압을 비교하여 외부 전원 전압으로부터 상기 내부 전원 전압과 상기 레플리카 전압을 발생하고, 상기 내부 전원 전압과 동일한 레벨의 상기 레플리카 전압을 발생하되, 상기 내부 전원 전압과 상기 기준 전압을 비교하여 상기 레프리카 전압을 제어하는 것을 특징으로 하는 전자 시스템.
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