TWI431633B - 記憶體電路、系統以及操作方法 - Google Patents

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Description

記憶體電路、系統以及操作方法
本發明係有關於半導體電路，且特別有關於記憶體電路、系統以及操作方法。
記憶體電路有多種實施方式。動態隨機存取記憶體(DRAM)與靜態隨機存取記憶體(SRAM)電路即常見的記憶體電路。動態隨機存取記憶體電路包括複數個記憶單元。各記憶單元可採用電容式儲存技術，其中以一電容之電荷量反應其所儲存的資料。該等記憶單元組合而成的矩陣可用來實現動態記憶單元陣列，且為存取該矩陣，各記憶單元具有對應的一存取電晶體。讀取一記憶單元時，須致動該記憶單元所對應之字元線(WL)，以經該記憶單元之存取電晶體的閘極(或控制端)將該存取電晶體導通。導通的存取電晶體會將記憶單元之上述電容耦接至一位元線(BL)，由該位元線耦接至一感測放大器，由該感測放大器感測該電容的電位，進而判斷出該記憶單元所儲存的資料。
本發明揭露記憶體電路、系統與操作方法。
在記憶體電路的一種實施方式中，一記憶體電路包括至少一個記憶單元，以電荷方式儲存資料，且耦接一字元線以及一位元線。該記憶體電路包括一位元線參考電位供應裝置。該位元線參考電位供應裝置用於提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值隨著該電源電位變動。
在本案記憶體系統的一種實施方式中，一記憶體系統包括一記憶體電路、以及耦接該記憶體電路的一處理器。該記憶體電路包括至少一個記憶單元，以電荷方式儲存資料，且耦接一字元線以及一位元線。該記憶體電路包括一位元線參考電位供應裝置。該位元線參考電位供應裝置用於提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值隨著該電源電位變動。該處理器用於存取上述記憶單元。
在本案記憶體操作方法的一種實施方式中，所存取的一記憶體電路具有至少一個記憶單元。上述記憶單元以電荷方式儲存資料，且耦接一字元線以及一位元線。上述操作方法包括提供一位元線參考電位給上述位元線，且令該位元線參考電位與一電源電位的比值為可調式。
以下列舉多個實施方式與相關圖示以幫助了解本發明。
在記憶體技術中，常見一位元線參考電位施加於記憶體之位元線上。通常，該位元線參考電位是以一固定比例隨電源電位(VDD)變動。例如，該位元線參考電位可固定為電源電位(VDD)的一半值，即該位元線參考電位與電源電位的比值為固定值0.5。基於此固定比值，位元線電位VBL之提升或下拉狀態可用反應記憶體電容所儲存的資料，以實現記憶體讀取操作。然而，在傳統技術中，若記憶體電路在製程-電位-溫度變異(process-voltage-temperature variations)的最糟狀態下操作，邏輯資料’1’的讀取判斷空間會小於邏輯資料’0’的讀取判斷空間。記憶單元的過小讀取判斷空間可能導致邏輯資料’1’的讀取失敗。
基於上述理由，本技術領域需要創新的記憶體電路與操作方法。
以下提供多種實施方式、或例子說明本案特徵，其中關於各種元件、結構的相關例子是用來幫助本技術領域人員了解技術內容，並非用於限制本發明的範圍。例如，以發明中的一第一特徵與一第二特徵之組合為例，在某些實施方式中，該第一特徵與該第二特徵可能以直接連結方式組合，然而，在其他實施方式中，該第一特徵與該第二特徵也可能不採直接連結方式組合，而是更具有其他特徵在兩者之間。此外，以下說明書可能在不同圖示中以同樣的標號表示相同元件。此種標號方式僅為了維持說明書簡潔易讀，並非用來限定各種實施方式與/或結構的關係。
以下揭露本案記憶體電路、系統以及操作方式的多種實施例。在某些實施方式中，記憶體電路可包括一位元線參考電位供應裝置，用以供應一位元線參考電位VBLref ，且令該位元線操考電位VBLref 與電源電位VDD的比值(VBLref /VDD)乃根據電源電位VDD變動而調整。此VBLref /VDD動態調整技術令邏輯資料’1’與邏輯資料’0’的讀取判斷空間皆落在合理值。以下揭露相關的多種實施方式，而該些實施方式並非意圖限制本發明範圍。
第1圖圖解本發明記憶體電路的一種實施方式。在第1圖中，記憶體電路100可包括一記憶體陣列101，其中具有複數條字元線以及複數條位元線。記憶體電路100可為一動態隨機存取記憶體(DRAM)電路、一嵌入式(embedded)DRAM電路、一靜態隨機存取記憶體(SRAM)電路、一嵌入式(embedded)SRAM電路、或其他記憶體電路。記憶體陣列101可包括至少一個記憶體單元101a。記憶體單元101a可耦接記憶體陣列101的一位元線BL以及一字元線WL。以DRAM記憶單元為例，記憶單元101a可包括一記憶電晶體Tc以及一電容Cc。電容Cc以其所儲存的電荷代表不同的邏輯值，如邏輯資料’0’或’1’。
必須注意的是，雖然圖中僅繪製一記憶體單元101a，記憶體陣列101尚存在其他記憶單元位於各字元線與位元線的交錯處。舉例來說，部分記憶體電路100可在一字元線區段安排8、16、32、64、128或更多欄資料。在其他實施方式中，該等字元線可垂直該等字元線排列。或者，字元線與位元線也可以其他方式排列，以形成記憶體陣列。
參閱第1圖，記憶體電路100可包括裝置110，用以提供一位元線參考電位VBLref 給位元線BL，且使該位元線參考電位VBLref 與電源電位VDD的比值(VBLref /VDD)乃根據電源電位VDD而調整。電源電位VDD可為整體電路的一內部電源電位。電源電位VDD可能隨製程-電壓-溫度變異(PVT variations)改變。如前所述，位元線參考電位VBLref 與電源電位VDD的比值(VBLref /VDD)可根據電源電位VDD調整，若電路常態電位為0.9伏特，電源電位VDD有可能在0.75至1.05伏特間變化，而位元線參考電位VBLref 與電源電位VDD的比值(VBLref /VDD)有可能在0.43至0.53之間調整。
以下敘述記憶單元101a的一讀取區間之操作。為了讀取記憶單元101a所儲存的資料，字元線WL可變化至一行選擇狀態，以導通記憶電晶體Tc。若以N通道金氧半電晶體(NMOS)實現記憶電晶體Tc，字元線WL需變化到一高準位正電位，以令記憶電晶體Tc將所對應的電容Cc耦接到位元線BL。該字元線WL由一位址解碼電路(未顯示)控制。該位址解碼電路可根據一位址判斷記憶體陣列101中某一列需啟動。在字元線WL轉換至高電位後，所控制之記憶電晶體Tc導通，將記憶單元101a的電容Cc耦接至位元線BL，使進入讀取區間的一電荷分享操作。若記憶單元101a所儲存的資料為邏輯資料’1’，電容Cc可令位元線BL電位自該位元線參考電位VBLref 上升一位元線電位變異ΔVBL。若記憶單元101a所儲存的資料為邏輯資料’0’，電容Cc可自字元線BL獲得電荷充電，因此，會將字元線BL電位自該位元線參考電位VBLref 下拉一位元線電位變異ΔVBL。
在電荷分享操作開始不久後，讀取區間進入一感測操作。位元線BL所耦接的一感測放大器(未顯示在圖中)會感測記憶單元101a所發生的位元線電位變異ΔVBL。
上述感測動作後，讀取區間可進入一回復(restore)操作。在某些實施方式下，上述回復操作可在感測操作後一個、或更多個邏輯閘延遲後開始。例如，在回復操作中，位元線BL可耦接一高電位，使位元線電位VBL自位元線參考電位VBLref 與感測到的位元線電位變異ΔVBL之和上升至邏輯資料’1’的高電位，或逼近電源電位VDD。此時，字元線WL仍為啟動，因此位元線BL的高電位可被耦至記憶單元101a內。記憶單元101a的記憶電晶體Tc將耦接字元線BL之高電位至電容Cc，致使電容Cc所儲存的電荷復原，供將來之記憶單元101a讀取使用。
讀取區間的結束操作可包括：以行選擇線(通稱CSL，未顯示在圖中)將區域位元線(包括圖中所示位元線BL)耦接到總體位元線(通稱GBL，未顯示在圖中)。此操作令位元線BL上電位所代表的資料耦接至整體位元線GBL供記憶體陣列101的外接電路(未顯示在圖中)使用。必須注意聲明的是，上述關於讀取區間之敘述僅為一種記憶體讀取技術的一種實施方式。本技術領域人員可能對上述讀取方式進行修改、或增加步驟，產生應用本發明特徵的多種變形技術。
以下討論記憶單元上述讀取區間動作的模擬結果。表格1是關於高溫一最差狀態下的模擬結果。該最差狀態可為製程-電壓-溫度變異(PVT variations)的SSS狀態，SSS狀態下，PMOS電晶體、NMOS電晶體以及記憶體電路之記憶單元之操作速度極慢。
上述模擬環境中，常態電位為0.9伏特且理想的電源電位VDD應當等於該常態電位0.9伏特。然而，在SSS狀態下，電源電位VDD可能位移到1.035伏特。在上述表格中，字元線致動電位VPP施加於字元線WL上，用以導通記憶電晶體Tc。上述模擬其讀取頻率約500MHz，且為高溫狀態，溫度為125度C。
在傳統記憶體電路中，位元線參考電位VBLref 與電源電位VDD的比值VBLref /VDD的比值為定值，例如，VBLref =VDD/2。在一般操作中，電源電位VDD可為約0.9伏特且位元線參考電位VBLref 可為約0.45伏特；此時，邏輯資料’0’與’1’皆可被正常讀取。然而，若記憶體電路操作在SSS狀態，電源電位VDD飄移到約1.035伏特。上述固定VBLref /VDD的比值，例如0.5，會導致位元線參考電位VBLref 上升到0.518伏特。根據表格1所示模擬結果，位元線電位變異ΔVBL在邏輯資料’0’的狀態下為123mV，在邏輯資料’1’的狀態下為66mV。邏輯資料’1’所產生的位元線電位變異ΔVBL相當小，可能導致感測放大器無法感測之，致使記憶單元中的邏輯資料’1’無法被讀取。總結之，傳統記憶體電路的固定VBLref /VDD值會導致其在製程-電位-溫度變異(PVT variation)之SSS狀態下無法正確讀取邏輯資料’1’。
然而，第1圖技術可克服上述問題，其中藉由記憶體電路100內裝置110(或稱位元線參考電位供應裝置)供應位元線參考電位VBLref 給位元線BL，且裝置110使位元線參考電位VBLref 對電源電位VDD的比值(VBLref /VDD)為可調式。以下舉例說明之。在一般操作中，電源電位VDD約為0.9伏特，位元線參考電位VBLref 對電源電位VDD的比值可約為0.5(即位元線參考電位VBLref 約為0.45伏特)。但是，若記憶體改操作在SSS狀態下，裝置110改提供該位元線BL約0.414伏特的位元線參考電位VBLref 。由於SSS狀態下，電源電位可能飄移到1.035伏特，如此一來位元線參考電位VBLref 對電源電位VDD的比值(VBLref /VDD)可為約0.4。參閱表1最後一列所示之模擬結果，記憶單元儲存邏輯資料’0’時，位元線電位變異ΔVBL約為98mV，且記憶單元儲存邏輯資料’1’時，位元線電位變異ΔVBL約為97mV。與表格1中VBLref /VDD比值為0.5的該列相較，所揭露之VBLref /VDD可調式技術使記憶單元邏輯資料’0’所對應的位元線電位變異ΔVBL下降，但使記憶單元邏輯資料’1’所對應的位元線變異ΔVBL上升。因此，記憶單元內無論儲存邏輯資料’0’或邏輯資料’1’皆可正確地被感測放大器感測到。無論是邏輯資料’0’或’1’都可被正常讀取。
表格2顯示另一模擬結果，其中，模擬環境為低溫環境(約-40度C)，對應的是製程-電位-溫度變異(PVT variations)的SSS狀態。
在低溫下，位元線參考電位VBLref 與電源電位VDD的比值VBLref /VDD可調整為0.4。如此一來，記憶單元邏輯資料’0’所對應的位元線電位變異ΔVBL約為104mV，且記憶單元邏輯資料’1’所對應的位元線電位變異ΔVBL約為117mV。與VBLref /VDD為0.5的模擬結果相較，記憶單元邏輯資料’0’所對應的位元線電位變異ΔVBL下降，且記憶單元邏輯資料’1’所對應的位元線電位變異ΔVBL上升。因此，記憶單元所儲存的邏輯資料’0’與記憶單元邏輯’1’所對應的位元線電位變異ΔVBL皆可由位元線所耦接的感測放大器正確感測。藉由將VBLref /VDD調整為0.4，記憶單元內的邏輯資料’0’與’1’皆可被正確讀取。
根據前述內容，裝置110可根據電源電位VDD提供位元線參考電位VBLref ，以使VBLref /VDD為可調。舉例說明之，在一般操作下，記憶體電路100的位元線參考電位VBLref 與電源電位VDD的比值VBLref /VDD可設定為約0.5；而在SSS狀態下，記憶體電路100的VBLref /VDD可設定為0.4。藉由調整VBLref /VDD，記憶體電路100不論是在一般操作中、或製程-電位-溫度變異(PVT variations)的SSS狀態下都可正確存取邏輯資料’0’與’1’。
第2圖圖解位元線參考電位供應裝置的一種實施方式。圖中，裝置110(或稱位元線參考電位供應裝置)提供一位元線參考電位VBLref ，其中可包括一穩壓器210以及一裝置220。穩壓器210耦接位元線BL。裝置220又稱偏壓供應裝置，用以提供一偏壓Vbias 。偏壓Vbias 與電源電位VDD的比值Vbias /VDD為可調式。裝置220耦接穩壓器210。
參閱第2圖，穩壓器210用於穩壓且/或放大該裝置220所提供的偏壓Vbias 。在多種實施方式中，穩壓器210可包括一放大器211。放大器211的輸出端可被耦接至位元線BL。放大器211的輸入端可耦接裝置220以接收該偏壓Vbias 。穩壓器210可更包括電阻213與215。電阻213一端耦接放大器211的輸出端，且另一端經電阻215耦接一低電位－如VSS或接地。電阻213與215之連結端點的電位作為一回授信號輸入放大器211的另一輸入端。必須聲明的是，圖中所示穩壓器210結構僅為一種實施方式，電阻(包括213、215)的數量也只是一種實施方式，並非意圖限制本發明範圍。
參閱第2圖，其中裝置220可包括一電位補償電路230、與耦接該電位補償電路230的一自偏壓電路240。電位補償電路230之輸出可耦接穩壓器210。該自偏壓電路230可控制該電位補償電路，以調整裝置220所輸出的偏壓Vbias 值。
在多種實施方式中，電位補償電路230可包括開關231、232以及電阻235、237。開關231與233可為NMOS電晶體、PMOS電晶體、其他電晶體元件、或開關元件、以及/或該些元件之組合。電阻235與237可具有相同或不同的電阻值。開關231可耦接在電阻235與一低電位端(如VSS或接地)之間，且其閘極可耦接電源電位VDD。電阻235可耦接電阻237以耦接該電源電位VDD。電阻235與237連結端可作為電位補償電路230之輸出端，耦接至穩壓器210。開關233則耦接在電位補償電路230輸出端與一低電位(如VSS或接地)之間，且其閘極可耦接該自偏壓電路240，且開關233。必須聲明的是，開關231、233與電阻235、237的數量與結構並非用來限制本案範圍，僅是作說明例使用。
自偏壓電路240可包括至少一飽和模式電晶體241以及至少一個電阻243，其中該飽和模式電晶體241以及電阻243之連結端可作為該自偏壓電路240的輸出端，以耦接電位補償電路230。飽和模式電晶體241可耦接於該自偏壓電路240上述輸出端與一低電位(如VSS或接地)之間。飽和模式電晶體241可用於降低第1圖所示記憶體電路100的製程-電位-溫度變異(PVT variations)影響。電阻243可為一單一電阻元件或串聯組成的複數個電阻元件，可耦接在電源電位VDD以及自偏壓電路240之輸出端之間。必須聲明的是，所示飽和模式電晶體241與電阻243的結構與數量儘是用於說明本案內容，並非意圖限制本發明範圍。
以下圖2實施方式提供位元線參考電位VBLref ，且令VBLref /VDD為動態調整的技術。在一讀取區間中，電位VDD施加於上述自偏壓電路240以及電位補償電路230。電源電位VDD使開關231導通，使電阻235一端耦接至低電位VSS且另一端(電阻235與237的連結端)得以提供一電位作為偏壓Vbias 。此外，在電源電位VDD供電下，自偏壓電路240得以輸出信號導通開關233，將電阻235與237的連結端耦接至VSS以下拉偏壓Vbias 的值。電阻235與237連結端點上的偏壓Vbias 下拉程度會隨電源電位VDD變動而調整。因此，偏壓供應裝置220所提供的偏壓Vbias 會使Vbias /VDD隨電源電位VDD的值變動。
在多種實施方式中，偏壓Vbias 與電源電位VDD的比值(Vbias /VDD)相對不同電源電位VDD可具有不同的變化率。當電源電位VDD等於或大於一常態電位時，Vbias /VDD可包括一第一變化率之變化。當電源電位VDD小於常態電位時，Vbias /VDD可包括一第二變化率的變化。上述第一變化率快於第二變化率。舉例說明之，假設常態電位約為0.9伏特。若電源電位VDD小於0.9伏特，該自偏壓電路240可能輸出較小的電位，使導通的開關233以較小的量下拉偏壓Vbias 。反之，若電源電位VDD等於或大於0.9伏特，該自偏壓電路240可輸出較大的電位，使導通的開關233以較大的量下拉偏壓Vbias 電位。換句話說，相較於電源電位VDD小於電位0.9伏特的狀況，電源電位VDD等於或高於電位0.9伏特時，愈高的電源電位VDD會令偏壓Vbias 產生愈大的變化。在某些實施方式中，偏壓Vbias 與電源電位VDD的比值(Vbias /VDD)可隨時跟著電源電位VDD變化。
第3圖圖解圖1位元線參考電位供應裝置110的另一種實施方式，用以提供一位元線參考電位VBLref 給位元線。在圖3所示實施方式中，位元線參考電位供應裝置110可包括一穩壓器310以及一偏壓供應裝置320。穩壓器310提供位元線參考電位VBLref 耦接至位元線BL。偏壓供應裝置320提供一偏壓Vbias 給穩壓器310。偏壓Vbias 與電源電位VDD的比值Vbias /VDD為可調式。第3圖穩壓器310所示元件與第2圖穩壓器210相同，因此以圖2所示標號加上100標示之。
參閱第3圖，偏壓供應裝置320可包括一比較器321。比較器321控制開關322、323的動作，以傳遞一信號至該偏壓供應裝置320輸出端作為上述偏壓Vbias 耦接至穩壓器310。在某些實施方式中，開關322與323各可包括至少一傳輸閘、電晶體、或其他開關元件、且/或上述元件的組合。在某些實施方式中，偏壓供應裝置320更可包括一反相器326，將比較器321輸出信號反相以用於控制開關322與323。此外，偏壓供應裝置320可更包括電位供應器324與325，以提供比較器321輸入信號。電位供應器324與325的輸出信號更分別耦接至開關322與323。比較器321之比較結果會選擇導通開關322或323，以將電位供應器324或325提供的信號傳遞至裝置320輸出端作為偏壓Vbias 使用。在多種實施方式中，電位供應器324可包括電阻324a與324b，串接於電源電位VDD與一低電位(如VSS或接地)之間。電位供應器324的輸出端可耦接至開關322的一端以及該比較器321的輸入端。另位，電位供應器325可為一定值電位供應器，或者，在其他實施方式中，電位供應器325可以不同於電位供應器324的方式實現，用以根據電源電位VDD變化提供一參考電位。必須聲明的是，第3圖所示電位供應器324與325僅為一種實施方式，並非意圖限定本說明書保護範圍。
比較器321用於自至少兩個參考電位中選擇出電位值較低者，並根據選擇結果導通對應的開關，使裝置320輸出較低的參考電位。舉例說明之，比較器321可自電位供應器324、325分別接收兩個參考電位V1、V2。在某些實施方式中，參考電位V1可根據電源電位VDD變化，且參考電位V2可如第4圖所示為定值。以圖4為例，假設常態電壓為0.9伏特，若電源電位VDD低於0.9伏特，參考電位V1低於參考電位V2，比較器321輸出信號以及其反相信號(經反相器326作用)會導通開關322，使參考電位V1輸出裝置320作為偏壓Vbias 。若電源電位VDD等於或大於常態電位(如0.9伏特)，參考電位V2低於參考電位V1，比較器321輸出信號以及其反相信號(經反相器326作用)會導通開關323，使參考電位V2輸出裝置320作為偏壓Vbias 使用。在參考電位V1與V2等值的狀態下，比較器321可使V1與V2任一輸出以作為偏壓Vbias 。
參閱第4圖，偏壓Vbias 與電源電位VDD的比值(Vbias /VDD)可有至少兩種選擇，例如比值R1、R2。比值R1為參考電位V1與電源電位VDD的比值(V1/VDD)。比值R2為參考電位V2與電源電位VDD的比值(V2/VDD)。藉由比較參考電位V1與V2，裝置320(第3圖)可輸出較低者作為偏壓Vbias 使用。必須聲明的是，偏壓Vbias 與電源電位VDD的比值(Vbias /VDD)可有多於兩種以上的選擇，例如：3種、4種或5種比例選擇。隨著Vbias /VDD的選擇性增加，本技術領域者有可能隨之增加開關與電位供應器的數量，且據以修改開關與電位供應器的結構，以產生合適的偏壓供應裝置。
第5圖圖解一記憶體系統，其中包括前述記憶體電路。如圖所示，記憶體系統500可具有一處理器510，耦接記憶體電路100。處理器510可用來讀取記憶體電路100內記憶單元(如圖1所示101a)所儲存的資料。在某些實施方式中，處理器510可為一處理單元、中央處理單元、數位信號處理器、或其他得以用來讀取記憶體電路100內資料的處理器。
在某些實施方式中，包括處理器510以及記憶體電路100的記憶體系統可以結構以及電子方式耦接一印刷線路板或一印刷電路板，以形成一電子裝置。該電子裝置可用於電腦、無線通訊裝置、電腦週邊產品、遊樂器或其他任何電子產品。
在某些實施方式中，具有記憶體電路100的記憶體系統500可提供在積體電路(integrated circuit)中提供一整個電子系統，以實現系統單晶片(SOC)、或系統積體電路(system on integrated circuit)裝置。上述系統單晶片裝置可在單一積體電路中提供一手機、一個人行動助理、一數位錄影裝置、一數位攝錄像機、一數位像機、一MP3播放器、或其他任何電子產品之所需的電路。
以上內容以多種實施方式描述本發明特徵，以使本技術領域人員可據以了解本發明的內容。然而，本技術領域人員可能會以本發明揭露技術為基礎，對其進行修改而產生其他變形，以解決同樣的問題或達到同樣的功能。必須聲明的是，該些變形事實上仍是牽涉本案所揭露技術。任何基於已知技術與本案揭露內容所作的變形或替代技術，實已涉及本案發明範圍。
100．．．記憶體電路
101．．．記憶體陣列
101a．．．記憶單元
110．．．本案的位元線參考電位供應裝置
210．．．穩壓器
211．．．放大器
213、215．．．電阻
220．．．偏壓供應裝置
230．．．電位補償電路
231、233．．．開關
235、237．．．電阻
240．．．自偏壓電路
241．．．飽和模式電晶體
243．．．電阻
310．．．穩壓器
311．．．放大器
313、315．．．電阻
320．．．偏壓供應裝置
321．．．比較器
322、323．．．開關
324．．．電位供應器
324a、324b．．．電阻
325‧‧‧電位供應器
326‧‧‧反相器
500‧‧‧記憶體系統
510‧‧‧處理器
BL‧‧‧位元線
Cc‧‧‧記憶單元內儲存資料用的電容
R1、R2‧‧‧Vbias /VDD的不同選擇
Tc‧‧‧記憶電晶體
WL‧‧‧字元線
V1、V2‧‧‧第一、第二參考電位
Vbias ‧‧‧偏壓
VBLref ‧‧‧位元線參考電位
VDD‧‧‧電源電位
VSS‧‧‧低電位
第1圖圖解本發明記憶體電路的一種實施方式；
第2圖圖解位元線參考電位供應裝置的一種實施方式；
第3圖圖解位元線參考電位供應裝置的另一種實施方式；
第4圖圖解偏壓Vbias 與電源電位VDD的一種相對關係；以及
第5圖圖解一記憶體系統，其中包括前述記憶體電路。
100．．．記憶體電路
101．．．記憶體陣列
101a．．．記憶單元
110．．．本案的位元線參考電位供應裝置
BL．．．位元線
Cc．．．記憶單元內儲存資料用的電容
Tc．．．記憶電晶體
WL．．．字元線
VBLref ．．．位元線參考電位

Claims (22)

  1. 一種記憶體電路，包括：至少一個記憶單元，以電荷形式儲存資料，且與一字元線與一位元線耦接；以及一位元線參考電位供應裝置，提供一位元線參考電位給該位元線，使該位元線參考電位與一電源電位的比值隨該電源電位變動而調整，其中，該位元線於該記憶單元的一讀取區間的一電荷分享操作係自該位元線參考電位變異。
  2. 如申請專利範圍第1項所述之記憶體電路，其中上述位元線參考電位供應裝置包括：一穩壓器，耦接上述位元線以提供該位元線上述位元線參考電位；以及一偏壓供應裝置，供應一偏壓於該穩壓器的一輸入端，其中該偏壓供應裝置令上述偏壓與電源電位的比值會根據該電源電位調適。
  3. 如申請專利範圍第2項所述之記憶體電路，其中，上述偏壓與電源電位之比值在該電源電壓等於或大於一常態電位時以一第一變化率變化，且在該電源電壓小於該常態電位時以一第二變化率變化，且該第一變化率大於該第二變化率。
  4. 如申請專利範圍第3項所述之記憶體電路，其中該偏壓供應裝置包括：一電位補償電路，耦接該穩壓器以提供上述偏壓給該穩壓器；以及 一自偏壓電路，耦接該電位補償電路，用以控制該電位補償電路調整所供應之上述偏壓。
  5. 如申請專利範圍第4項所述之記憶體電路，其中，該自偏壓電路包括至少一個飽和模式電晶體經至少一個電阻耦接上述電源電位，且該飽和模式電晶體與上述電阻的連結點形成該自偏壓電路一輸出端用以耦接該電位補償電路。
  6. 如申請專利範圍第5項所述之記憶體電路，其中該電位補償電路包括：一開關，耦接於該電位補償電路一輸出端與一低電位之間，且由該自偏壓電路的上述輸出端之信號控制導通狀況，以調整該電位補償電路上述輸出端所提供的上述偏壓。
  7. 如申請專利範圍第2項所述之記憶體電路，其中上述偏壓與電源電位的比值至少有兩種選擇。
  8. 如申請專利範圍第7項所述之記憶體電路，其中上述偏壓供應裝置包括：一第一開關，用以耦接一第一參考電位至該穩壓器；一第二開關，用以耦接一第二參考電位至該穩壓器；以及一比較器，比較上述第一與第二參考電位，以控制上述第一與第二開關的導通狀態；其中，該比較器選出上述第一、第二參考電位中較低值者，且導通上述第一與第二開關中對應者。
  9. 如申請專利範圍第8項所述之記憶體電路，其中 上述第一參考電位為定值，且上述第二參考電位隨上述電源電位變動。
  10. 一種記憶體系統，包括：一記憶體電路，包括：至少一個記憶單元，以電荷形式儲存資料，且與一字元線與一位元線耦接；以及一位元線參考電位供應裝置，提供一位元線參考電位給該位元線，且使該位元線參考電位與一電源電位的比值隨該電源電位變動而調整；以及一處理器，耦接該記憶體電路以讀取上述記憶單元所儲存的資料，其中，該位元線於該記憶單元的一讀取區間的一電荷分享操作係自該位元線參考電位變異。
  11. 如申請專利範圍第10項所述之記憶體系統，其中上述位元線參考電位供應裝置包括：一穩壓器，耦接上述位元線以提供該位元線上述位元線參考電位；以及一偏壓供應裝置，供應一偏壓於該穩壓器的一輸入端，其中該偏壓供應裝置令上述偏壓與電源電位的比值會根據該電源電位調適。
  12. 如申請專利範圍第11項所述之記憶體系統，其中，上述偏壓與電源電位之比值在該電源電壓等於或大於一常態電位時以一第一變化率變化，且在該電源電壓小於該常態電位時以一第二變化率變化，且該第一變化率大於該第二變化率。
  13. 如申請專利範圍第12項所述之記憶體系統，其中該偏壓供應裝置包括：一電位補償電路，耦接該穩壓器以提供上述偏壓給該穩壓器；以及一自偏壓電路，耦接該電位補償電路，用以控制該電位補償電路調整所供應之上述偏壓。
  14. 如申請專利範圍第13項所述之記憶體系統，其中，該自偏壓電路包括至少一個飽和模式電晶體經至少一個電阻耦接上述電源電位，且該飽和模式電晶體與上述電阻的連結點形成該自偏壓電路一輸出端用以耦接該電位補償電路。
  15. 如申請專利範圍第14項所述之記憶體系統，其中該電位補償電路包括：一開關，耦接於該電位補償電路一輸出端與一低電位之間，且由該自偏壓電路的上述輸出端之信號控制導通狀況，以調整該電位補償電路上述輸出端所提供的上述偏壓。
  16. 如申請專利範圍第11項所述之記憶體系統，其中上述偏壓與電源電位的比值至少有兩種選擇。
  17. 如申請專利範圍第16項所述之記憶體系統，其中上述偏壓供應裝置包括：一第一開關，用以耦接一第一參考電位至該穩壓器；一第二開關，用以耦接一第二參考電位至該穩壓器；以及一比較器，比較上述第一與第二參考電位，以控制 上述第一與第二開關的導通狀態；其中，該比較器選出上述第一、第二參考電位中較低值者，且導通上述第一與第二開關中對應者。
  18. 如申請專利範圍第17項所述之記憶體系統，其中上述第一參考電位為定值，且上述第二參考電位隨上述電源電位變動。
  19. 一種操作一記憶體電路的方法，該記憶體電路包括至少一個記憶單元，該記憶單元以電荷方式儲存資料、且耦接一字元線以及一位元線，上述方法包括：提供一位元線參考電位給該位元線，使該位元線參考電位與一電源電位的比值為可調式；且使該位元線於該記憶單元的一讀取區間的一電荷分享操作係自該位元線參考電位變異。
  20. 如申請專利範圍第19項所述之操作一記憶體電路的方法，其中上述提供位元線參考電位給該位元線的步驟包括：提供一偏壓，以令該偏壓與上述電源電位的比值為可調式；以及穩壓該偏壓以提供上述位元線參考電位。
  21. 如申請專利範圍第20項所述之操作一記憶體電路的方法，其中，上述偏壓與電源電位之比值在該電源電壓等於或大於一常態電位時以一第一變化率變化，且在該電源電壓小於該常態電位時以一第二變化率變化，且該第一變化率大於該第二變化率。
  22. 如申請專利範圍第20項所述之操作一記憶體電 路的方法，其中上述偏壓與電源電位的比值至少有兩種選擇。
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