JP3768055B2 - 強誘電体型記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体型トランジスター（スイッチ）と強誘電体型キャパシターによって記憶素子（メモリーセル）が構成され、半導体型トランジスターのＯＮ／ＯＦＦによって活性化させる記憶素子（メモリーセル）を選択し、強誘電体キャパシターの分極の方向によって情報を記憶する強誘電体型記憶装置に関する。さらに詳しくは、１つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターと１つの強誘電体型キャパシターでメモリーセルが構成され、メモリーセルから出力された電位（強誘電体型キャパシターに蓄積されていた情報）をリファレンスレベルと比較して増幅する（１Ｔ１Ｃ型強誘電体メモリーと呼ばれる）タイプの強誘電体型記憶装置に関する。
【０００２】
【従来の技術】
図７は、特開平１０−５００７５号公報に開示されている従来のリファレンスレベル発生回路を簡略化して示したものである。このリファレンスレベル発生回路は、メモリーセルと全く同じ構成の２つのリファレンスセル（Ｒｅｆ−Ｃｅｌｌ１０２およびＲｅｆ−Ｃｅｌｌ１０３）を用いて、各々“Ｌ”データ（Ｄｅｔａ“０”）と“Ｈ”データ（Ｄａｔｅ“１”）を出力し、その２つの電位をショートさせて、“Ｈ”データと“Ｌ”データの中間レベルをリファレンスレベルとして作成するものである。
【０００３】
すなわち、図１１のタイミングチャートに示すように、ＲＷＬ信号をアクティブ（“Ｈ”レベル）にすることにより、リファレンスセルＲｅｆ−Ｃｅｌｌ１０２から図７に示すビット線１００ａにＤａｔａ“０”を反転したデータを出力し、リファレンスセルＲｅｆ−Ｃｅｌｌ１０３からビット線１００ｂにＤａｔａ“１”を反転したデータを出力する。この間にＢＳＨ信号をアクティブ（“Ｈ”レベルのパルス）にすることにより、図７に示すスイッチトランジスタ（以下、スイッチＴｒと称する）１０１を導通させて両リファレンスセル１０２、１０３の出力をショートして、ビット線１００ａおよび１００ｂの電位を”Ｈ”データと”Ｌ”データの中間レベルにする。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図７には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【０００４】
この方式を用いた場合には、メモリーセルとリファレンスセルとが全く同じ構成であり、２つのリファレンスセル１０２、１０３から出力された“Ｈ”データと“Ｌ”データとをショートさせてリファレンスレベルを作成するため、リファレンスレベルが“Ｈ”データと“Ｌ”データのちょうど中間レベルになる。しかし、この方式では、リファレンスセル１０２、１０３としてメモリーセルと同じ強誘電体キャパシターを用いるため、リファレンスセル１０２、１０３が劣化していくという問題がある。一般に、リファレンスセルは通常のメモリーセルに比べて頻繁にアクセスされるため、メモリーセルが十分に読み出せる状態であっても、リファレンスセルの劣化によって、装置としては性能不良になってしまう。この劣化の問題は、リファレンスセルの数を増やすことによって改善することはできるが、その場合にはチップ面積の増大につながる。
【０００５】
この問題を解決するため、図８に示すような構成が考案されている。この構成では、リファレンスレベル発生回路１０７、リファレンスレベル発生回路１０７によって出力された電位（レベル）を貯えておくためのキャパシタ１０６、それらを制御するスイッチＴｒ１０４およびスイッチＴｒ１０５を備えている。そして、リファレンスレベル発生回路１０７によって発生させたレベルをキャパシター１０６にチャージし、このキャパシター１０６とビット線１００ｃをショートさせて、両者のチャージシェアによってビット線１００ｃにある電位（リファレンスレベル）を発生させる。
【０００６】
すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ１０５を導通させて、リファレンスレベル発生回路１０７によりキャパシタ１０６を充電する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ１０４を導通させ、キャパシタ１０６とビット線１００ｃの容量とのチャージシェアによって、ビット線１００ｃにリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図８には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【０００７】
なお、図８の方式では、リファレンスレベル発生回路１０７からの出力はビット線１００ｃに出力される“Ｈ”データと“Ｌ”データの中間レベルではない。この方式では、リファレンスレベル発生回路１０７から出力される電位は直接ビット線１００ｃに供給されないため、最終的にビット線１００ｃに出力される電位が“Ｈ”データと“Ｌ”データの中間レベルになればよい。よって、ビット線１００ｃに発生する電位が“Ｈ”データと“Ｌ”データとの中間レベルになるように、リファレンスレベル発生回路１０７からの出力を調整する。
【０００８】
この方式を用いた場合には、リファレンスレベル発生回路１０７に強誘電体キャパシターを用いていないため、図７に示した従来技術のようなリファレンスレベルセルによる劣化の問題は起こらない。
【０００９】
図９に他の従来技術の例を示す。この構成では、パルス発生回路１１０とキャパシター１０８とを設けてビット線１００ｄにパルスを与え、キャパシター１０８の容量比によってビット線の電位を突き上げる。このとき、ビット線１００ｄを突き上げるパルスの“Ｈ”レベルはリファレンスレベル発生回路１０９によって決定されるので、突き上げられたビット線１００ｄの電位が“Ｈ”データと”Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１０９の出力を調整する。
【００１０】
この動作のタイミングチャートを図１３に示す。この図１３において、ＲＥＦはリファレンスレベル発生回路１０９の出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１１０によって決定される。さらに、図９には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１１および図１２と同様である。
【００１１】
図１０にさらに他の従来技術の例を示す。この構成では、リファレンスレベル発生回路１１２とビット線１００ｅとがスイッチＴｒ１１１を介して接続されている。リファレンスレベル発生回路１１２では、強誘電体を用いずに抵抗分割等によりリファレンスレベルを発生させ、発生したリファレンスレベル（電位）を直接ビット線１００ｅに供給する。
【００１２】
すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１１を導通させ、リファレンスレベル発生回路１１２で発生させたリファレンスレベルをビット線１００ｅに供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図１０には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００１３】
上記図８、図９および図１０に示したような方式を用いることによって、図７のリファレンスレベル発生回路で生じていたようなリファレンスセルの劣化の問題は解決することができる。
【００１４】
【発明が解決しようとする課題】
強誘電体メモリーセルから出力されるデータ量（電荷量）は、外部から供給される電圧や装置の温度等、周囲環境によって変化する。
【００１５】
上述した図７の方式を用いた場合には、電圧や温度等の周囲環境が変化しても、リファレンスレベルは必ずメモリーセルの“Ｈ”データと“Ｌ”データの中間レベルになる。しかし、リファレンスセルと通常のメモリーセル間のアクセス回数は同じではなく、一般的にリファレンスセルのアクセス回数は通常のメモリーセルのアクセス回数よりも多くなるため、リファレンスセルが劣化するという問題が起こる。
【００１６】
これに対して、上述した図８、図９および図１０の方式を用いた場合には、このようなリファレンスセルの劣化は起こらない。しかし、外部からの供給電圧が変化した場合や周囲温度が変化した場合に、電圧や温度による回路特性の変化によってリファレンスレベル発生回路の出力が変化し、この変化は電圧や温度による強誘電体の特性変化とは異なる。つまり、電圧や温度等の周囲環境の変化による強誘電体の特性の変化にリファレンスレベルが追従しないことになる。
【００１７】
本発明はこのような従来技術の課題を解決するためになされたものであり、リファレンスセルの劣化が生じず、供給電圧や周囲温度等の周囲環境の変化による強誘電体の特性変化にリファレンスレベルを追従させることができる強誘電体型記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の強誘電体型記憶装置は、複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、抵抗分割によって複数の異なるレベルの電位を発生して、いずれか１つのレベルの電位を選択して、前記「Ｈ」レベルと前記「Ｌ」レベルの中間のリファレンスレベルとして前記ビット線に供給するリファレンスレベル発生回路と、前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、前記リファレンスレベル発生回路は、前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記抵抗分割によって発生する複数の電位から最適な電位を選択することを特徴とする。
【００１９】
また、本発明の強誘電体型記憶装置は、
複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、前記「Ｈ」レベルと前記「Ｌ」レベルの中間の電位であってそれぞれが異なるレベルの前記リファレンスレベルを抵抗分割によって発生して、前記ビット線に供給する複数のリファレンスレベル発生回路と、前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記複数のリファレンスレベル発生回路のいずれか１つが選択的に活性化されることを特徴とする。
【００２２】
前記リファレンスレベル発生回路から出力される電位を一時的に蓄積するキャパシタンスを有し、該キャパシタンスと前記リファレンスレベル発生回路、および該キャパシタンスと前記ビット線が各々異なるスイッチを介して接続されていてもよい。
【００２３】
前記リファレンスレベル発生回路から出力される電位が供給されるパルス発生回路と、該パルス発生回路と前記ビット線との間に設けられたキャパシタンスとを備え、前記パルス発生回路が、前記リファレンスレベル発生回路で発生した電位に対応したレベルのパルスを前記キャパシタンスに供給してもよい。
【００２４】
前記リファレンスレベル発生回路から出力される電位を直接前記ビット線に転送するスイッチが該リファレンスレベル発生回路と該ビット線との間に設けられていてもよい。
【００２５】
以下、本発明の作用について説明する。
【００２６】
本発明にあっては、強誘電体キャパシターや強誘電体で構成される素子を用いずにリファレンスレベルを発生させる。または、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には、強誘電体ＣＡＰをリファレンス発生回路のパスインとして用いることによって強誘電体の分極を伴わずにリファレンスレベルを発生させる。よって、従来のようなリファレンスセルの劣化の問題が生じない。強誘電体を使用することにより、小さい面積で大きい容量が得られ、効率がよくなる。
【００２７】
さらに、異なる複数の電位を発生可能な１つのリファレンスレベル発生回路を用いて、外部から供給される電圧や周囲温度が変化したときには、電圧検知回路および温度検知回路等の出力情報に応じて、リファレンスレベル発生回路から出力される電位を変化させることにより、最も“Ｈ”データと“Ｌ”データの中間レベルに近いリファレンスレベルを発生させることが可能である。または、異なる電位を発生する複数のリファレンスレベル発生回路から１つを選択して活性化することによって、最も“Ｈ”データと“Ｌ”データの中間レベルに近いリファレンスレベルを発生させることが可能である。よって、リファレンスレベルを強誘電体特性の変化に追従させることができる。
【００２８】
【発明の実施の形態】
以下に本発明の実施に形態について、図面を参照しながら説明する。
【００２９】
（実施形態１）
図１は実施形態１の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００３０】
この強誘電体型記憶装置は、図８に示した従来例と比較して、強誘電体を用いずに抵抗分割、バンドキャップを用いた定電圧発生回路等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。電圧検知回路２としては、定電圧発生回路による電圧と比較する回路によって構成することができ、また、温度検知回路としては、温度係数の異なる複数の抵抗を用いた抵抗分割によって実現することができる。
【００３１】
図８に示した従来例では、リファレンスレベルとして一定レベルの電位しか発生させることができなかったが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から複数の異なる電位（レベル）を発生させることができる。このリファレンスレベル発生回路１によって発生させたレベルをキャパシター６にチャージし、このキャパシター６とビット線７をショートさせて、両者のチャージシェアによってビット線７にある電位（リファレンスレベル）を発生させる。このビット線７に発生する電位が“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１の出力を調整する。
【００３２】
このときの各信号の動作は、図１２に示したものと同様である。すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ５を導通させて、リファレンスレベル発生回路１によりキャパシタ６を充電する。このとき、リファレンスレベル発生回路１からは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ４を導通させ、キャパシタ６とビット線７の容量とのチャージシェアによって、ビット線７にリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図１には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００３３】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図８に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００３４】
（実施形態２）
図２は実施形態２の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００３５】
この強誘電体型記憶装置は、実施形態１において図１に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。リファレンスレベル発生回路１ａ〜１ｃは、実施形態１のリファレンスレベル発生回路１と同様に、強誘電体を用いずに抵抗分割等により電位（レベル）を発生させる。
【００３６】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化させて異なる複数の電位（レベル）を発生させることができる。このリファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つによって発生させたレベルをキャパシター５にチャージし、このキャパシター５とビット線７をショートさせて、両者のチャージシェアによってビット線７にある電位（リファレンスレベル）を発生させる。このビット線７に発生する電位が“Ｈ”データと“Ｌ”データの中間レベルに最も近くなるように、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化させる。
【００３７】
このときの各信号の動作も、図１２に示した従来技術と同様である。すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ５を導通させて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つによりキャパシタ６を充電する。このとき、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じてリファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化し、そのリファレンスレベル発生回路から電位（レベル）を出力する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ４を導通させ、キャパシタ６とビット線７の容量とのチャージシェアによって、ビット線７にリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図１には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００３８】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図８に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００３９】
（実施形態３）
図３は実施形態３の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００４０】
この強誘電体型記憶装置は、図９に示した従来例と比較して、実施形態１と同様に強誘電体を用いずに抵抗分割等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。
【００４１】
この構成では、パルス発生回路１０によってビット線７にパルスを与え、カップリングによってビット線７の電位（レベル）を突き上げる。このとき、突き上げられたビット線７のレベルが“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１の出力を調整してパルスの“Ｈ”レベルを調整する。
【００４２】
図９に示した従来例では、パルスの“Ｈ”レベルは１つのレベルに固定されていたが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から異なる複数の電位（レベル）を発生させることができるので、パルスの“Ｈ”レベルを最適なレベルに設定することができる。
【００４３】
このときの各信号の動作は、図１３に示したものと同様である。すなわち、図１３に示すＲＥＦはリファレンスレベル発生回路１からの出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。このとき、リファレンスレベル発生回路１からは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１０によって決定される。さらに、図３には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１２と同様である。
【００４４】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができ、パルスの“Ｈ”レベルを最適なレベルに設定することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図９に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００４５】
（実施形態４）
図４は実施形態４の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００４６】
この強誘電体型記憶装置は、実施形態３において図３に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。
【００４７】
この構成では、パルス発生回路１０によってビット線７にパルスを与え、カップリングによってビット線７の電位（レベル）を突き上げる。このとき、突き上げられたビット線７のレベルが“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化させ、パルスの“Ｈ”レベルを調整する。
【００４８】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化して異なる複数の電位（レベル）を発生させることができるので、パルスの“Ｈ”レベルを最適なレベルに設定することができる。
【００４９】
このときの各信号の動作は、図１３に示したものと同様である。すなわち、図１３に示すＲＥＦは、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからの出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。このとき、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１０によって決定される。さらに、図４には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１２と同様である。
【００５０】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができ、パルスの“Ｈ”レベルを最適なレベルに設定することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図９に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００５１】
（実施形態５）
図５は実施形態５の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００５２】
この強誘電体型記憶装置は、図１０に示した従来例と比較して、実施形態１と同様に強誘電体を用いずに抵抗分割等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。
【００５３】
この構成では、リファレンスレベル発生回路１からスイッチＴｒ１１を介してビット線７に直接リファレンスレベルを与え、その与えられたレベルが“Ｈ”データと“Ｌ”データの中間レベルになる。
【００５４】
図１０に示した従来例では、リファレンスレベルは１つのレベルに固定されていたが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から異なる複数の電位（リファレンスレベル）を発生させることができる。
【００５５】
このときの各信号の動作は、図１４に示したものと同様である。すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１を導通させ、リファレンスレベル発生回路１で発生させたリファレンスレベルをビット線７に供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図５には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００５６】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図１０に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００５７】
（実施形態６）
図６は実施形態６の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００５８】
この強誘電体型記憶装置は、実施形態５において図５に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。
【００５９】
この構成では、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからスイッチＴｒ１１を介してビット線７に直接リファレンスレベルを与え、その与えられたレベルが“Ｈ”データと“Ｌ”データの中間レベルになる。
【００６０】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化して異なる複数の電位（リファレンスレベル）を発生させることができる。
【００６１】
このときの各信号の動作は、図１４に示したものと同様である。すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１を導通させ、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたもので発生させたリファレンスレベルをビット線７に供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図５には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００６２】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図１０に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００６３】
なお、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には、強誘電体ＣＡＰをリファレンス発生回路のパスインとして用いることによって強誘電体の分極を伴わずにリファレンスレベルを発生させることができる。この場合は、リファレンスセルの劣化の問題が生じない。しかも、強誘電体を使用することにより、小さい面積で大きい容量が得られ、効率がよくなる。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば、強誘電体キャパシターや強誘電体で構成される素子を用いずに、または、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には強誘電体の分極を伴わずにリファレンスレベルを発生させることができる。よって、従来技術のようなリード／ライトによるリファレンスセルの劣化の問題が生じない強誘電体型記憶装置を実現することができる。また、外部から供給される電圧や周囲温度が変化したときには、その供給電圧や周囲温度による強誘電体の特性変化に追従してリファレンスレベルを変化させることができる。
【図面の簡単な説明】
【図１】実施形態１の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図２】実施形態２の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図３】実施形態３の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図４】実施形態４の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図５】実施形態５の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図６】実施形態６の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図７】従来の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図８】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図９】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図１０】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図１１】図７の従来例における各信号の動作を説明するためのタイミングチャートである。
【図１２】図８の従来例、実施形態１および実施形態２における各信号の動作を説明するためのタイミングチャートである。
【図１３】図９の従来例、実施形態３および実施形態４における各信号の動作を説明するためのタイミングチャートである。
【図１４】図１０の従来例、実施形態５および実施形態６における各信号の動作を説明するためのタイミングチャートである。
【符号の説明】
１、１ａ、１ｂ、１ｃ、１０７、１０９、１１２ リファレンスレベル発生回路
２ 外部電圧検知回路
３ 温度検知回路
４、５、１１、１０１、１０４、１０５、１１１ スイッチＴｒ
６、８、１０６、１０８ キャパシター
７、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ ビット線
１０、１１０ パルス発生回路
１０２、１０３ リファレンスセル
【発明の属する技術分野】
本発明は、半導体型トランジスター（スイッチ）と強誘電体型キャパシターによって記憶素子（メモリーセル）が構成され、半導体型トランジスターのＯＮ／ＯＦＦによって活性化させる記憶素子（メモリーセル）を選択し、強誘電体キャパシターの分極の方向によって情報を記憶する強誘電体型記憶装置に関する。さらに詳しくは、１つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターと１つの強誘電体型キャパシターでメモリーセルが構成され、メモリーセルから出力された電位（強誘電体型キャパシターに蓄積されていた情報）をリファレンスレベルと比較して増幅する（１Ｔ１Ｃ型強誘電体メモリーと呼ばれる）タイプの強誘電体型記憶装置に関する。
【０００２】
【従来の技術】
図７は、特開平１０−５００７５号公報に開示されている従来のリファレンスレベル発生回路を簡略化して示したものである。このリファレンスレベル発生回路は、メモリーセルと全く同じ構成の２つのリファレンスセル（Ｒｅｆ−Ｃｅｌｌ１０２およびＲｅｆ−Ｃｅｌｌ１０３）を用いて、各々“Ｌ”データ（Ｄｅｔａ“０”）と“Ｈ”データ（Ｄａｔｅ“１”）を出力し、その２つの電位をショートさせて、“Ｈ”データと“Ｌ”データの中間レベルをリファレンスレベルとして作成するものである。
【０００３】
すなわち、図１１のタイミングチャートに示すように、ＲＷＬ信号をアクティブ（“Ｈ”レベル）にすることにより、リファレンスセルＲｅｆ−Ｃｅｌｌ１０２から図７に示すビット線１００ａにＤａｔａ“０”を反転したデータを出力し、リファレンスセルＲｅｆ−Ｃｅｌｌ１０３からビット線１００ｂにＤａｔａ“１”を反転したデータを出力する。この間にＢＳＨ信号をアクティブ（“Ｈ”レベルのパルス）にすることにより、図７に示すスイッチトランジスタ（以下、スイッチＴｒと称する）１０１を導通させて両リファレンスセル１０２、１０３の出力をショートして、ビット線１００ａおよび１００ｂの電位を”Ｈ”データと”Ｌ”データの中間レベルにする。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図７には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【０００４】
この方式を用いた場合には、メモリーセルとリファレンスセルとが全く同じ構成であり、２つのリファレンスセル１０２、１０３から出力された“Ｈ”データと“Ｌ”データとをショートさせてリファレンスレベルを作成するため、リファレンスレベルが“Ｈ”データと“Ｌ”データのちょうど中間レベルになる。しかし、この方式では、リファレンスセル１０２、１０３としてメモリーセルと同じ強誘電体キャパシターを用いるため、リファレンスセル１０２、１０３が劣化していくという問題がある。一般に、リファレンスセルは通常のメモリーセルに比べて頻繁にアクセスされるため、メモリーセルが十分に読み出せる状態であっても、リファレンスセルの劣化によって、装置としては性能不良になってしまう。この劣化の問題は、リファレンスセルの数を増やすことによって改善することはできるが、その場合にはチップ面積の増大につながる。
【０００５】
この問題を解決するため、図８に示すような構成が考案されている。この構成では、リファレンスレベル発生回路１０７、リファレンスレベル発生回路１０７によって出力された電位（レベル）を貯えておくためのキャパシタ１０６、それらを制御するスイッチＴｒ１０４およびスイッチＴｒ１０５を備えている。そして、リファレンスレベル発生回路１０７によって発生させたレベルをキャパシター１０６にチャージし、このキャパシター１０６とビット線１００ｃをショートさせて、両者のチャージシェアによってビット線１００ｃにある電位（リファレンスレベル）を発生させる。
【０００６】
すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ１０５を導通させて、リファレンスレベル発生回路１０７によりキャパシタ１０６を充電する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ１０４を導通させ、キャパシタ１０６とビット線１００ｃの容量とのチャージシェアによって、ビット線１００ｃにリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図８には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【０００７】
なお、図８の方式では、リファレンスレベル発生回路１０７からの出力はビット線１００ｃに出力される“Ｈ”データと“Ｌ”データの中間レベルではない。この方式では、リファレンスレベル発生回路１０７から出力される電位は直接ビット線１００ｃに供給されないため、最終的にビット線１００ｃに出力される電位が“Ｈ”データと“Ｌ”データの中間レベルになればよい。よって、ビット線１００ｃに発生する電位が“Ｈ”データと“Ｌ”データとの中間レベルになるように、リファレンスレベル発生回路１０７からの出力を調整する。
【０００８】
この方式を用いた場合には、リファレンスレベル発生回路１０７に強誘電体キャパシターを用いていないため、図７に示した従来技術のようなリファレンスレベルセルによる劣化の問題は起こらない。
【０００９】
図９に他の従来技術の例を示す。この構成では、パルス発生回路１１０とキャパシター１０８とを設けてビット線１００ｄにパルスを与え、キャパシター１０８の容量比によってビット線の電位を突き上げる。このとき、ビット線１００ｄを突き上げるパルスの“Ｈ”レベルはリファレンスレベル発生回路１０９によって決定されるので、突き上げられたビット線１００ｄの電位が“Ｈ”データと”Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１０９の出力を調整する。
【００１０】
この動作のタイミングチャートを図１３に示す。この図１３において、ＲＥＦはリファレンスレベル発生回路１０９の出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１１０によって決定される。さらに、図９には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１１および図１２と同様である。
【００１１】
図１０にさらに他の従来技術の例を示す。この構成では、リファレンスレベル発生回路１１２とビット線１００ｅとがスイッチＴｒ１１１を介して接続されている。リファレンスレベル発生回路１１２では、強誘電体を用いずに抵抗分割等によりリファレンスレベルを発生させ、発生したリファレンスレベル（電位）を直接ビット線１００ｅに供給する。
【００１２】
すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１１を導通させ、リファレンスレベル発生回路１１２で発生させたリファレンスレベルをビット線１００ｅに供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図１０には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００１３】
上記図８、図９および図１０に示したような方式を用いることによって、図７のリファレンスレベル発生回路で生じていたようなリファレンスセルの劣化の問題は解決することができる。
【００１４】
【発明が解決しようとする課題】
強誘電体メモリーセルから出力されるデータ量（電荷量）は、外部から供給される電圧や装置の温度等、周囲環境によって変化する。
【００１５】
上述した図７の方式を用いた場合には、電圧や温度等の周囲環境が変化しても、リファレンスレベルは必ずメモリーセルの“Ｈ”データと“Ｌ”データの中間レベルになる。しかし、リファレンスセルと通常のメモリーセル間のアクセス回数は同じではなく、一般的にリファレンスセルのアクセス回数は通常のメモリーセルのアクセス回数よりも多くなるため、リファレンスセルが劣化するという問題が起こる。
【００１６】
これに対して、上述した図８、図９および図１０の方式を用いた場合には、このようなリファレンスセルの劣化は起こらない。しかし、外部からの供給電圧が変化した場合や周囲温度が変化した場合に、電圧や温度による回路特性の変化によってリファレンスレベル発生回路の出力が変化し、この変化は電圧や温度による強誘電体の特性変化とは異なる。つまり、電圧や温度等の周囲環境の変化による強誘電体の特性の変化にリファレンスレベルが追従しないことになる。
【００１７】
本発明はこのような従来技術の課題を解決するためになされたものであり、リファレンスセルの劣化が生じず、供給電圧や周囲温度等の周囲環境の変化による強誘電体の特性変化にリファレンスレベルを追従させることができる強誘電体型記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の強誘電体型記憶装置は、複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、抵抗分割によって複数の異なるレベルの電位を発生して、いずれか１つのレベルの電位を選択して、前記「Ｈ」レベルと前記「Ｌ」レベルの中間のリファレンスレベルとして前記ビット線に供給するリファレンスレベル発生回路と、前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、前記リファレンスレベル発生回路は、前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記抵抗分割によって発生する複数の電位から最適な電位を選択することを特徴とする。
【００１９】
また、本発明の強誘電体型記憶装置は、
複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、前記「Ｈ」レベルと前記「Ｌ」レベルの中間の電位であってそれぞれが異なるレベルの前記リファレンスレベルを抵抗分割によって発生して、前記ビット線に供給する複数のリファレンスレベル発生回路と、前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記複数のリファレンスレベル発生回路のいずれか１つが選択的に活性化されることを特徴とする。
【００２２】
前記リファレンスレベル発生回路から出力される電位を一時的に蓄積するキャパシタンスを有し、該キャパシタンスと前記リファレンスレベル発生回路、および該キャパシタンスと前記ビット線が各々異なるスイッチを介して接続されていてもよい。
【００２３】
前記リファレンスレベル発生回路から出力される電位が供給されるパルス発生回路と、該パルス発生回路と前記ビット線との間に設けられたキャパシタンスとを備え、前記パルス発生回路が、前記リファレンスレベル発生回路で発生した電位に対応したレベルのパルスを前記キャパシタンスに供給してもよい。
【００２４】
前記リファレンスレベル発生回路から出力される電位を直接前記ビット線に転送するスイッチが該リファレンスレベル発生回路と該ビット線との間に設けられていてもよい。
【００２５】
以下、本発明の作用について説明する。
【００２６】
本発明にあっては、強誘電体キャパシターや強誘電体で構成される素子を用いずにリファレンスレベルを発生させる。または、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には、強誘電体ＣＡＰをリファレンス発生回路のパスインとして用いることによって強誘電体の分極を伴わずにリファレンスレベルを発生させる。よって、従来のようなリファレンスセルの劣化の問題が生じない。強誘電体を使用することにより、小さい面積で大きい容量が得られ、効率がよくなる。
【００２７】
さらに、異なる複数の電位を発生可能な１つのリファレンスレベル発生回路を用いて、外部から供給される電圧や周囲温度が変化したときには、電圧検知回路および温度検知回路等の出力情報に応じて、リファレンスレベル発生回路から出力される電位を変化させることにより、最も“Ｈ”データと“Ｌ”データの中間レベルに近いリファレンスレベルを発生させることが可能である。または、異なる電位を発生する複数のリファレンスレベル発生回路から１つを選択して活性化することによって、最も“Ｈ”データと“Ｌ”データの中間レベルに近いリファレンスレベルを発生させることが可能である。よって、リファレンスレベルを強誘電体特性の変化に追従させることができる。
【００２８】
【発明の実施の形態】
以下に本発明の実施に形態について、図面を参照しながら説明する。
【００２９】
（実施形態１）
図１は実施形態１の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００３０】
この強誘電体型記憶装置は、図８に示した従来例と比較して、強誘電体を用いずに抵抗分割、バンドキャップを用いた定電圧発生回路等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。電圧検知回路２としては、定電圧発生回路による電圧と比較する回路によって構成することができ、また、温度検知回路としては、温度係数の異なる複数の抵抗を用いた抵抗分割によって実現することができる。
【００３１】
図８に示した従来例では、リファレンスレベルとして一定レベルの電位しか発生させることができなかったが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から複数の異なる電位（レベル）を発生させることができる。このリファレンスレベル発生回路１によって発生させたレベルをキャパシター６にチャージし、このキャパシター６とビット線７をショートさせて、両者のチャージシェアによってビット線７にある電位（リファレンスレベル）を発生させる。このビット線７に発生する電位が“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１の出力を調整する。
【００３２】
このときの各信号の動作は、図１２に示したものと同様である。すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ５を導通させて、リファレンスレベル発生回路１によりキャパシタ６を充電する。このとき、リファレンスレベル発生回路１からは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ４を導通させ、キャパシタ６とビット線７の容量とのチャージシェアによって、ビット線７にリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図１には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００３３】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図８に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００３４】
（実施形態２）
図２は実施形態２の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００３５】
この強誘電体型記憶装置は、実施形態１において図１に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。リファレンスレベル発生回路１ａ〜１ｃは、実施形態１のリファレンスレベル発生回路１と同様に、強誘電体を用いずに抵抗分割等により電位（レベル）を発生させる。
【００３６】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化させて異なる複数の電位（レベル）を発生させることができる。このリファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つによって発生させたレベルをキャパシター５にチャージし、このキャパシター５とビット線７をショートさせて、両者のチャージシェアによってビット線７にある電位（リファレンスレベル）を発生させる。このビット線７に発生する電位が“Ｈ”データと“Ｌ”データの中間レベルに最も近くなるように、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化させる。
【００３７】
このときの各信号の動作も、図１２に示した従来技術と同様である。すなわち、図１２のタイミングチャートに示すように、ＰＲＣ信号をアクティブ（“Ｈ”レベル）にすることによりスイッチＴｒ５を導通させて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つによりキャパシタ６を充電する。このとき、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じてリファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化し、そのリファレンスレベル発生回路から電位（レベル）を出力する。その後、ＲＷＬ信号をアクティブ（“Ｈ”レベルのパルス）にしてスイッチＴｒ４を導通させ、キャパシタ６とビット線７の容量とのチャージシェアによって、ビット線７にリファレンスレベルを生成する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にして図１には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００３８】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図８に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００３９】
（実施形態３）
図３は実施形態３の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００４０】
この強誘電体型記憶装置は、図９に示した従来例と比較して、実施形態１と同様に強誘電体を用いずに抵抗分割等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。
【００４１】
この構成では、パルス発生回路１０によってビット線７にパルスを与え、カップリングによってビット線７の電位（レベル）を突き上げる。このとき、突き上げられたビット線７のレベルが“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１の出力を調整してパルスの“Ｈ”レベルを調整する。
【００４２】
図９に示した従来例では、パルスの“Ｈ”レベルは１つのレベルに固定されていたが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から異なる複数の電位（レベル）を発生させることができるので、パルスの“Ｈ”レベルを最適なレベルに設定することができる。
【００４３】
このときの各信号の動作は、図１３に示したものと同様である。すなわち、図１３に示すＲＥＦはリファレンスレベル発生回路１からの出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。このとき、リファレンスレベル発生回路１からは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１０によって決定される。さらに、図３には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１２と同様である。
【００４４】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができ、パルスの“Ｈ”レベルを最適なレベルに設定することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図９に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００４５】
（実施形態４）
図４は実施形態４の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００４６】
この強誘電体型記憶装置は、実施形態３において図３に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。
【００４７】
この構成では、パルス発生回路１０によってビット線７にパルスを与え、カップリングによってビット線７の電位（レベル）を突き上げる。このとき、突き上げられたビット線７のレベルが“Ｈ”データと“Ｌ”データの中間レベルになるように、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択して活性化させ、パルスの“Ｈ”レベルを調整する。
【００４８】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化して異なる複数の電位（レベル）を発生させることができるので、パルスの“Ｈ”レベルを最適なレベルに設定することができる。
【００４９】
このときの各信号の動作は、図１３に示したものと同様である。すなわち、図１３に示すＲＥＦは、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからの出力を示し、これによってパルスの“Ｈ”レベルの電位が決定される。このとき、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからは、電圧検知回路２および温度検知回路３が検知した電圧変化や温度変化に応じた電位（レベル）を出力する。また、パルスの”Ｈ”レベルのタイミングはパルス発生回路１０によって決定される。さらに、図４には図示しないセンスアンプの制御信号ＳＡＥの動作は、図１２と同様である。
【００５０】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができ、パルスの“Ｈ”レベルを最適なレベルに設定することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図９に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００５１】
（実施形態５）
図５は実施形態５の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００５２】
この強誘電体型記憶装置は、図１０に示した従来例と比較して、実施形態１と同様に強誘電体を用いずに抵抗分割等により複数の異なる電位（レベル）を発生させることができるリファレンスレベル発生回路１、外部から供給される電圧ＶＤＤの電位を検知することができる電圧検知回路２および周囲温度を検知することができる温度検知回路３を備えている。
【００５３】
この構成では、リファレンスレベル発生回路１からスイッチＴｒ１１を介してビット線７に直接リファレンスレベルを与え、その与えられたレベルが“Ｈ”データと“Ｌ”データの中間レベルになる。
【００５４】
図１０に示した従来例では、リファレンスレベルは１つのレベルに固定されていたが、本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１から異なる複数の電位（リファレンスレベル）を発生させることができる。
【００５５】
このときの各信号の動作は、図１４に示したものと同様である。すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１を導通させ、リファレンスレベル発生回路１で発生させたリファレンスレベルをビット線７に供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図５には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００５６】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１が出力可能な複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図１０に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００５７】
（実施形態６）
図６は実施形態６の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【００５８】
この強誘電体型記憶装置は、実施形態５において図５に示した複数の異なる電位（レベル）を発生させることのできるリファレンスレベル発生回路１の代わりに、互いに異なる電位（レベル）を発生させる複数のリファレンスレベル発生回路１ａ、１ｂおよび１ｃを有している。
【００５９】
この構成では、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたものからスイッチＴｒ１１を介してビット線７に直接リファレンスレベルを与え、その与えられたレベルが“Ｈ”データと“Ｌ”データの中間レベルになる。
【００６０】
本実施形態の構成によれば、電圧検知回路２および温度検知回路３で検知された電圧および温度の変化に応じて、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうちの１つを選択的に活性化して異なる複数の電位（リファレンスレベル）を発生させることができる。
【００６１】
このときの各信号の動作は、図１４に示したものと同様である。すなわち、図１４のタイミングチャートに示すように、ＰＲＲＦ信号をアクティブ（“Ｈ”レベルのパルス）にすることによりスイッチＴｒ１１を導通させ、リファレンスレベル発生回路１ａ、１ｂおよび１ｃのうち、選択的に活性化されたもので発生させたリファレンスレベルをビット線７に供給する。このリファレンスレベルが生成されると、ＳＡＥ信号をアクティブ（“Ｈ”レベル）にし、図５には図示しないセンスアンプを動作させ、選択されているメモリセルの出力とこのリファレンスレベルとを比較して増幅する。
【００６２】
本実施形態の構成によれば、供給電圧や周囲温度が変化しても、電圧検知回路２や温度検知回路３からの制御によって、リファレンスレベル発生回路１ａ、１ｂおよび１ｃから出力される複数の異なるレベルの中から最適なものを選択して出力することができる。また、強誘電体を用いずにリファレンスレベルを発生することができるので、図１０に示した従来技術と同様に、リファレンスセルの劣化の問題は生じない。
【００６３】
なお、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には、強誘電体ＣＡＰをリファレンス発生回路のパスインとして用いることによって強誘電体の分極を伴わずにリファレンスレベルを発生させることができる。この場合は、リファレンスセルの劣化の問題が生じない。しかも、強誘電体を使用することにより、小さい面積で大きい容量が得られ、効率がよくなる。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば、強誘電体キャパシターや強誘電体で構成される素子を用いずに、または、強誘電体キャパシターもしくは強誘電体で構成される素子を用いる場合には強誘電体の分極を伴わずにリファレンスレベルを発生させることができる。よって、従来技術のようなリード／ライトによるリファレンスセルの劣化の問題が生じない強誘電体型記憶装置を実現することができる。また、外部から供給される電圧や周囲温度が変化したときには、その供給電圧や周囲温度による強誘電体の特性変化に追従してリファレンスレベルを変化させることができる。
【図面の簡単な説明】
【図１】実施形態１の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図２】実施形態２の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図３】実施形態３の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図４】実施形態４の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図５】実施形態５の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図６】実施形態６の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図７】従来の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図８】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図９】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図１０】従来の他の強誘電体型記憶装置において、リファレンスレベルを発生させるための回路構成を示す図である。
【図１１】図７の従来例における各信号の動作を説明するためのタイミングチャートである。
【図１２】図８の従来例、実施形態１および実施形態２における各信号の動作を説明するためのタイミングチャートである。
【図１３】図９の従来例、実施形態３および実施形態４における各信号の動作を説明するためのタイミングチャートである。
【図１４】図１０の従来例、実施形態５および実施形態６における各信号の動作を説明するためのタイミングチャートである。
【符号の説明】
１、１ａ、１ｂ、１ｃ、１０７、１０９、１１２ リファレンスレベル発生回路
２ 外部電圧検知回路
３ 温度検知回路
４、５、１１、１０１、１０４、１０５、１１１ スイッチＴｒ
６、８、１０６、１０８ キャパシター
７、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ ビット線
１０、１１０ パルス発生回路
１０２、１０３ リファレンスセル
Claims (5)
- 複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、
強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、抵抗分割によって複数の異なるレベルの電位を発生して、いずれか１つのレベルの電位を選択して、前記「Ｈ」レベルと前記「Ｌ」レベルの中間のリファレンスレベルとして前記ビット線に供給するリファレンスレベル発生回路と、
前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、
前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、
前記リファレンスレベル発生回路は、前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記抵抗分割によって発生する複数の電位から最適な電位を選択することを特徴とする強誘電体型記憶装置。 - 複数のメモリーセルを有し、該複数のメモリーセルのそれぞれが、１つの半導体型トランジスターと１つの強誘電体型キャパシターとによって構成されており、前記複数のメモリーセルから選択されるメモリーセルの前記強誘電体型キャパシターから読み出されるデータと、ビット線に発生されるリファレンスレベルとをセンスアンプによって比較することにより、前記強誘電体型キャパシターに蓄積されたデータが「Ｈ」レベルか「Ｌ」レベルかを判断する強誘電体型記憶装置において、
強誘電体キャパシターもしくは強誘電体で構成される素子を用いることなく、前記「Ｈ」レベルと前記「Ｌ」レベルの中間の電位であってそれぞれが異なるレベルの前記リファレンスレベルを抵抗分割によって発生して、前記ビット線に供給する複数のリファレンスレベル発生回路と、
前記各メモリーセルに供給される電圧の電位を検知して予め設定された電圧と比較する電圧検知手段と、
前記各メモリーセルの周囲温度を検知して、該周囲温度に対応する電圧を出力する温度検知手段とを備え、
前記電圧検知手段の検知結果によって検知される前記各メモリーセルに供給される電圧の変化と、前記温度検知手段によって出力される前記電圧の変化とに基づいて、前記複数のリファレンスレベル発生回路のいずれか１つが選択的に活性化されることを特徴とする強誘電体型記憶装置。 - 前記リファレンスレベル発生回路から出力される電位を一時的に蓄積するキャパシタンスを有し、該キャパシタンスと前記リファレンスレベル発生回路、および該キャパシタンスと前記ビット線が各々異なるスイッチを介して接続されている請求項１または請求項２に記載の強誘電体型記憶装置。
- 前記リファレンスレベル発生回路から出力される電位が供給されるパルス発生回路と、該パルス発生回路と前記ビット線との間に設けられたキャパシタンスとを備え、前記パルス発生回路が、前記リファレンスレベル発生回路で発生した電位に対応したレベルのパルスを前記キャパシタンスに供給する、請求項１または請求項２に記載の強誘電体型記憶装置。
- 前記リファレンスレベル発生回路から出力される電位を直接前記ビット線に転送するスイッチが該リファレンスレベル発生回路と該ビット線との間に設けられている請求項１または請求項２に記載の強誘電体型記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013566A JP3768055B2 (ja) | 2000-01-21 | 2000-01-21 | 強誘電体型記憶装置 |
| US09/645,720 US6272037B1 (en) | 2000-01-21 | 2000-08-24 | Ferroelectric memory device and method for generating reference level signal therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013566A JP3768055B2 (ja) | 2000-01-21 | 2000-01-21 | 強誘電体型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210080A JP2001210080A (ja) | 2001-08-03 |
| JP3768055B2 true JP3768055B2 (ja) | 2006-04-19 |
Family
ID=18541137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013566A Expired - Fee Related JP3768055B2 (ja) | 2000-01-21 | 2000-01-21 | 強誘電体型記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6272037B1 (ja) |
| JP (1) | JP3768055B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404228B1 (ko) * | 2001-08-06 | 2003-11-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로 |
| JP4146628B2 (ja) * | 2001-08-23 | 2008-09-10 | 松下電器産業株式会社 | メモリシステム及び半導体集積回路 |
| JP2004071094A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| NO317905B1 (no) * | 2002-09-11 | 2004-12-27 | Thin Film Electronics Asa | Fremgangsmate for a operere ferroelektrisk eller elektret minneinnretning og en innretning av denne art |
| KR100621766B1 (ko) * | 2004-08-09 | 2006-09-13 | 삼성전자주식회사 | 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 |
| JP4511377B2 (ja) * | 2005-01-28 | 2010-07-28 | パナソニック株式会社 | 強誘電体記憶装置 |
| JP4143094B2 (ja) | 2006-03-07 | 2008-09-03 | 株式会社東芝 | 強誘電体記憶装置 |
| JP5557977B2 (ja) * | 2007-03-07 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8391094B2 (en) | 2009-02-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
| US8279686B2 (en) * | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
| JP2011023047A (ja) * | 2009-07-13 | 2011-02-03 | Toshiba Corp | 内部電圧生成回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424975A (en) * | 1993-12-30 | 1995-06-13 | Micron Technology, Inc. | Reference circuit for a non-volatile ferroelectric memory |
| US5621680A (en) | 1996-04-01 | 1997-04-15 | Motorola, Inc. | Data storage element and method for reading data therefrom |
| US6091623A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | Split word line ferroelectric memory |
-
2000
- 2000-01-21 JP JP2000013566A patent/JP3768055B2/ja not_active Expired - Fee Related
- 2000-08-24 US US09/645,720 patent/US6272037B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001210080A (ja) | 2001-08-03 |
| US6272037B1 (en) | 2001-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050829 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051020 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051221 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060131 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
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Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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