JP2011023047A - 内部電圧生成回路 - Google Patents

Abstract

【課題】温度および外部電源電圧（あるいはアレイ電圧）に依存した参照電圧を生成し、データの誤検出を抑制することができる内部電圧生成回路を提供する。
【解決手段】内部電圧生成回路は、半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、半導体メモリに供給される外部電圧を第１のデジタル値に変換する第１のＡＤコンバータと、半導体メモリの温度に応じて変化する温度特性電圧を第２のデジタル値に変換する第２のＡＤコンバータと、参照電圧を指定する参照電圧トリミングアドレスと、第１のデジタル値と、第２のデジタル値とを受け取り、該参照電圧トリミングアドレス、該第１のデジタル値および該第２のデジタル値を重み付け加算した第３のデジタル値を出力する加算器と、第３のデジタル値に応じた前記参照電圧を出力するドライバとを備えている。
【選択図】図２

Description

本発明は、内部電圧生成回路に係わり、例えば、半導体記憶装置の内部電圧生成回路に関する。

１Ｔ（Transistor）−１Ｃ（Capacitor）型の強誘電体メモリにおいては、センスアンプがデジタルデータを検出するために、データ“０”とデータ“１”との中間電位に参照電圧ＶＤＣを設定する必要がある。データ“０”およびデータ“１”を伝達するビット線の電位は、温度およびアレイ電圧ＶＡＡの両方に依存することが知られている。従って、データ“０”とデータ“１”との中間電位も温度およびアレイ電圧ＶＡＡの変化に伴い変化する。アレイ電圧ＶＡＡは、データ読出しあるいは書込み時に、ビット線およびプレート線に印加される電圧である。

しかし、従来、参照電圧ＶＤＣは、温度およびアレイ電圧ＶＡＡの両方には依存していなかった。特に、近年、メモリセルの微細化によってデータのセンスマージンが厳格化されている。また、メモリセルの微細化によって、外部電源電圧ＶＤＤが低電圧化されており、外部電源電圧ＶＤＤをそのままアレイ電圧ＶＡＡとして用いることが考えられている。外部電源電圧ＶＤＤは、或る程度の幅をもって変化する電圧である。従って、参照電圧ＶＤＣが一定である場合、温度および外部電源電圧ＶＤＤ（アレイ電圧ＶＡＡ）の変化によって、参照電圧ＶＤＣがデータ“０”とデータ“１”との中間電位から外れ、結果的にセンスアンプがデータを誤って検出する可能性が高くなる。

さらに、温度および外部電源電圧ＶＤＤ（アレイ電圧ＶＡＡ）に対する参照電圧ＶＤＣの依存度（依存量）は、今まで考慮されていなかった。

H.Banba et al., "A CMOS bandgap reference circuit with sub-1-V operation"IEEE J.Solid-State Circuits,vol.34, pp.670-674, May 1999

温度および外部電源電圧（あるいはアレイ電圧）に依存した参照電圧を生成し、データの誤検出を抑制することができる内部電圧生成回路を提供する。

本発明に係る実施形態に従った内部電圧生成回路は、半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、前記半導体メモリに供給される外部電圧を第１のデジタル値に変換する前記第１のＡＤコンバータと、前記半導体メモリの温度に応じて変化する温度特性電圧を第２のデジタル値に変換する第２のＡＤコンバータと、前記参照電圧を指定する参照電圧トリミングアドレスと、前記第１のデジタル値と、前記第２のデジタル値とを受け取り、該参照電圧トリミングアドレス、該第１のデジタル値および該第２のデジタル値を重み付け加算した第３のデジタル値を出力する加算器と、前記第３のデジタル値に応じた前記参照電圧を出力するドライバとを備えている。

本発明に係る実施形態に従った内部電圧生成回路は、半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、前記半導体メモリに供給される外部電圧、および、前記半導体メモリの温度に応じて電圧が変化する温度特性電圧をデジタル値に変換するＡＤコンバータと、前記参照電圧を指定する参照電圧トリミングアドレスおよび前記デジタル値を受け取り、該参照電圧トリミングアドレスと該デジタル値とを重み付け加算した加算結果を出力する加算器と、前記加算結果に応じた電圧値を有する前記参照電圧を出力するドライバと、前記温度特性電圧を生成する温度特性電圧発生回路とを備え、
該温度特性電圧発生回路は、前記外部電圧および前記半導体メモリの温度に依存せず、ワード線の電位を生成するための昇圧回路から得た安定電位がソースに印加される第１および第２のトランジスタと、前記外部電圧がソースに印加される第３のトランジスタと、前記第１のトランジスタのドレインと低電位源との間に並列に接続された第１のダイオードおよび第１の抵抗部と、前記第２のトランジスタのドレインに一端が接続された第２の抵抗部と、前記第２の抵抗の他端と前記低電位源との間に接続され、前記第１のダイオードのｎ倍（ｎ＞１）の面積を有する第２のダイオードと、前記第２のトランジスタのドレインと前記低電位源との間に接続された第３の抵抗部と、前記第３のトランジスタのドレインと前記低電位源との間に接続された第４の抵抗部と、前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧とを入力し、前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧との電圧差を前記第１から第３のトランジスタのゲートに出力するオペアンプとを含み、前記第３のトランジスタのドレイン電圧を前記温度特性電圧として出力することを特徴とする。

本発明に係る実施形態に従った内部電圧生成回路は、半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、前記半導体メモリに供給される外部電圧を第１のデジタル値に変換する第１のＡＤコンバータと、温度特性トリミングアドレスおよび前記第１のデジタル値を受け取り、該温度特性トリミングアドレスと該第１のデジタル値とを重み付け加算した加算結果を出力する第１の加算器と、前記加算結果を受け取り、前記加算結果によって決定される温度特性のもとで前記半導体メモリの温度に応じて変化する温度特性電圧を第２のデジタル値に変換する第２のＡＤコンバータと、前記参照電圧を指定する参照電圧トリミングアドレスと前記第２のデジタル値とを重み付け加算した第３のデジタル値を出力する第２の加算器と、前記第３のデジタル値に応じた前記参照電圧を出力するドライバとを備えている。

本発明は、内部電圧生成回路温度および外部電源電圧（あるいはアレイ電圧）に依存した参照電圧を生成し、データの誤検出を抑制することができる。

本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図。 第１の実施形態による内部電圧生成回路を示すブロック図。 温度特性電圧ＶＢＧＲｔｅｍｐの生成回路を示す回路図。 第２の抵抗部Ｒ２２の構成をより詳細に示す回路図。 加算器ＡＤＲの構成を示す図。 メモリチップの温度Ｔおよび参照電圧ＶＤＣの関係を示すグラフ。 本発明に係る第２の実施形態に従った内部電圧生成回路を示すブロック図。 温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}の生成回路を示す回路図。 ポンプ回路ＰＵＭＰ１およびＰＵＭＰ２の構成を示す図。 本発明に係る第３の実施形態に従った内部電圧生成回路を示すブロック図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図である。本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルＭＣともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」でよい。

尚、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、それ以外の強誘電体メモリにも適用可能である。さらに、本実施形態は、強誘電体メモリに限らず、参照電圧を必要とする他のメモリにも適用可能である。

メモリセルアレイ１は、強誘電体キャパシタとセルトランジスタとからなる複数のメモリセルＭＣを含み、これらを二次元配置することによって構成されている。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの各交差部（ビット線ＢＬとプレート線ＰＬとの各交差部）に対応して配置されている。

ロウデコーダ２は、複数のワード線ＷＬのうち、選択されたワード線ＷＬを駆動する。プレート線デコーダ３は、複数のプレート線ＰＬのうち、選択されたプレート線ＰＬを駆動する。ロウ制御回路８１は、外部から受けたロウアドレスに応じて或る行のワード線ＷＬおよびプレート線ＰＬを選択し、これらを駆動するために、ロウデコーダ２およびプレート線デコーダ３を制御する。

カラムデコーダ６は、カラムゲート５を介して複数のビット線ＢＬのうち、或るビット線ＢＬを選択する。センスアンプＳＡは、選択されたビット線ＢＬを介してメモリセルＭＣに格納されたデータを読み出し、あるいは、メモリセルＭＣへデータを書き込むように構成されている。センスアンプSAがデータを検出するときに、参照電圧ＶＤＣが用いられる。カラム制御回路８２は、外部から受けたカラムアドレスに応じて或るカラムのビット線ＢＬを選択するようにカラムデコーダ６を制御する。

データバッファ７は、センスアンプＳＡが検出した読出しデータを一時的に格納し、Ｉ／Ｏ回路を介してこの読出しデータをメモリチップの外部へ出力するように構成されている。あるいは、データバッファ７は、Ｉ／Ｏ回路を介して外部から入力される書込みデータを、選択カラムのセンスアンプＳＡへ転送するように構成されている。

ここで、外部へデータを読み出すリード動作は、メモリセルＭＣに格納されたデータをセンスアンプＳＡが検出し、この検出されたデータをデータバッファ７およびＩ／Ｏ回路を介してメモリチップの外部へデータを出力する動作である。ただし、リード動作は、センスアンプＳＡにラッチされたデータを元のメモリセルＭＣへ書き戻すリストア動作を含む。外部からのデータを書き込むライト動作は、リード動作においてセンスアンプＳＡがデータを検出後、外部からの書込みデータを、Ｉ／Ｏ回路およびデータバッファ７を介してセンスアンプＳＡへ伝達し、センスアンプＳＡがこの書込みデータをメモリセルＭＣへ書き込む動作である。

リード・ライト制御回路８３は、外部からチップイネーブル信号ｂＣＥ、ライトイネーブル信号ｂＷＥおよびリストア信号ｂＲＥＳＴＯＲを受け取り、イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ、ＢＳＡＮ等を発生するように構成されている。

チップイネーブル信号ｂＣＥは、メモリチップを活性状態にし、メモリへのアクセス可能な状態にする信号である。ライトイネーブル信号ｂＷＥは、ライト動作またはリード動作のいずれかを許可する信号である。リストア信号ｂＲＥＳＴＯＲは、強誘電体メモリがリード動作にエンターしてからリストア動作の完了までの期間、活性状態を維持する信号である。

内部電源回路９は、外部電圧ＶＤＤを受け、内部電源電圧Ｖｉｎｔ、参照電圧ＶＤＣを生成するように構成されている。内部電源電圧Ｖｉｎｔは、図１に示す各構成に供給される。ＶＤＤ自身も、アレイ電圧としてビット線ＢＬおおびプレート線ＰＬを駆動させるために利用される。参照電圧ＶＤＣは、データ“１”と“０”との中間の電圧であり、データの検出時にデータ“１”またはデータ“０”を検出するために用いられる。内部電源回路９は、必要に応じて昇圧回路あるいは降圧回路を含むものであってよい。

本実施形態による強誘電体メモリは、プリチャージ状態（待機状態）が終了し、チップ外部から供給されるチップイネーブル信号ｂＣＥが論理ロウとなることにより活性状態になる。強誘電体メモリが活性状態になることによって、ロウ制御回路８１、カラム制御回路８２およびリード・ライト制御回路８３を含む制御回路８がメモリセルアレイ１へのアクセスを許可する。

図２は、第１の実施形態による内部電圧生成回路を示すブロック図である。内部電圧生成回路は、図１の内部電源回路内に組み込まれていており、参照電圧ＶＤＣ（Voltage of Dummy Capacitor）を生成する。内部電圧生成回路は、センスアンプＳＡがセルアレイ１に格納されたデータを検出するときに参照電位として用いられるＶＤＣを生成する回路である。内部電圧生成回路は、第１のＡＤコンバータＡＤＣ１と、第２のＡＤコンバータＡＤＣ２と、加算器ＡＤＲと、ドライバＤＲＶとを備えている。

第１のＡＤコンバータＡＤＣ１は、外部電源電圧ＶＤＤを第１のデジタル値ＤＧ１に変換するように構成されている。より詳細には、第１のＡＤコンバータＡＤＣ１は、外部電源電圧ＶＤＤと低電位源ＶＳＳとの間に直列に接続された抵抗Ｒ０〜Ｒ５と、外部電源電圧ＶＤＤを抵抗Ｒ０〜Ｒ５によって抵抗分割した各電圧を基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ４と比較し増幅する演算増幅器ＡＭＰ０〜ＡＭＰ４と、演算増幅器ＡＭＰ０〜ＡＭＰ４から得た結果を２進数のデジタル値ＤＧ１に変換する第１のエンコーダＥＮＣ１とを備えている。

本実施形態では、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ４は同じ電位でよい。また、演算増幅器ＡＭＰ０〜ＡＭＰ４は同じ構成でよい。この場合、抵抗Ｒ０〜Ｒ５によって分割された電圧Ｖｄ０〜Ｖｄ４によって、演算増幅器ＡＭＰ０〜ＡＭＰ４の出力が決定される。電圧Ｖｄ０〜Ｖｄ４は、Ｖｄ０が一番高く、Ｖｄ１、Ｖｄ２、Ｖｄ３、Ｖｄ４の順に低くなる。外部電源電圧ＶＤＤが低く、電圧Ｖｄ０が基準電圧Ｖｒｅｆ０よりも低いときには、演算増幅器ＡＭＰ０〜ＡＭＰ４は、低レベル電位を出力する。外部電源電圧ＶＤＤが次第に高くなり、電圧Ｖｄ０が基準電圧Ｖｒｅｆ０を超えたときに、演算増幅器ＡＭＰ０のみが高レベル電位を出力する。それ以外の演算増幅器ＡＭＰ１〜ＡＭＰ４は低レベル電位を出力する。さらに、電圧Ｖｄ１が基準電圧Ｖｒｅｆ１を超えたときに、演算増幅器ＡＭＰ０およびＡＭＰ１が高レベル電位を出力する。同様に、外部電源電圧ＶＤＤが上昇すると、演算増幅器ＡＭＰ２、ＡＭＰ３、ＡＭＰ４の順に、低レベル電位から高レベル電位に切り替わる。

エンコーダＥＮＣ１は、演算増幅器ＡＭＰ０〜ＡＭＰ４の出力を受けて、その出力を２進数のデジタル値ＤＧ１に変換する。例えば、演算増幅器ＡＭＰ０〜ＡＭＰ４の総てが低レベル電位を出力している場合、エンコーダＥＮＣ１は、デジタル値ＤＧ１として（０００００）を出力する。例えば、演算増幅器ＡＭＰ０のみが高レベル電位を出力している場合、エンコーダＥＮＣ１は、デジタル値ＤＧ１として（００００１）を出力する。さらに、演算増幅器ＡＭＰ０およびＡＭＰ１が高レベル電位を出力している場合、エンコーダＥＮＣ１は、デジタル値ＤＧ１として（０００１０）を出力する。同様に、演算増幅器ＡＭＰ２、ＡＭＰ３、ＡＭＰ４が高レベル電位に切り替わるごとに、エンコーダＥＮＣ１は、デジタル値ＤＧ１として（０００１１）、（００１００）、（００１０１）を出力する。

第２のＡＤコンバータＡＤＣ２は、温度特性電圧ＶＢＧＲ_ＴＥＭＰを第２のデジタル値ＤＧ２に変換するように構成されている。温度特性電圧ＶＢＧＲ_ＴＥＭＰは、半導体チップの温度によって変化するバンドギャップリファレンス電圧であり、図３に示す回路によって生成される。

より詳細には、第２のＡＤコンバータＡＤＣ２は、温度特性電圧ＶＢＧＲ_ＴＥＭＰと低電位源ＶＳＳとの間に直列に接続された抵抗Ｒ１０〜Ｒ１５と、温度特性電圧ＶＢＧＲ_ＴＥＭＰを抵抗Ｒ０〜Ｒ５によって抵抗分割した各電圧を基準電圧Ｖｒｅｆ１０〜Ｖｒｅｆ１４と比較し増幅する演算増幅器ＡＭＰ１０〜ＡＭＰ１４と、演算増幅器ＡＭＰ１０〜ＡＭＰ１４から得た結果を２進数のデジタル値ＤＧ１に変換する第２のエンコーダＥＮＣ２とを備えている。

本実施形態では、基準電圧Ｖｒｅｆ１０〜Ｖｒｅｆ１４は同じ電位でよい。また、演算増幅器ＡＭＰ１０〜ＡＭＰ１４は同じ構成でよい。この場合、抵抗Ｒ１０〜Ｒ１５によって分割された電圧Ｖｄ１０〜Ｖｄ１４によって、演算増幅器ＡＭＰ１０〜ＡＭＰ１４の出力が決定される。電圧Ｖｄ１０〜Ｖｄ１４は、Ｖｄ１０が一番高く、Ｖｄ１１、Ｖｄ１２、Ｖｄ１３、Ｖｄ１４の順に低くなる。温度特性電圧ＶＢＧＲ_ＴＥＭＰが低く、電圧Ｖｄ１０が基準電圧Ｖｒｅｆ１０よりも低いときには、演算増幅器ＡＭＰ１０〜ＡＭＰ１４は、低レベル電位を出力する。温度特性電圧ＶＢＧＲ_ＴＥＭＰが次第に高くなり、電圧Ｖｄ１０が基準電圧Ｖｒｅｆ１０を超えたときに、演算増幅器ＡＭＰ１０のみが高レベル電位を出力する。それ以外の演算増幅器ＡＭＰ１１〜ＡＭＰ１４は低レベル電位を出力する。さらに、電圧Ｖｄ１１が基準電圧Ｖｒｅｆ１１を超えたときに、演算増幅器ＡＭＰ１０およびＡＭＰ１１が高レベル電位を出力する。同様に、温度特性電圧ＶＢＧＲ_ＴＥＭＰが上昇すると、演算増幅器ＡＭＰ１２、ＡＭＰ１３、ＡＭＰ１４の順に、低レベル電位から高レベル電位に切り替わる。

エンコーダＥＮＣ２は、演算増幅器ＡＭＰ１０〜ＡＭＰ１４の出力を受けて、その出力を２進数のデジタル値ＤＧ２に変換する。例えば、演算増幅器ＡＭＰ１０〜ＡＭＰ１４の総てが低レベル電位を出力している場合、エンコーダＥＮＣ２は、デジタル値ＤＧ２として（０００００）を出力する。例えば、演算増幅器ＡＭＰ１０のみが高レベル電位を出力している場合、エンコーダＥＮＣ２は、デジタル値ＤＧ２として（００００１）を出力する。さらに、演算増幅器ＡＭＰ１０およびＡＭＰ１１が高レベル電位を出力している場合、エンコーダＥＮＣ２は、デジタル値ＤＧ２として（０００１０）を出力する。同様に、演算増幅器ＡＭＰ１２、ＡＭＰ１３、ＡＭＰ１４が高レベル電位に切り替わるごとに、エンコーダＥＮＣ２は、デジタル値ＤＧ２として（０００１１）、（００１００）、（００１０１）を出力する。

加算器ＡＤＲは、第１のＡＤコンバータＡＤＣ１からの第１のデジタル値ＤＧ１と、第２のＡＤコンバータＡＤＣ２からの第２のデジタル値ＤＧ２と、参照電圧トリミングアドレスＶＤＣｔｒｍとを受け取り、ＤＧ１、ＤＧ２およびＶＤＣｔｒｍを加算した第３のデジタル値ＤＧ３を出力する。参照電圧トリミングアドレスＶＤＣｔｒｍは、参照電圧ＶＤＣの大きさを指定するアドレスである。メモリチップの製造後、実際のデータ“０”を伝達するビット線電位およびデータ“１”を伝達するビット線電位に基づいて、内部電圧生成回路が最適な参照電圧ＶＤＣを出力するように参照電圧トリミングアドレスＶＤＣｔｒｍは決定される。例えば、参照電圧トリミングアドレスＶＤＣｔｒｍは、参照電圧ＶＤＣが０．５Ｖ〜１．５Ｖの所定電圧に設定されるように、６ビット値（００００００）〜（１１１１１１）のいずれかを出力する。ただし、参照電圧トリミングアドレスＶＤＣｔｒｍは、外部電源電圧ＶＤＤの変化およびメモリチップの温度の変化には対応しておらず、温度および外部電源電圧ＶＤＤに依らず一定である。

第１のデジタル値ＤＧ１が（０００００）〜（００１０１）の６通りの値をとり、第２のデジタル値ＤＧ２が（０００００）〜（００１０１）の６通りの値をとり、参照電圧トリミングアドレスＶＤＣｔｒｍが６ビット値（２^６通り）を出力する。第３のデジタル値ＤＧ３は、ＤＧ１、ＤＧ２、ＶＤＣｔｒｍの合成関数演算のデジタル処理で計算される。例えば、合成関数演算は、ＤＧ１、ＤＧ２、ＶＤＣｔｒｍに重み付け係数α、β、γ、δをそれぞれ乗算した値を加算することで実行される。即ち、第３のデジタル値ＤＧ３は、αＤＧ１＋βＤＧ２＋γＶＤＣｔｒｍ＋δで表わされる。以下、この合成関数演算を重み付け加算とも言う。ここで、重み付け係数α、β、γ、δは、実際のデバイスの特性に適合するように設定される。

より詳細には、ドライバＤＲＶは、ＶＤＤを電源としてＶＤＣを生成するため、αが０であった場合、ＶＤＣはＶＤＤに比例して増加する。重み付け係数αは、ＶＤＣのＶＤＤ依存性を決定する。ＶＤＣのＶＤＤ依存性をＶＤＤ比例より大きくしたい場合には、α＞０とし、ＶＤＣのＶＤＤ依存性をＶＤＤ比例より小さくしたい場合には、α＜０とする。即ち、電源電圧ＶＤＤの変動に対して、図２に示すドライバＤＲＶの出力電圧ＶＤＣの変動率が所定値より大きければα＞０、所定値より小さければα＜０とする。｜α｜の値も実際のデバイスの特性に応じて任意に設定すればよい。

また、半導体チップの温度の変動に対して、出力電圧ＶＤＣの変動率が所定値より大きければβ＞０、所定値より小さければβ＜０とする。｜β｜の値も実際のデバイスの特性に応じて任意に設定すればよい。

γおよびδは、トリミングの範囲、トリミングの最低値、トリミングの最高値に基づいて決める。通常、γおよびδは、ともに正数である。

上記重み付け加算を行う加算器ＡＤＲは、単純な加算回路、減算回路および積分回路を組み合わせることによって簡単に実現できる。従って、その詳細な構成についての説明は省略する。

ビット線およびプレート線の電位がＶＤＤに依存せず一定である場合、ＶＤＤに対して出力電圧ＶＤＣを一定にするためには、加算器ＡＤＲで加算されるデジタル値をマイナス補正する必要がある。つまり、ＶＤＤに対して出力電圧ＶＤＣを一定にするためには、重み付け係数αを負値にする。この場合、ＶＤＣがＶＤＤによって大きくなった分をデジタル的に減算補償して、ＶＤＣを実質的に一定にすることができる。

また、図２に示す抵抗Ｒ０〜Ｒ５およびＲ１１〜Ｒ１５の値を調節することによって、α＝β＝１とすることができる。さらに、γ＝１、δ＝０として、ＶＤＣのトリミング範囲が０Ｖ（原点）を通るように設定することによって、加算器ＡＤＲは、図５に示す単純な加算器で構成することができる。尚、以下の説明は、基本的に、図５に示す加算器を用いた実施形態の説明である。

ドライバＤＲＶは、第３のデジタル値ＤＧ３を受け取り、該第３のデジタル値ＤＧ３に応じた参照電圧ＶＤＣを出力する。ドライバＶＤＲは、ドライブ素子ＤＲ０〜ＤＲ６と、キャパシタＣ０〜Ｃ６と、スイッチＳＷｄｃとを含む。ドライブ素子ＤＲ０〜ＤＲ６は、キャパシタＣ０〜Ｃ６にそれぞれ対応して設けられており、第３のデジタル値ＤＲ３の各ビットのバイナリ値に基づいてキャパシタＣ０〜Ｃ６を駆動させる。例えば、第３のデジタル値ＤＧ３が（０１１１０１０）の場合、ドライブ素子ＤＲ１、ＤＲ３〜ＤＲ５のみがそれぞれに対応するキャパシタＣ１、Ｃ３〜Ｃ５を駆動させる。

キャパシタＣ０〜Ｃ６は、それぞれ異なる容量を有し、第３のデジタル値ＤＲ３の桁が大きくなるのに伴って容量が大きくなるように構成されている。例えば、第３のデジタル値ＤＲ３の最下位ビットに対応するキャパシタＣ０を基準容量Ｃｒｅｆとすると、ＤＲ３の２桁目のビットに対応するキャパシタＣ１の容量は２×Ｃｒｅｆとなる。ＤＲ３の３桁目のビットに対応するキャパシタＣ２の容量は４×Ｃｒｅｆとなる。さらに、ＤＲ３の４桁目のビットに対応するキャパシタＣ３の容量は８×Ｃｒｅｆとなる。同様に、ＤＲ３のｎ桁目（１≦ｎ≦７）のビットに対応するキャパシタＣｎ−１の容量は２^ｎ−１×Ｃｒｅｆとなる。

従って、上記例のように第３のデジタル値ＤＧ３が（０１１１０１０）の場合、ドライバ素子ＤＲ１、ＤＲ３〜ＤＲ５が駆動するキャパシタＣ１、Ｃ３〜Ｃ５のトータル容量は、５８×Ｃｒｅｆとなる。

キャパシタＣ０〜Ｃ６の一端は、同一のスイッチＳＷｄｃに接続されており、該スイッチＳＷｄｃを介して出力端子に接続されている。よって、ドライバ素子によって駆動されるキャパシタの容量の和に比例した電圧が参照電位ＶＤＣとして出力される。

図３は、温度特性電圧ＶＢＧＲｔｅｍｐの生成回路（以下、ＶＢＧＲｔｅｍｐ生成回路という）を示す回路図である。ＶＢＧＲｔｅｍｐ生成回路の出力部は、図２に示す第２のＡＤコンバータＡＤＣ２のＶＢＧＲｔｅｍｐの入力部に接続される。

ＶＢＧＲｔｅｍｐ生成回路は、外部電源電圧ＶＤＤがソースに印加される第１から第３のトランジスタＴＰ１〜ＴＰ３と、第１のトランジスタＴＰ１のドレインと低電位源ＶＳＳとの間に並列に接続された第１のダイオードＤ２１および第１の抵抗部Ｒ２１と、第２のトランジスタＴＰ２のドレインに一端が接続された第２の抵抗部Ｒ２２と、第２の抵抗部Ｒ２２の他端と低電位源との間に接続され、第１のダイオードＤ２１のｎ倍（ｎ＞１）の面積を有する第２のダイオードＤ２２と、第２のトランジスタＴＰ２のドレインと低電位源ＶＳＳとの間に接続された第３の抵抗部Ｒ２３と、第３のトランジスタＴＰ３のドレインと低電位源ＶＳＳとの間に接続された第４の抵抗Ｒ２４とを備えている。

さらに、ＶＢＧＲｔｅｍｐ生成回路は、第１のトランジスタＴＰ１のドレイン電圧Ｖｄ１と第２のトランジスタＴＰ２のドレイン電圧Ｖｄ２とを入力し、ドレイン電圧Ｖｄ１とＶｄ２との電圧差（Ｖｄ２−Ｖｄ１）を第１から第３のトランジスタＴＰ１〜ＴＰ３のゲートに出力する演算増幅器ＡＭＰ２１とを含む。第３のトランジスタＴＰ３のドレイン電圧が温度特性電圧ＶＢＧＲｔｅｍｐとして出力される。

尚、第２のダイオードＤ２２は、第１のダイオードＤ２１をｎ個並列に接続した構成であってもよい。

図３に示す回路では、抵抗部Ｒ２１〜Ｒ２４の抵抗比によって温度特性電圧ＶＢＧＲｔｅｍｐが決定される。この場合、抵抗部Ｒ２２のみを設定すれば、温度特性電圧ＶＢＧＲｔｅｍｐの温度依存度も設定することができる。

図４は、第２の抵抗部Ｒ２２の構成をより詳細に示す回路図である。温度特性電圧ＶＢＧＲｔｅｍｐは、第１から第４の抵抗部Ｒ２１〜Ｒ２４によって温度特性を有する。さらに、第２の抵抗部Ｒ２２が図４の示すように構成されていることによって、温度特性電圧ＶＢＧＲｔｅｍｐの温度に対する依存度（依存量）を変更することができる。温度に対する依存度（依存量）とは、メモリチップの温度の変化量に対する温度特性電圧ＶＢＧＲｔｅｍｐの変化量を示す。従って、温度依存度（温度依存量）が高いことは、メモリチップの温度の変化に対して、温度特性電圧ＶＢＧＲｔｅｍｐの変化量が大きいことを示す。換言すると、温度特性電圧ＶＢＧＲｔｅｍｐがメモリチップの温度に対して敏感であると言ってもよい。尚、温度特性電圧ＶＢＧＲｔｅｍｐの温度依存度が高いことは、図２から分かるように、参照電圧ＶＤＣの温度依存度が高いことを意味する。例えば、温度特性電圧ＶＢＧＲｔｅｍｐの温度依存度は、参照電圧ＶＤＣの温度依存度に比例する。

第２の抵抗部Ｒ２２は、第２のトランジスタＴＰ２と第２のダイオードＤ２２との間に直列に接続された抵抗Ｒ３０〜Ｒ３４と、各抵抗Ｒ３０〜Ｒ３４のそれぞれに対して並列に接続されたスイッチング素子ＳＷ３０〜ＳＷ３４とを備えている。スイッチング素子ＳＷ３０〜ＳＷ３４は、Ｎ型ＦＥＴとＰ型ＦＥＴとを並列に接続して構成されたＣＭＯＳスイッチである。抵抗Ｒ３０〜Ｒ３４の抵抗比は、Ｒ３０：Ｒ３１：Ｒ３２：Ｒ３３：Ｒ３４＝１：２：４：８：１６である。

強誘電体メモリの形成後、温度特性電圧ＶＢＧＲｔｅｍｐまたは参照電圧ＶＤＣを測定し、各チップ、各ウェハあるいは各ロットごとに第２の抵抗部Ｒ２２の温度依存度の設定を決定する。例えば、或るチップ、或るウェハまたは或るロットにおいてメモリセルの温度依存度が高い場合には、第２の抵抗部Ｒ２２の温度依存度を高める。図４に示す第２の抵抗部Ｒ２２では、スイッチング素子ＳＷ３０〜ＳＷ３４の設定を変更することによって、第２の抵抗部Ｒ２２の抵抗値を２^５通りに変更することができる。温度特性トリミングアドレスＲ２−０〜Ｒ２−４（以下、ＴＭＰｔｒｍともいう）は、温度特性電圧ＶＢＧＲｔｅｍｐまたは参照電圧ＶＤＣの測定後、第２の抵抗部Ｒ２２の抵抗値を適切に設定するために固定される。これにより、各チップ、各ウェハあるいは各ロットごとに温度特性電圧ＶＢＧＲｔｅｍｐおよび参照電圧ＶＤＣの温度依存度を設定することができる。温度特性トリミングアドレスＴＭＰｔｒｍの設定は、ウェハ上に強誘電体メモリを形成した後、ダイシング前の試験工程において行われることが好ましい。

図５は、加算器ＡＤＲの構成を示す図である。加算器ＡＤＲは、７個の全加算回路ＦＡ０〜ＦＡ６を含む。加算器ＡＤＲの処理は次の通りである。全加算回路ＦＡ０〜ＦＡ６のそれぞれの構成は、既存の全加算回路の構成と同様でよい。

まず、７個の全加算回路ＦＡ０〜ＦＡ６の各第１の入力Ｘ０〜Ｘ５にそれぞれ参照電圧トリミングアドレスＶＤＣｔｒｍの最下位ビットから最上位ビットの各バイナリ値を入れる。当初、Ｘ６には０を入力する。次に、全加算回路ＦＡ０〜ＦＡ４の各第２の入力Ｙ０〜Ｙ５に第１のデジタル値ＤＧ１の最下位ビットから最上位ビットの各バイナリ値を入れる。加算器ＡＤＲが第１の入力Ｘ０〜Ｘ５と第２の入力Ｙ０〜Ｙ５との加算を行う。このとき、加算器ＡＤＲは、上記重み付け加算（αＤＧ１＋γＶＤＣｔｒｍ）を行ってもよい。次に、第１の入力Ｘ０〜Ｘ６にそれぞれ加算結果の値を入れ直し、加算器ＡＤＲはこの加算結果を一時的に記憶する。さらに、第２の入力Ｙ０〜Ｙ５に第２のデジタル値ＤＧ２の最下位ビットから最上位ビットの各バイナリ値を入れる。そして、加算器ＡＤＲが第１の入力Ｘ０〜Ｘ６と第２の入力Ｙ０〜Ｙ５との加算を再度行う。このとき、加算器ＡＤＲは、上記重み付け加算（（１回目の加算結果）＋βＤＧ２＋δ）を行ってもよい。加算結果Ｓ０〜Ｓ６が第３のデジタル値ＤＧ３としてドライバＤＲＶへ出力される。重み付け加算をした場合、ＤＧ３は、αＤＧ１＋γＶＤＣｔｒｍ＋βＤＧ２＋δとなる。その結果、本実施形態による内部電圧生成回路は、外部電源電圧ＶＤＤ（アレイ電圧）およびメモリチップの温度に依存した参照電圧ＶＤＣを生成することができる。

図６は、メモリチップの温度Ｔおよび参照電圧ＶＤＣの関係を示すグラフである。このグラフによれば、参照電圧ＶＤＣは、メモリチップの温度Ｔにほぼ比例して変化している。尚、このグラフの傾きは、参照電圧ＶＤＣの温度依存度を示しており、温度依存度が高いとこのグラフの傾きは大きくなる。外部電源電圧ＶＤＤがＶＤＤ’（ＶＤＤ＞ＶＤＤ’）に変化したときには、それに伴い、参照電圧ＶＤＣも上昇する。

本実施形態による内部電圧生成回路は、メモリチップの温度および外部電源電圧ＶＤＤ（あるいはアレイ電圧）に依存した参照電圧ＶＤＣを生成し、データの誤検出を抑制することができる。また、本実施形態による内部電圧生成回路は、参照電圧ＶＤＣの温度依存度（依存量）を任意に設定することができる。

（第２の実施形態）
図７は、本発明に係る第２の実施形態に従った内部電圧生成回路を示すブロック図である。第２の実施形態による内部電圧生成回路は、ＡＤコンバータＡＤＣ２を１つだけ備えている。温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}は、メモリチップの温度および外部電源電圧ＶＤＤの両方に依存して変化する。即ち、デジタル値ＤＧ１０は、チップ温度だけでなく外部電源電圧ＶＤＤ（アレイ電圧）をも考慮した値となっている。

第２の実施形態の加算器ＡＤＲ、ドライバＤＲＶ、エンコーダＥＮＣ２、演算増幅器ＡＭＰ１０〜ＡＭＰ１４および抵抗Ｒ１０〜Ｒ１５の構成は、第１の実施形態と同様でよい。

図８は、温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}の生成回路（以下、ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}生成回路という）を示す回路図である。ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}生成回路では、演算増幅器ＡＭＰ２１の電源として、ワード線の高レベル電位ＶＰＰの２分の１の電圧ＶＰＰ／２を用いている。また、第１および第２のトランジスタＴＰ１およびＴＰ２のソースにも、電圧ＶＰＰ／２が印加されている。第３のトランジスタＴＰ３のソースには、外部電源電圧ＶＤＤが接続されている。第２の抵抗部Ｒ２１の構成は、図４に示す構成と同じでよい。ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}生成回路のその他の構成は、図３に示すＶＢＧＲ_ＴＥＭＰ生成回路の構成と同様でよい。

ＶＰＰは、ワード線ＷＬの高レベル電圧であり、データ読出しおよびデータ書込み時の非選択ワード線に用いられる。この高レベル電圧ＶＰＰは、温度に依存しない従来型の電圧ＶＢＧＲで発生した電圧を、昇圧回路で昇圧して生成される。昇圧回路は、図９に示すように２つのポンプ回路ＰＵＭＰ１およびＰＵＭＰ２で構成されている。電圧ＶＰＰ／２は、電圧ＶＢＧＲを受ける最初の昇圧段ＰＵＭＰ１の出力電圧である。電圧ＶＰＰは、ＶＰＰ／２を受ける２段目の昇圧段ＰＵＭＰ２の出力電圧である。

電圧ＶＰＰは、チップ温度および外部電源電圧ＶＤＤに依存せず、電圧ＶＢＧＲを基準として生成される電圧である。従って、演算増幅器ＡＭＰ２１は、外部電源電圧ＶＤＤに依らず、チップ温度に依存した電圧を出力する。チップ温度が一定のまま、外部電源電圧ＶＤＤが大きくなった場合、第３のトランジスタＴＰ３のゲート電圧は変化せず、そのソース電圧が上昇する。その結果、第３のトランジスタＴＰ３に流れる電流が大きくなり、温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}は、外部電源電圧ＶＤＤに依存した電圧となる。

一方、外部電源電圧ＶＤＤが一定のまま、チップ温度が上昇した場合、第３のトランジスタＴＰ３のゲート電圧は低下する。その結果、第３のトランジスタＴＰ３に流れる電流が大きくなり、温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}は、チップ温度にも依存した電圧となる。

図７に示すエンコーダＥＮＣ２は、チップ温度および外部電源電圧ＶＤＤの両方に依存した温度特性電圧ＶＢＧＲ_{ＴＥＭＰ，ＶＤＤ}をデジタル値ＤＧ１０に変換する。加算器ＡＤＲは、デジタル値ＤＧ１０と参照電圧トリミングアドレスＶＤＣｔｒｍとを加算する。その後の動作は、第１の実施形態の動作と同様であるので、その説明を省略する。

第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、外部電源電圧ＶＤＤ専用のＡＤコンバータＡＤＣ１を必要としない。従って、第２の実施形態による内部電圧生成回路は、回路規模を小さくすることができる。

（第３の実施形態）
図１０は、本発明に係る第３の実施形態に従った内部電圧生成回路を示すブロック図である。第３の実施形態による内部電圧生成回路は、第１のＡＤコンバータＡＤＣ１とＶＢＧＲ_ＴＥＰＭ生成回路との間に設けられた第１の加算器ＡＤＲ１と、第２のＡＤコンバータＡＤＣ２とドライバＤＲＶとの間に設けられた第２の加算器ＡＤＲ２とを備えている。

第３の実施形態では、第１の加算器ＡＤＲ１が、ＶＢＧＲ_ＴＥＰＭ生成回路に入力される温度特性トリミングアドレスＴＭＰｔｒｍに外部電源電圧ＶＤＤに依存した第１のデジタル値ＤＧ３１を加算する。よって、温度特性トリミングアドレスＴＭＰｔｒｍが第２のデジタル値ＤＧ２としてＶＢＧＲ_ＴＥＰＭ生成回路に入力されるとき、第２のデジタル値ＤＧ２は、既に外部電源電圧ＶＤＤを考慮に入れた値となっている。

第３の実施形態における第１のＡＤコンバータＡＤＣ１、第２のＡＤコンバータＡＤＣ２、ＶＢＧＲ_ＴＥＰＭ生成回路、第２の加算器ＡＤＲ２およびドライバＤＲＶの各構成は、それぞれ第１の実施形態の第１のＡＤコンバータＡＤＣ１、第２のＡＤコンバータＡＤＣ２、ＶＢＧＲ_ＴＥＰＭ生成回路（図３および図４）、加算器ＡＤＲおよびドライバＤＲＶの各構成と同様でよい。第１の加算器ＡＤＲ１の構成は、第１の実施形態の加算器ＡＤＲと基本的に同様でよい。ただし、第１の加算器ＡＤＲ１内の全加算回路の数は、第２のデジタル値ＤＧ３２の桁数と同じにすればよい。

第１のＡＤコンバータＡＤＣ１から出力される第１のデジタル値ＤＧ１は、第１の実施形態の第１のデジタル値ＤＧ１と同様に、外部電源電圧ＶＤＤに応じて６通りの値を取り得る。温度特性トリミングアドレスＴＭＰｔｒｍは、例えば、４ビット信号である。この場合、第２のデジタル値ＤＧ３２は、（０００００）〜（１０１０１）のいずれかの値を取り得る。尚、第２のデジタル値ＤＧ３２が（０００００）〜（１１１１１）のいずれかの値を取り得るように、温度特性トリミングアドレスＴＭＰｔｒｍおよび第１のＡＤコンバータＡＤＣ１を構成しても差し支えない。第１から第３のデジタル値ＤＧ３１〜ＤＧ３３の取り得る範囲は、仕様の問題であって任意に設定してよい。

ＶＢＧＲ_ＴＥＰＭ生成回路は、第２のデジタル値ＤＧ３２を温度特性トリミングアドレスＴＭＰｔｒｍとして受け取る。図４に示すスイッチング素子ＳＷ３０〜ＳＷ３４が第２のデジタル値ＤＧ３２によって制御される。このとき、スイッチング素子ＳＷ３０〜ＳＷ３４は温度依存度および外部電源電圧ＶＤＤを加味して設定される。

第２のＡＤコンバータＡＤＣ２は、ＶＢＧＲ_ＴＥＰＭ生成回路からＶＢＧＲ_{ＴＥＰＭ、ＶＤＤ}を受け取り、これを第３のデジタル値ＤＧ３３に変換する。第２のＡＤコンバータＡＤＣ２の動作は、第１の実施形態のそれと同様であるので、その詳細な説明を省略する。

第２の加算器ＡＤＲ２は、参照電圧トリミングアドレスＶＤＣｔｒｍと第３のデジタル値ＤＧ３３とを加算し、加算結果をドライバＤＲＶに出力する。第３の実施形態では、第２の加算器ＡＤＲ２の加算結果は、（０００００００）〜（１０００１０１）となる。その後の動作は、第１の実施形態の動作と同様であるので、その説明を省略する。

第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

尚、第１から第３の実施形態において、第１および第２のデジタル値ＤＧ１、ＤＧ２は、６通りの値を出力した。しかし、外部電源電圧ＶＤＤの依存度およびチップ温度の依存度をさらに高めるために、第１および第２のデジタル値ＤＧ１、ＤＧ２が取り得る値を大きくしてもよい。この場合、ＡＤコンバータＡＤＣ１およびＡＤＣ２内の演算増幅器ＡＭＰｉ（ｉは整数）と抵抗Ｒｉとのペアを増加させればよい。

ＡＤＣ１、ＡＤＣ２…ＡＤコンバータ
ＥＮＣ１，ＥＮＣ２…エンコーダ
ＡＭＰ０〜ＡＭＰ１４…演算増幅器
Ｒ０〜Ｒ１５…抵抗
ＡＤＲ…加算器
ＤＲＶ…ドライバ
ＶＤＤ…外部電源電圧
ＶＢＧＲ_ＴＥＭＰ…温度特性電圧
ＶＤＣ…参照電圧

Claims (5)

1. 半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、
   前記半導体メモリに供給される外部電圧を第１のデジタル値に変換する前記第１のＡＤコンバータと、
   前記半導体メモリの温度に応じて変化する温度特性電圧を第２のデジタル値に変換する第２のＡＤコンバータと、
   前記参照電圧を指定する参照電圧トリミングアドレスと、前記第１のデジタル値と、前記第２のデジタル値とを受け取り、該参照電圧トリミングアドレス、該第１のデジタル値および該第２のデジタル値を重み付け加算した第３のデジタル値を出力する加算器と、
   前記第３のデジタル値に応じた前記参照電圧を出力するドライバとを備えた内部電圧生成回路。
2. 前記加算器は、前記参照電圧トリミングアドレスと前記第１のデジタルとを重み付け加算した結果を一時的に記憶し、
   前記加算器は、前記レジスタに記憶された値と前記第２のデジタル値とを重み付け加算して前記第３のデジタル値を出力することを特徴とする請求項１に記載の内部電圧生成回路。
3. 前記温度特性電圧を生成する温度特性電圧発生回路をさらに備え、
   該温度特性電圧発生回路は、
   前記外部電圧がソースに印加される第１から第３のトランジスタと、
   前記第１のトランジスタのドレインと低電位源との間に並列に接続された第１のダイオードおよび第１の抵抗部と、
   前記第２のトランジスタのドレインに一端が接続された第２の抵抗部と、
   前記第２の抵抗部の他端と前記低電位源との間に接続され、前記第１のダイオードのｎ倍（ｎ＞１）の面積を有する第２のダイオードと、
   前記第２のトランジスタのドレインと前記低電位源との間に接続された第３の抵抗部と、
   前記第３のトランジスタのドレインと前記低電位源との間に接続された第４の抵抗部と、
   前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧とを入力し、前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧との電圧差を前記第１から第３のトランジスタのゲートに出力するオペアンプとを含み、
   前記第３のトランジスタのドレイン電圧を前記温度特性電圧として出力することを特徴とする請求項１または請求項２に記載の内部電圧生成回路。
4. 半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、
   前記半導体メモリに供給される外部電圧、および、前記半導体メモリの温度に応じて電圧が変化する温度特性電圧をデジタル値に変換するＡＤコンバータと、
   前記参照電圧を指定する参照電圧トリミングアドレスおよび前記デジタル値を受け取り、該参照電圧トリミングアドレスと該デジタル値とを重み付け加算した加算結果を出力する加算器と、
   前記加算結果に応じた電圧値を有する前記参照電圧を出力するドライバと、
   前記温度特性電圧を生成する温度特性電圧発生回路とを備え、
   該温度特性電圧発生回路は、
   前記外部電圧および前記半導体メモリの温度に依存せず、ワード線の電位を生成するための昇圧回路から得た安定電位がソースに印加される第１および第２のトランジスタと、
   前記外部電圧がソースに印加される第３のトランジスタと、
   前記第１のトランジスタのドレインと低電位源との間に並列に接続された第１のダイオードおよび第１の抵抗部と、
   前記第２のトランジスタのドレインに一端が接続された第２の抵抗部と、
   前記第２の抵抗の他端と前記低電位源との間に接続され、前記第１のダイオードのｎ倍（ｎ＞１）の面積を有する第２のダイオードと、
   前記第２のトランジスタのドレインと前記低電位源との間に接続された第３の抵抗部と、
   前記第３のトランジスタのドレインと前記低電位源との間に接続された第４の抵抗部と、
   前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧とを入力し、前記第１のトランジスタのドレイン電圧と前記第２のトランジスタのドレイン電圧との電圧差を前記第１から第３のトランジスタのゲートに出力するオペアンプとを含み、
   前記第３のトランジスタのドレイン電圧を前記温度特性電圧として出力することを特徴とする内部電圧生成回路。
5. 半導体メモリに格納されたデータを検出するために用いられる参照電圧を生成する内部電圧生成回路であって、
   前記半導体メモリに供給される外部電圧を第１のデジタル値に変換する第１のＡＤコンバータと、
   温度特性トリミングアドレスおよび前記第１のデジタル値を受け取り、該温度特性トリミングアドレスと該第１のデジタル値とを重み付け加算した加算結果を出力する第１の加算器と、
   前記加算結果を受け取り、前記加算結果によって決定される温度特性のもとで前記半導体メモリの温度に応じて変化する温度特性電圧を第２のデジタル値に変換する第２のＡＤコンバータと、
   前記参照電圧を指定する参照電圧トリミングアドレスと前記第２のデジタル値とを重み付け加算した第３のデジタル値を出力する第２の加算器と、
   前記第３のデジタル値に応じた前記参照電圧を出力するドライバとを備えた内部電圧生成回路。

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