KR20090003623A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20090003623A
KR20090003623A KR1020070066435A KR20070066435A KR20090003623A KR 20090003623 A KR20090003623 A KR 20090003623A KR 1020070066435 A KR1020070066435 A KR 1020070066435A KR 20070066435 A KR20070066435 A KR 20070066435A KR 20090003623 A KR20090003623 A KR 20090003623A
Authority
KR
South Korea
Prior art keywords
voltage
level
response
internal
internal voltage
Prior art date
Application number
KR1020070066435A
Other languages
English (en)
Inventor
황선영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070066435A priority Critical patent/KR20090003623A/ko
Publication of KR20090003623A publication Critical patent/KR20090003623A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 전원으로 사용되는 외부전원전압의 레벨변동과 상관없이 안정적으로 내부전압단을 구동하기 위한 회로에 관한 것으로서, 딥 파워다운 신호에 응답하여 기준전압을 생성하기 위한 기준전압 생성부와, 상기 기준전압의 레벨을 기준으로 외부전원전압의 레벨을 검출하기 위한 전압검출부, 및 상기 딥 파워다운 신호에 응답하여 예정된 전압레벨이 되도록 내부전압단을 예정된 구동력으로 구동하되, 상기 전압검출수단의 출력신호에 응답하여 상기 예정된 구동력이 변동하는 내부전압 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
내부전압, 외부전원전압, 딥 파워다운 모드

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 메모리 소자에서 내부전압단을 구동하기 위한 회로에 관한 것이며, 더 자세히는 내부전압단을 가변적으로 구동하기 위한 회로에 관한 것이다.
반도체 메모리 장치가 고집적화, 고속화됨에 따라, 내부전압은 반도체 메모리 장치의 신뢰성과 전력 소모량의 관점에서 보다 낮은 레벨로서 칩 내부의 필요한 곳에 인가되는 것이 바람직하다.
따라서, 상대적으로 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전압을 발생하는 내부전압 발생회로가 필요하게 된다.
이러한, 내부전압을 발생하는 방법은 상대적으로 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 내부전압을 생성하는 방법을 다운 컨버팅(down converting)이라 한다.
다운 컨버팅(down converting)을 이용한 대표적인 내부전압으로는 페리전압(VPERI), 코어전압(VCORE) 등이 있다.
일반적으로 페리전압(VPERI)은 반도체 메모리 소자의 주변회로(Peripheral Circuit)를 구동하는데 사용되며, 외부전원전압의 레벨이 1.8V인 반도체 메모리 소자의 경우 1.6V 정도를 타겟 레벨 - 페리전압(VPERI)이 유지하기를 원하는 레벨 -을 갖는다.
또한, 코어전압(VCORE)은 반도체 메모리 소자의 메모리 셀(CELL) 영역에 저장되는 데이터의 기준전압으로 사용되며, 외부전원전압의 레벨이 1.8V인 반도체 메모리 소자의 경우 1.5V 정도의 타겟 레벨 - 코어전압(VCORE)이 유지하기를 원하는 레벨 - 을 갖는다.
전술한 바와 같은 내부전압 구동회로는 일반적으로 한 개의 내부전압단을 구동하기 위한 다수의 드라이버를 구비하는데, 이는, 구동력이 큰 하나의 드라이버로 한 개의 내부전압단을 구동하는 보다는 구동력이 작은 다수의 드라이버로 한 개의 내부전압단을 구동하는 것이 반도체 메모리 소자의 레이 아웃(Lay Out)에 따른 면적의 효율성 측면에서 더 우수하기 때문이다.
도 1은 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로(100)는, 외부전원전압(VDD)을 입력받아 다운 컨버터 방식을 통해 예정된 타겟 레벨로 내부전압단을 구동하기 위한 다수의 내부전압 드라이버(102, 104, 106, 108)을 구비한다. 이때, 다수의 내부전압 드라이버(102, 104, 106, 108)는 딥 파워다운 신호(Deep Power Down : DPD)에 응답하여 그 동작이 온/오프(On/Off) 제어된다.
여기서, 딥 파워다운 신호(DPD)는, 반도체 메모리 소자의 딥 파워다운 모드(Deep Power Down Mode)에서 활성화되는 신호로서, 일반적으로 딥 파워다운 모드에서 반도체 메모리 소자의 동작은, 반도체 메모리 소자 내부에서 사용되는 전류의 양을 최소화하기 위해 반도체 메모리 소자 내부의 데이터가 사라지는 것과 상관없이 내부전압을 모두 접지상태로 유지하는 동작을 수행한다.
즉, 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로(100)에 속한 다수의 내부전압 드라이버(102, 104, 106, 108)는 딥 파워 다운 모드에 진입하며 내부전압단을 구동하지 않고, 딥 파워 다운 모드에서 탈출하면 내부전압단을 구동하는 동작을 수행하였다.
또한, 내부전압단을 구동할 때에는 다수의 내부전압 드라이버(102, 104, 106, 108)가 모두 인에이블되어 동시에 내부전압단을 구동하였다.
한편, 다수의 내부전압 드라이버(102, 104, 106, 108)로 입력되는 외부전원전압(VDD)은, PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동에 민감하게 반응하여 그 레벨이 변화하는 특성을 갖는다.
즉, 타겟 레벨이 1.8V정도인 외부전원전압(VDD)의 경우 PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동에 따라 약 1.5V ~ 약 2.0V 정도까지도 흔들릴 수 있다.
따라서, PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동에 따라 그 레벨이 상대적으로 많이 흔들리는 외부전원전압(VDD)을 그대로 입력받는 다수의 내부전압 드라이버(102, 104, 106, 108)에서 구동하는 내부전압단 역시 그 레벨이 흔들리는 문제가 발생한다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로의 동작에 따른 출력 파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로가 동작할 때 입력되는 외부전원전압(VDD)의 레벨이 상대적으로 낮았던 1.7V에서 내부전압의 한 종류인 페리전압(VPERI)의 최대레벨이 1.62V였는데, 외부전원전압(VDD)의 레벨이 상승하여 상대적으로 높아진 1.95V에서 페리전압(VPERI)의 최대레벨이 같이 상승하여 1.87V까지 상승한 것을 알 수 있다.
즉, 외부전원전압(VDD)가 0.25V 상승하는 동안 페리전압(VPERI)이 0.25V 상승하면서 외부전원전압(VDD)의 레벨이 변동하는 것에 대응하여 내부전압의 레벨이 같이 변동하는 것을 알 수 있다.
이렇게, 내부전압의 레벨이 흔들리게 되면, 내부전압을 사용하는 반도체 메모리 소자의 내부회로가 오동작할 확률이 높아지는 문제점이 발생한다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 외부전원전압의 상대적으로 큰 레벨변동에 대응하여 상대적으로 작은 레벨변동을 갖는 내부전압을 구동하는 내부전압 구동회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 딥 파워다운 신호에 응답하여 기준전압을 생성하기 위한 기준전압 생성수단; 상기 기준전압의 레벨을 기준으로 외부전원전압의 레벨을 검출하기 위한 전압검출수단; 및 상기 딥 파워다운 신호에 응답하여 예정된 전압레벨이 되도록 내부전압단을 예정된 구동력으로 구동하되, 상기 전압검출수단의 출력신호에 응답하여 상기 예정된 구동력이 변동하는 내부전압 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
전술한 본 발명은 반도체 메모리 소자의 PVT 변동으로 인해 입력되는 외부전원전압의 레벨이 변동하는 경우에, 외부전원전압의 레벨변동에 대응하여 내부전원전압을 구동하는 드라이버의 구동력을 조절함으로써 안정적인 레벨을 유지하는 내 부전원전압을 생성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회는, 딥 파워다운 신호(DPD)에 응답하여 기준전압(VREF)을 생성하기 위한 기준전압 생성부(360)와, 기준전압(VREF)의 레벨을 기준으로 외부전원전압(VDD)의 레벨을 검출하기 위한 전압검출부(380), 및 딥 파워다운 신호(DPD)에 응답하여 예정된 전압레벨이 되도록 내부전압단을 예정된 구동력으로 구동하되, 전압검출부(380)의 출력신호(VDD_DET)에 응답하여 예정된 구동력이 변동하는 내부전압 구동부(300)을 구비한다.
여기서, 전압검출부는(380), 외부전원전압(VDD)의 레벨을 예정된 비율로 분배하여 분배전압(VDD_DIV)을 생성하기 위한 전압분배부(382), 및 기준전압(VREF)과 분배전압(VDD_DIV)의 레벨을 비교하고, 비교결과에 대응하여 논리레벨이 결정되는 검출신호(VDD_DET)를 출력하기 위한 전압비교부(384)를 구비한다.
또한, 전압검출부(380)의 구성요소 중 전압분배부(382)는, 외부전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬로 연결되며, 예정된 저항값을 갖는 제1 저항(R1) 및 제2 저항(R2)을 구비하고, 제1 저항(R1)과 상기 제2 저항(R2)의 접속노드(CN)에서 분배전압(VDD_DIV)을 출력한다.
이때, 제1 저항(R1) 및 제2 저항(R2)는, 설계자에 의해 그 저항값이 변할 수 있다. 따라서, 분배전압(VDD_DIV)은 <수학식1>과 같은 공식에 의해 정의될 수 있다.
Figure 112007048508264-PAT00001
그리고, 내부전압 구동부(300)는, 일정한 구동력을 갖는 다수의 내부전압 드라이버(322, 324)를 구비하며, 딥 파워다운 신호(DPD)에 응답하여 내부전압단을 구동하는 제1구동부(320), 및 일정한 구동력을 갖는 다수의 내부전압 드라이버(342, 344)를 구비하며, 전압검출부(380)의 출력신호(VDD_DET)에 응답하여 내부전압단을 구동하는 제2구동부(340)를 구비한다.
그리고, 기준전압 생성부(360)는, 딥 파워다운 신호(DPD)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 일정한 레벨을 갖는 기준전압(VREF)을 출력하고, 딥 파워다운 신호(DPD)가 로직'하이'(High)로 활성화되는 것에 응답하여 접지전압(VSS)과 같은 레벨을 갖는 기준전압(VREF)을 출력한다.
전술한 구성을 바탕으로 종래의 기술에 따른 반도체 메모리 소자의 내부전압 구동회로의 동작을 설명하면 다음과 같다.
먼저, 기준전압 생성부(360)는, 딥 파워다운 신호(DPD)가 로직'로우'(Low)로 비활성화되어 딥 파워다운 모드에서 탈출한 경우, 일정한 레벨을 갖도록 제어되는데, 이때, 일정한 레벨은 전압분배부(382)에서 출력되는 분배전압(VDD_DIV)에 대응하여 적절한 레벨로 조절된다.
즉, 외부전원전압(VDD)의 타겟 레벨이 1.8V이고, 전압분배부(382)에서 외부전원전압(VDD)의 레벨을 1/2으로 나누어 분배전압(VDD_DIV)으로서 출력한다고 가정하면, 기준전압(VREF)의 레벨은 0.9V가 된다.
마찬가지로, 외부전원전압(VDD)의 타겟 레벨이 1.8V이고, 전압분배부(382)에서 외부전원전압(VDD)의 레벨을 1/3으로 나누어 분배전압(VDD_DIV)으로서 출력한다고 가정하면, 기준전압(VREF)의 레벨은 0.6V가 된다.
또한, 기준전압 생성부(360)는, 딥 파워다운 신호(DPD)가 로직'하이'(High)로 활성화되어 딥 파워다운 모드에 진입한 경우, 접지전압(VSS)와 같은 레벨을 갖도록 제어된다.
즉, 기준전압(VREF)의 레벨이 항상 분배전압(VDD_DIV)보다 낮도록 제어된다.
그리고, 전압비교부(384)는, 입력되는 기준전압(VREF)의 레벨과 분배전압(VDD_DIV)의 레벨을 비교하여 기준전압(VREF)의 레벨이 분배전압(VDD_DIV)의 레벨보다 더 높은 경우 로직'로우'(Low)로 활성화된 논리레벨을 갖는 검출신호(VDD_DET)를 출력한다.
반대로, 기준전압(VREF)의 레벨이 분배전압(VDD_DIV)의 레벨보다 더 낮은 경우 로직'하이'(High)로 비활성화된 논리레벨을 갖는 검출신호(VDD_DET)를 출력한다.
그리고, 내부전압 구동부(300)의 구성요소 중 제1구동부(320)는, 딥 파워 다운 신호(DPD)에 응답하여 그 동작이 결정되므로, 딥 파워다운 신호(DPD)가 로직'하이'(High)로 활성화되어 딥 파워다운 모드에 진입한 경우, 내부전압단을 구동하지 않는다.
하지만, 딥 파워다운 신호(DPD)가 로직'로우'(Low)로 비활성화되어 딥 파워다운 모드에서 탈출한 경우, 내부전압단을 구동한다.
그리고, 내부전압 구동부(300)의 구성요소 중 제2구동부(340)는, 전압검출부(380)의 출력신호인 검출신호(VDD_DET)에 응답하여 그 동작이 결정되므로, 기준전압(VREF)의 레벨이 분배전압(VDD_DIV)의 레벨보다 더 높은 경우 로직'로우'(Low)로 활성화된 검출신호(VDD_DET)에 응답하여 내부전압단을 구동한다.
하지만, 기준전압(VREF)의 레벨이 분배전압(VDD_DIV)의 레벨보다 더 낮은 경우 로직'하이'(High)로 비활성화된 검출신호(VDD_DET)에 응답하여 내부전압단을 구동하지 않는다.
이때, 내부전압 구동부(300)의 구성요소 중 제1구동부(320)와 제2구동부(340)는, 기준전압 생성부(360)에 의해서 다음과 같이 동작하게 된다.
먼저, 딥 파워다운 신호(DPD)가 로직'하이'(High)로 활성화되어 딥 파워다운 모드에 진입한 경우, 기준전압 생성부(360)는, 항상 전압분배부(382)에서 출력되는 분배전압(VDD_DIV)보다 레벨이 낮아지도록 제어하였으므로, 검출신호(VDD_DET)의 레벨은 항상 로직'하이'(High)로 비활성화된다.
즉, 제1구동부(320)는 로직'하이'(High)로 활성화된 딥 파워다운 신호(DPD)에 응답하여 내부전압단을 구동하지 않고, 제2구동부(340)는 로직'하이'(High)로 비활성화된 검출신호(VDD_DET)에 응답하여 내부전압단을 구동하지 않는다.
따라서, 딥 파워다운 모드에 진입하게 되면 내부전압단은 구동되지 않는다.
그리고, 딥 파워다운 신호(DPD)가 로직'로우'(Low)로 활성화되어 딥 파워다운 모드에서 탈출하게 된 경우, 기준전압 생성부(360)는, 일정한 레벨을 갖는 기준전압(VREF)를 출력하도록 제어하였으므로, 외부전원전압(VDD)의 레벨변동에 따라 검출신호(VDD_DET)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 변동한다.
따라서, 제1구동부(320)는 로직'로우'(Low)로 비활성화된 딥 파워다운 신호(DPD)에 응답하여 항상 내부전압단을 구동하고, 제2구동부(340)는 로직'하이'(High) 또는 로직'로우'(Low)로 변동하는 검출신호(VDD_DET)에 응답하여 내부전압단을 구동하거나 또는 구동하지 않는다.
즉, 제1구동부(320)에 의해 내부전압단을 구동하기 위한 최소한의 구동력을 유지하면서, 제2구동부(340)를 사용하여 더 큰 구동력으로 내부전압단을 구동할지 안할지가 제어된다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회로의 동작에 따른 출력 파형을 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회로가 동작할 때 입력되는 외부저원전압(VDD)의 레벨이 상대적으로 낮았던 1.7V에서 내부전압의 한 종류인 페리전압(VPERI)의 최대레벨이 1.59V였는데, 외부전원전압(VDD)의 레벨이 상승하여 상대적으로 높아진 1.95V에서 페리전압(VPERI)의 최대레벨이 1.74V인 것을 알 수 있다.
즉, 외부전원전압(VDD)가 0.25V 상승하는 동안 페리전압(VPERI)이 0.15V 상승하면서 외부전원전압(VDD)의 변동폭보다 상대적으로 작은 변동폭을 갖는 내부전압을 생성할 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자의 구동전원으로 사용되는 외부전원전압의 레벨이 변동하는 경우에도, 외부전원전압의 레벨변동에 대응하여 내부전압을 구동하는 내부전압 드라이버의 구동력을 조절함으로써 외부전원전압의 상대적으로 큰 레벨변동에 대응하여 상대적으로 작은 레벨변동을 갖는 내부전압을 구동할 수 있다. 즉, 외부전원전압의 레벨변동과 상관없이 안정적인 레벨을 유지하는 내부전압을 생성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서, 내부전압 구동회로 내부에 기준전압 생성부가 구비된 것으로 표현하였으나, 본 발명은 반도체 메모리 소자 외부에서 기준전압을 입력해주는 경우도 포함된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압 구동회로의 동작에 따른 출력 파형을 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회로를 도시한 블록 다이어그램.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압 구동회로의 동작에 따른 출력 파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 300 : 내부전압 구동부
102, 104, 106, 108 : 내부전압 드라이버
320 : 제1 구동부 340 : 제2 구동부
322, 324, 342, 344 : 내부전압 드라이버
360 : 기준전압 생성부 380 : 전압검출부
382 : 전압분배부 384 : 전압비교부

Claims (6)

  1. 딥 파워다운 신호에 응답하여 기준전압을 생성하기 위한 기준전압 생성수단;
    상기 기준전압의 레벨을 기준으로 외부전원전압의 레벨을 검출하기 위한 전압검출수단; 및
    상기 딥 파워다운 신호에 응답하여 예정된 전압레벨이 되도록 내부전압단을 구동하되, 상기 전압검출수단의 출력신호에 응답하여 상기 내부전압단을 구동하기 위한 드라이버의 구동력을 변동하는 내부전압 구동수단
    을 구비하는 반도체 메모리 소자.
  2. 상기 제1항에 있어서,
    상기 기준전압 생성수단은,
    상기 딥 파워다운 신호가 비활성화되는 것에 응답하여 일정한 레벨을 갖는 상기 기준전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 상기 제1항에 있어서,
    상기 기준전압 생성수단은,
    상기 딥 파워다운 신호가 활성화되는 것에 응답하여 접지전압과 같은 레벨을 갖는 상기 기준전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 전압검출수단은,
    상기 외부전원전압의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부; 및
    상기 기준전압과 상기 분배전압의 레벨을 비교하고, 비교결과에 대응하여 논리레벨이 결정되는 검출신호를 출력하기 위한 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 전압분배부는,
    상기 외부전원전압단과 접지전압단 사이에 직렬로 연결되며, 예정된 저항값을 갖는 제1 저항 및 제2 저항을 구비하고, 상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 내부전압 구동수단은,
    일정한 구동력을 갖는 다수의 내부전압 드라이버를 구비하며, 상기 딥 파워다운 신호에 응답하여 상기 내부전압단을 구동하는 제1구동부; 및
    일정한 구동력을 갖는 다수의 내부전압 드라이버를 구비하며, 상기 전압검출수단의 출력신호에 응답하여 상기 내부전압단을 구동하는 제2구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
KR1020070066435A 2007-07-03 2007-07-03 반도체 메모리 소자 KR20090003623A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070066435A KR20090003623A (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070066435A KR20090003623A (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20090003623A true KR20090003623A (ko) 2009-01-12

Family

ID=40486223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070066435A KR20090003623A (ko) 2007-07-03 2007-07-03 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR20090003623A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8279686B2 (en) 2009-02-10 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for providing bit line equalization voltages
KR101226385B1 (ko) * 2009-02-10 2013-01-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 회로, 시스템, 및 그 동작 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8279686B2 (en) 2009-02-10 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for providing bit line equalization voltages
KR101226385B1 (ko) * 2009-02-10 2013-01-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 회로, 시스템, 및 그 동작 방법
US8391094B2 (en) 2009-02-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and operating methods thereof
US8750070B2 (en) 2009-02-10 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and operating methods thereof

Similar Documents

Publication Publication Date Title
US10192594B2 (en) Semiconductor device
KR100543659B1 (ko) 내부전압 생성용 액티브 드라이버
KR100616337B1 (ko) 전압검출회로 및 이것을 사용한 내부전압 발생회로
KR101097444B1 (ko) 내부전압 생성회로 및 내부전압 생성방법
KR20150022241A (ko) 반도체 메모리 장치
JP6926982B2 (ja) 電源制御回路および環境発電装置
US8509009B2 (en) Semiconductor apparatus
US9323260B2 (en) Internal voltage generation circuits and semiconductor devices including the same
US9130545B2 (en) Period signal generation circuits
US9733655B2 (en) Low dropout regulators with fast response speed for mode switching
KR102639719B1 (ko) 전압 생성 회로 및 이를 포함하는 집적 회로
KR20090003623A (ko) 반도체 메모리 소자
KR101450255B1 (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR100825021B1 (ko) 내부전압 생성기
KR100753080B1 (ko) 내부전원 생성장치
KR20080001054A (ko) 내부 전압 발생 장치
KR100915826B1 (ko) 반도체 집적회로의 전압 생성 장치 및 그 제어 방법
KR100615578B1 (ko) 반도체 메모리 장치의 내부 전원전압 발생회로
KR100680951B1 (ko) 메모리 장치용 고전압 발생장치
KR100743625B1 (ko) 내부전압 발생기
KR100958799B1 (ko) 내부 전압 생성회로와 그의 구동 방법
KR20130132187A (ko) 주기신호생성회로
KR101040001B1 (ko) 전압 공급 회로
KR20120042273A (ko) 파워업 신호 생성 회로 및 이를 포함하는 반도체 장치
KR20090070546A (ko) 반도체 소자의 전압검출회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination