KR20090070546A - 반도체 소자의 전압검출회로 - Google Patents

반도체 소자의 전압검출회로 Download PDF

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Abstract

본 발명은 공정변화와 상관없이 타겟 레벨이 변동하지 않는 반도체 소자의 전압검출회로에 관한 것으로서, 기준전압단에 걸린 전압을 분배하여 온도 변화에 대하여 포지티브 특성을 갖는 제1 전압과 네거티브 특성을 갖는 제2 및 제3 전압을 생성하기 위한 밴드 갭 회로와, 상기 제1 전압과 제2 전압을 비교하기 위한 제1전압비교부와, 상기 제1전압비교부의 출력전압에 응답하여 상기 기준전압단을 풀 업 구동하기 위한 제1구동부와, 상기 제3 전압과 하기 분배전압을 비교하기 위한 제2전압비교부와, 상기 제2전압비교부의 출력전압에 응답하여 온도감지전압단을 풀 업 구동하기 위한 제2구동부와, 상기 온도감지전압단의 레벨을 예정된 비율로 분배하여 상기 분배전압을 생성하기 위한 분배부와, 백 바이어스 전압단의 레벨변화에 대응하는 감지전압을 생성하기 위한 전압감지부, 및 상기 기준전압단에 걸린 전압 또는 상기 온도감지전압단에 걸린 전압과 상기 감지전압의 레벨을 비교하기 위한 제3전압비교부를 구비하는 반도체 소자의 전압검출회로.
Figure P1020070138586
백 바이어스 전압, 공정 변화, 전압검출

Description

반도체 소자의 전압검출회로{VOLTAGE DETECTING CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 소자의 전압검출회로에 관한 것이며, 더 자세히는, 공정변화와 상관없이 타겟 레벨이 변동하지 않는 반도체 소자의 전압검출회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 갖는 다수의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 공급하고 있다.
이러한, 다수의 내부전압을 생성하는 과정에는 일반적으로, 기준(Reference)전압레벨을 갖는 기준전압을 생성하는 과정과, 발생된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등의 방식을 통해 내부전압을 생성하는 과정이 포함된다.
여기서, 차지 펌핑(charge pumping) 방식을 사용하여 생성하는 대표적인 내부전압으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있고, 다운 컨버팅(down converting) 방식을 사용하여 생성하는 대표적인 내부전압으로는 코어전압(VCORE)이 있다.
이를 간단히 설명하면, 코어전압(VCORE)은 외부전원전압(VDD)보다 낮은 전압레벨을 갖고 접지전압(VSS)보다 높은 전압레벨을 갖는 전압으로써, 메모리 셀에 저장된 데이터의 전압레벨을 유지하는데 필요한 전력의 크기를 줄이고 셀 트랜지스터의 안정적인 동작을 위해 생성한다.
그리고, 승압전압(VPP)은 외부전원전압(VDD)보다 높은 전압레벨을 갖는 전압으로써, 메모리 셀을 액세스할 때 셀 트랜지스터의 게이트와 접속되어 있는 워드라인(word line)에 공급하여 셀 트랜지스터의 문턱전압(Threshold voltage : Vth)에 의해 발생하는 셀 데이터의 손실을 방지하기 위해 생성한다.
또한, 백 바이어스 전압(VBB)은 외부접지전압(VSS)보다 낮은 전압레벨을 갖는 전압으로써, 셀 트랜지스터에 대한 바디 이펙트(body effect) 효과에 의해 셀 트랜지스터의 문턱전압(Vth)이 변화하는 것을 감소시켜 셀 트랜지스터 동작의 안전성을 높이고, 셀 트랜지스터에서 발생하는 채널 누설 전류(channel leakage current)를 감소시키기 위해 생성한다.
전술한 바와 같이 반도체 소자의 내부전압, 즉, 승압전압(VPP), 백 바이어스 전압(VBB), 코어전압(VCORE)은 각각 그 쓰임새가 다르고 그 역활이 다르기 때문에 그 타겟 레벨 또한 각각 다르다.
예를 들면, 승압전압(VPP)은 외부전원전압(VDD)보다 높은 전압레벨을 갖으므로, 외부전원전압(VDD)의 레벨이 1.8(V) 라고 하면 승압전압(VPP)의 레벨은 3.5(V) 가 되어야한다.
또한, 코어전압(VCORE)는 외부전원전압(VDD)보다 낮은 전압레벨을 갖고 접지전압(VSS)보다 높은 전압레벨을 갖으므로, 외부전원전압(VDD)의 레벨이 1.8(V) 라고 하고 접지전압(VSS)의 레벨이 0(V) 라고 하면 코어전압(VCORE)의 레벨은 1.6(V) 가 되어야 한다.
마찬가지로, 백 바이어스 전압(VBB)은 외부접지전압(VSS)보다 낮은 전압레벨을 갖는 전압이므로, 접지전압(VSS)의 레벨이 0(V) 라고 하면 백 바이어스 전압(VBB)의 레벨은 -0.8(V) 가 되어야 한다.
이렇게, 반도체 소자에서 사용되는 각각의 내부전압은 예정된 타겟 레벨을 가지며, 이를 벗어날 경우 정상적인 반도체 소자의 동작을 보장할 수 없으므로, 내부전압을 생성하기 위한 회로에는 각각의 내부전압 레벨이 예정된 타겟 레벨을 유지하고 있는지를 검출하기 위한 회로가 포함되어야 한다.
도 1은 종래기술에 따른 반도체 소자에서 백 바이어스 전압을 검출하기 위한 회로를 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자에서 백 바이어스 전압(VBB)을 검출하기 위한 회로는, 백 바이어스 전압(VBB)단의 레벨변화에 대응하는 감지전압(DET)을 생성하기 위한 전압감지부(100)와, 예정된 전압레벨을 기준으로 감지전 압(DET)의 레벨을 논리적으로 판별하여 검출신호(BBEB)를 생성하기 위한 논리판별부(110), 및 검출신호(BBEB)의 논리레벨에 대응하는 전압레벨을 변환하기 위한 레벨변환부(120)를 구비한다.
여기서, 전압감지부(100)는, 코어전압(VCORE)단과 백 바이어스 전압(VBB)단 사이에 직렬로 접속된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 구비하여 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 접속노드(DETND)에서 감지전압(DET)를 생성하고, PMOS 트랜지스터(P1)는 게이트로 인가되는 접지전압(VSS)의 레벨에 대응하여 코어전압(VOCRE)단에서 접속노드(DETND)로 흐르는 전류의 양을 제어하며, NMOS 트랜지스터(N1)는 게이트로 인가되는 코어전압(VORE)단의 레벨에 대응하여 접속노드(DETND)에서 백 바이어스 전압(VBB)단으로 흐르는 전류의 양을 제어한다.
그리고, 논리판별부(110)는, 코어전압(VCORE)단과 접지전압(VSS)단 사이에 직렬로 접속된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 구비하여 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)가 접속된 제1검출노드(BBEBND1)에서 검출신호(BBEB)를 생성하고, PMOS 트랜지스터(P2)는 게이트로 인가되는 감지전압(DET)에 응답하여 코어전압(VOCRE)단에서 제1검출노드(BBEBND1)로 흐르는 전류의 양을 제어하며, NMOS 트랜지스터(N2)는 게이트로 인가되는 감지전압(DET)에 응답하여 제1검출노드(BBEBND1)에서 접지전압(VSS)단으로 흐르는 전류의 양을 제어한다.
또한, 레벨변환부(120)는, 코어전압(VCORE)단과 접지전압(VSS)단 사이에서 스윙하던 검출신호(BBEB)의 전압레벨을 전원전압(VDD)단과 접지전압(VSS)단 사이에서 스윙하도록 변환하기 위한 것으로서, 게이트를 통해 인가받은 검출신호(BBEB)에 응답하여 드레인-소스 접속된 제2검출노드(BBEBND2)와 접지전압(VSS)단이 접속되는 것을 제어하기 위한 제1 NMOS 트랜지스터(N3)와, 검출신호(BBEB)를 입력받아 출력하기 위한 제1인버터(INV1)와, 게이트를 통해 인가받은 제1인버터(INV1)의 출력신호에 응답하여 드레인-소스 접속된 드라이빙 노드(ZN)와 접지전압(VSS)단이 접속되는 것을 제어하기 위한 제2 NMOS 트랜지스터(N4)와, 게이트를 통해 인가받은 드라이빙 노드(ZN)의 레벨에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 제2검출노드(BBEBND2)가 접속되는 것을 제어하기 위한 제1 PMOS 트랜지스터(P3)와, 게이트를 통해 인가받은 제2검출노드(BBEBND2)의 레벨에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 드라이빙 노드(ZN)가 접속되는 것을 제어하기 위한 제2 PMOS 트랜지스터(P4), 및 제2검출노드(BBEBND2)에 인가된 신호를 입력받아 검출신호(BBEB)로서 출력하기 위한 제2인버터(INV2)를 구비한다.
전술한 바와 같은 구성을 갖는 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로는, CMOS 트랜지스터만을 사용하여 상대적으로 작은 면적을 차지할 뿐만 아니라, 온도의 증가에 따라 절대값이 증가하는 타겟 레벨을 기준으로 백 바이어스 전압(VBB)의 레벨변화를 검출해내는 장점이 있다.
하지만, CMOS 트랜지스터만을 사용하였기 때문에 공정(Process)의 변동에 크게 영향을 받아 그 사이즈가 쉽게 변동할 수 있는 문제점이 있고, 이로 인해, 설계 당시에 목적했던 타겟 레벨을 유지하지 못한 상태에서 백 바이어스 전압(VBB)의 레벨변화를 검출하게 되는 문제점이 발생할 수 있다.
즉, 설계 당시에 예측했던 셀 트랜지스터의 문턱전압(Vth)레벨 보다 그 값이 증가하거나 감소하는 문제가 발생하여 셀 트랜지스터의 동작이 불안정해지는 문제가 발생할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 공정(Process)의 변동과 상관없이 항상 예정된 타겟 레벨을 기준으로 백 바이어스 전압(VBB)의 레벨을 검출할 수 있는 반도체 소자의 전압검출회로에 관한 것이다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압단에 걸린 전압을 분배하여 온도 변화에 대하여 포지티브 특성을 갖는 제1 전압과 네거티브 특성을 갖는 제2 및 제3 전압을 생성하기 위한 밴드 갭 회로; 상기 제1 전압과 제2 전압을 비교하기 위한 제1전압비교수단; 상기 제1전압비교수단의 출력전압에 응답하여 상기 기준전압단을 풀 업 구동하기 위한 제1구동수단; 상기 제3 전압과 하기 분배전압을 비교하기 위한 제2전압비교수단; 상기 제2전압비교수단의 출력전압에 응답하여 온도감지전압단을 풀 업 구동하기 위한 제2구동수단; 상기 온도감지전압단의 레벨을 예정된 비율로 분배하여 상기 분배전압을 생성하기 위한 분배수단; 백 바이어스 전압단의 레벨변화에 대응하는 감지전압을 생성하기 위한 전압감지수단; 및 상기 기준전압단에 걸린 전압 또는 상기 온도감지전압단에 걸린 전압과 상기 감지전압의 레벨을 비교하기 위한 제3전압비교수단; 을 구비하는 반도체 소자의 전압검출회로를 제공한다.
전술한 본 발명은 공정(Process)의 변동과 상관없이 항상 일정한 전압레벨을 갖는 전압을 생성할 수 있는 바이폴라 정션 트랜지스터(BJT)가 포함된 밴드 갭 회로를 사용하여 백 바이어스 전압(VBB)의 레벨을 검출함으로써 공정의 변동과 상관없이 항상 예정된 타겟 레벨을 기준으로 백 바이어스 전압(VBB)의 레벨을 검출할 수 있는 효과가 있다.
이로 인해, 셀 트랜지스터의 문턱 전압(Vth)이 공정 변화와 상관없이 항상 일정한 레벨을 유지할 수 있는 효과가 있다.
또한, 바이폴라 정션 트랜지스터(BJT)가 포함된 밴드 갭 회로는 반도체 소자에서 이미 구성되어 있는 것을 사용함으로써 본 발명의 실시예에 따른 전압검출회로로 인해 반도체 소자의 면적이 증가하는 것을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 백 바이어스 전압을 검출하기 위한 회로를 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로는, 기준전압(Vref)단에 걸린 전압을 분배하여 온도 변화에 대하여 포지티브(Positive) 특성을 갖는 제1 전압(Va)과 네거티브(Negative) 특성을 갖는 제2 및 제3 전압(Vb, Vc)을 생성하기 위한 밴드 갭 회로(200)와, 제1 전압(Va)과 제2 전압(Vb)을 비교하기 위한 제1전압비교부(210)와, 제1전압비교부(210)의 출력전압(COMP1)에 응답하여 기준전압(Vref)단을 풀 업 구동하기 위한 제1구동부(220)와, 제3 전압(Vc)과 분배전압(DIV_VOL)을 비교하기 위한 제2전압비교부(230)와, 제2전압비교부(230)의 출력전압(COMP2)에 응답하여 온도감지전압(Vtemp)단을 풀 업 구동하기 위한 제2구동부(240)와, 온도감지전압(Vtemp)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL)을 생성하기 위한 분배부(250)와, 백 바이어스 전압(VBB)단의 레벨변화에 대응하는 감지전압(DET)을 생성하기 위한 전압감지부(260), 및 기준전압(Vref)단에 걸린 전압 또는 온도감지전압(Vtemp)단에 걸린 전압과 감지전압(DET)의 레벨을 비교하기 위한 제3전압비교부(270)을 구비한다.
여기서, 밴드 갭 회로(200)는, 기준전압(Vref)단에 걸린 전압을 분배하여 온도변화에 따라 네거티브하게 변화하되, 그 변화량이 상대적으로 작은 제2 전압(Vb)을 생성하기 위한 제2 전압 생성부(202), 및 기준전압(Vref)단에 걸린 전압을 분배하여 온도변화에 따라 포지티브하게 변화하는 제1 전압(Va)과, 온도변화에 따라 네거티브하게 변화하되 그 변화량이 상대적으로 큰 제3 전압(Vc)을 생성하기 위한 제1 및 제3 전압 생성부(204)를 구비한다.
또한, 제2전압 생성부(202)는, 기준전압(Vref)단과 접지전압(VSS)단 사이에 직렬접속된 제1저항(R1)과 제1바이폴라 접합 트랜지스터(BJT1)를 구비하고, 제1저항(R1)은 온도변화에 따라 그 저항값이 고정되며, 제1바이폴라 접합 트랜지스터(BJT1)는 온도변화에 따라 그 저항값이 네거티브하게 변화하되 그 변동폭이 상대적으로 작으며, 제1저항(R1)과 제1바이폴라 접합 트랜지스터(BJT1)의 접속노드(JND1)에서 제2전압(Vb)을 생성한다.
그리고, 제1 및 제3 전압 생성부(204)는, 기준전압(Vref)단과 접지전압(VSS)단 사이에 직렬접속된 제2 및 제3 저항(R2, R3)과 제2바이폴라 접합 트랜지스터(BJT2)를 구비하고, 제2 및 제3 저항(R2, R3)은 온도변화에 따라 그 저항값이 고정되며, 제2바이폴라 접합 트랜지스터(BJT2)는 온도변화에 따라 그 저항값이 네거티브 하게 변화하되 그 변동폭이 상대적으로 크고, 제2저항(R2)과 제3저항(R3)의 접속노드(JND2)에서 제1 전압(Va)을 생성하며, 제3저항(R3)과 제2바이폴라 접합 트랜지스터(BJT2)의 접속노드(JND3)에서 제3 전압(Vc)을 생성한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 백 바이어스 전압을 검출하기 위한 회로의 동작을 살펴보면 다음과 같다.
먼저, 본 발명의 실시예에 따른 백 바이어스 전압을 검출하기 위한 회로의 구성에 포함된 밴드 갭 회로(200)는, 이미 반도체 소자 내부에서 기준전압(Vref)을 생성하기 위해 구성되어 있던 회로이다. 즉, 일반적인 반도체 소자에서 주로 사용되는 밴드 갭 회로이다.
이때, 온도(Temperature)의 변동과 상관없이 항상 일정한 레벨을 유지하는 기준전압(Vref)을 생성하기 위해 사용되는 것은 밴드 갭 회로 내부에서 생성되는 온도의 변화에 포지티브 특성을 갖는 제1 전압(Va)과 네거티브 특성을 갖는 제2 전압(Vb)이다. 즉, 온도의 변동에 대해 서로 상반되는 특성을 갖는 제1 전압(Va)과 제2 전압(Vb)의 레벨을 비교하여 기준전압(Vref)단을 구동하는 방법을 통해 기준전압(Vref)이 온도의 변동에 대해 안정적인 레벨을 유지할 수 있도록 한다.
그리고, 공정 및 전압(Process, Voltage)의 변동과 상관없이 항상 일정한 레벨을 유지하는 기준전압(Vref)을 생성하기 위해 사용되는 것은 공정 및 전압의 변동과 상관없이 항상 예정된 동작을 수행할 수 있는 밴드 갭 회로 내부의 제1 및 제2 바이폴라 정션 트랜지스터(BJT1, BJT2)이다. 즉, 공정 및 전압의 변동에 거의 영향을 받지 않는 제1 및 제2 바이폴라 정션 트랜지스터(BJT1, BJT2)를 사용함으로써 기준전압(Vref)이 공정 및 전압의 변동에 대해 안정적인 레벨을 유지할 수 있도록 한다.
이러한, 밴드 갭 회로에서 제1 전압(Va)과 제2 전압(Vb)이 온도의 변동에 대해 서로 상반되는 특성을 가질 수 있는 것에 대한 원리를 살펴보면 다음과 같다.
먼저, 제1 및 제2 바이폴라 정션 트랜지스터(BJT1, BJT2)는 각각 베이스와 에미터 사이에 흐르는 전류의 양이 온도의 변동에 대해 네거티브하게 변동하는 특성을 갖는다. 즉, 제1 바이폴라 정션 트랜지스터(BJT1)의 에미터단으로부터 생성되는 제2 전압(Vb)과 제2 바이폴라 정션 트랜지스터(BJT2)의 에미터단으로부터 생성되는 제3 전압(Vc)은 각각 온도의 변동에 대해 네거티브하게 변동하는 특성을 갖는 다.
이때, 제1 바이폴라 정션 트랜지스터(BJT1)의 사이즈를 1이라고 하면, 제2 바이폴라 정션 트랜지스터(BJT2)의 사이즈는 M이다. 즉, 제2 바이폴라 정션 트랜지스터(BJT2)가 제1 바이폴라 정션 트랜지스터(BJT1)보다 훨씬 큰 사이즈 - 보통 3배이상임 - 를 갖는다.
따라서, 온도의 증가에 대한 제2 전압(Vb)의 레벨변동은 상대적으로 작은 편이다. 반면에, 온도의 증가에 대한 제3 전압(Vc)의 레벨변동은 상대적으로 큰 편이다.
이렇게, 온도의 증가에 대해 상대적으로 레벨변동이 작은 제2 전압(Vb)과 상대적으로 레벨 변동이 큰 제3 전압(Vc)은 온도가 낮을 때에는 그 전압레벨차이가 상대적으로 작은 편이지만 온도가 증가하면 증가할수록 그 전압레벨차이가 증가하는 특성이 발생한다. 즉, 제2 전압(Vb)과 제3 전압(Vc)의 레벨차이는 온도의 변동에 대해 포지티브한 특성을 갖는다.
이때, 제2 전압(Vb)과 제3 전압(Vc)의 레벨차이에 대응하는 전압이 바로 제1전압(Va)이다. 즉, 제1전압(Va)의 레벨은 온도의 변동에 대해 포지티브한 특성으로 변동한다.
상기와 같은 원리를 통해 온도의 변동에 대해 포지티브한 특성을 갖는 제1전압(Va)와 네거티브한 특성을 갖는 제2전압(Vb)을 생성함으로써 온도의 변동에 대해 일정한 레벨을 유지하는 기준전압(Vref)을 생성한다.
한편, 본 발명의 실시예에 따른 백 바이어스 전압을 검출하기 위한 회로는, 온도의 변동에 대해 네거티브한 특성을 갖는 제3전압(Vc)과 온도감지전압(Vtemp)단의 레벨을 예정된 비율로 분배한 분배전압(DIV_VOL)의 레벨을 비교하여 온도감지전압(Vtemp)단을 구동하는 방법을 사용한다. 즉, 온도감지전압(Vtemp)의 레벨이 온도의 변동에 대해 네거티브한 특성으로 변동하도록 한다. 이때, 제3전압(Vc) 대신 제1전압(Va)이 사용될 수도 있지만 제1전압(Va)은 온도의 변동에 대해 그 레벨변동폭이 상대적으로 작은편이고 제3전압(Vc)은 온도의 변동에 대해 그 레벨변동폭이 상대적으로 큰 편이므로 여기서는 제3전압(Vc)을 사용하는 것으로 실시예를 제시하였다.
또한, 공정 및 전압의 변동에 영향을 받지 않는 밴드 갭 회로에서 생성된 제3전압(Vc)을 사용하여 온도감지전압(Vtemp)을 생성하였으므로 온도감지전압(Vtemp)도 공정 및 전압의 변동에 영향을 받지 않고 항상 예정된 레벨 - 온도의 변동에 대해 네거티브한 특성으로 변동하는 레벨임 - 을 유지할 수 있다.
상기와 같은 과정을 통해 생성된 온도감지전압(Vtemp)의 레벨은 감지부(260)에서 생성된 백 바이어스 전압(VBB)단의 레벨변화에 대응하는 감지전압(DET)의 레벨과 비교하고, 그 결과에 대응하여 검출신호(BBEB)의 레벨을 결정함으로써, 공정이 변동하는 것에는 영향을 받지 않고 온도의 변동에 대해서만 네거티브한 특성을 갖는 타겟 레벨을 기준으로 검출신호(BBEB)의 논리레벨이 변동할 수 있도록 한다.
도 3은 도 1에 도시된 종래기술에 따른 백 바이어스 전압을 생성하기 위한 회로 및 도 2에 도시된 본 발명의 실시예에 따른 백 바이어스 전압을 생성하기 위 한 회로에서 온도 및 공정이 변화할 때에 검출되는 백 바이어스 전압의 타겟 레벨을 각각 도시한 그래프이다.
도 3을 참조하면, 온도가 변화 - (-20℃) ~ (100℃) - 할 때에는 도 1에 도시된 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로 및 도 2에 도시된 본 발명의 실시예에 따른 백 바이어스 전압을 생성하기 위한 회로에서 각각 검출되는 백 바이어스 전압(VBB)의 타겟 레벨이 모두 큰 변동폭 - (-0.3V) ~ (-0.8V) - 을 갖는 것을 알 수 있다.
반면에, 공정이 변화 - SLOW ~ FAST - 할 때에는 도 1에 도시된 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로에서 검출되는 백 바이어스 전압(VBB)의 타겟 레벨은 변동폭 - (0.1V) ~ (0.15V) - 을 갖지만, 도 2에 도시된 본 발명의 실시예에 따른 백 바이어스 전압을 생성하기 위한 회로에서 검출되는 백 바이어스 전압(VBB)의 타겟 레벨은 거의 변동하지 않는 것 - 실제로 거의 겹쳐져 있음 - 을 알 수 있다.
즉, 도 2에 도시된 본 발명의 실시예에 따른 백 바이어스 전압을 생성하기 위한 회로는 온도의 변동에 따른 레벨변화에서는 도 1에 도시된 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로와 동일한 특성을 가짐으로써, 도 1에 도시된 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로의 장점은 그대로 유지하면서, 공정의 변동에 따라 레벨이 변동하는 것을 방지함으로써, 도 1에 도시된 종래기술에 따른 백 바이어스 전압(VBB)을 검출하기 위한 회로의 단점은 극복하는 것을 알 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 예정된 타겟 레벨을 기준으로 백 바이어스 전압(VBB)단의 레벨변화를 검출하기 위한 회로에 있어서, 바이폴라 정션 트랜지스터(BJT)가 포함된 밴드 갭 회로에서 생성된 공정(Process)의 변동과 상관없이 항상 일정한 전압레벨을 갖는 전압을 사용하여 백 바이어스 전압(VBB)단의 레벨을 검출함으로써 공정의 변동과 상관없이 항상 예정된 타겟 레벨을 기준으로 백 바이어스 전압(VBB)의 레벨을 검출할 수 있다.
이로 인해, 셀 트랜지스터의 문턱 전압(Vth)이 공정 변화와 상관없이 항상 일정한 레벨을 유지할 수 있으므로 안정적인 셀 트랜지스터 동작이 가능하다.
이때, 바이폴라 정션 트랜지스터(BJT)가 포함된 밴드 갭 회로는 반도체 소자에서 이미 구성되어 있는 것을 사용함으로써 본 발명의 실시예에 따른 전압검출회로로 인해 반도체 소자의 면적이 증가하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 소자에서 백 바이어스 전압을 검출하기 위한 회로를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 백 바이어스 전압을 검출하기 위한 회로를 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 백 바이어스 전압을 생성하기 위한 회로 및 도 2에 도시된 본 발명의 실시예에 따른 백 바이어스 전압을 생성하기 위한 회로에서 온도 및 공정이 변화할 때에 검출되는 백 바이어스 전압의 타겟 레벨을 각각 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
100 : 전압감지부 110 : 논리판별부
120 : 레벨변환부 200 : 밴드 갭 회로
210 : 제1전압비교부 220 : 제1구동부
230 : 제2전압비교부 240 : 제2구동부
250 : 분배부 260 : 감지부
270 : 제3전압비교부

Claims (4)

  1. 기준전압단에 걸린 전압을 분배하여 온도 변화에 대하여 포지티브 특성을 갖는 제1 전압과 네거티브 특성을 갖는 제2 및 제3 전압을 생성하기 위한 밴드 갭 회로;
    상기 제1 전압과 제2 전압을 비교하기 위한 제1전압비교수단;
    상기 제1전압비교수단의 출력전압에 응답하여 상기 기준전압단을 풀 업 구동하기 위한 제1구동수단;
    상기 제3 전압과 하기 분배전압을 비교하기 위한 제2전압비교수단;
    상기 제2전압비교수단의 출력전압에 응답하여 온도감지전압단을 풀 업 구동하기 위한 제2구동수단;
    상기 온도감지전압단의 레벨을 예정된 비율로 분배하여 상기 분배전압을 생성하기 위한 분배수단;
    백 바이어스 전압단의 레벨변화에 대응하는 감지전압을 생성하기 위한 전압감지수단; 및
    상기 기준전압단에 걸린 전압 또는 상기 온도감지전압단에 걸린 전압과 상기 감지전압의 레벨을 비교하기 위한 제3전압비교수단;
    을 구비하는 반도체 소자의 전압검출회로.
  2. 제1항에 있어서,
    상기 밴드 갭 회로는,
    상기 기준전압단에 걸린 전압을 분배하여 온도변화에 따라 네거티브하게 변화하되, 그 변화량이 상대적으로 작은 상기 제2 전압을 생성하기 위한 제2 전압 생성부;
    상기 기준전압단에 걸린 전압을 분배하여 온도변화에 따라 포지티브하게 변화하는 제1 전압과, 온도변화에 따라 네거티브하게 변화하되 그 변화량이 상대적으로 큰 상기 제3 전압을 생성하기 위한 제1 및 제3 전압 생성부를 구비하는 것을 특징으로 하는 반도체 소자의 전압검출회로.
  3. 제2항에 있어서,
    상기 제2전압 생성부는,
    상기 기준전압단과 접지전압단 사이에 직렬접속된 제1저항과 제1바이폴라 접합 트랜지스터를 구비하고,
    상기 제1저항은 온도변화에 따라 그 저항값이 고정되며,
    상기 제1바이폴라 접합 트랜지스터는 온도변화에 따라 그 저항값이 네거티브하게 변화하되 그 변동폭이 상대적으로 작고,
    상기 제1저항과 상기 제1바이폴라 접합 트랜지스터의 접속노드에서 상기 제2전압을 생성하는 것을 특징으로 하는 반도체 소자의 전압검출회로.
  4. 제3항에 있어서,
    상기 제1 및 제3 전압 생성부는,
    상기 기준전압단과 접지전압단 사이에 직렬접속된 제2 및 제3 저항과 제2바이폴라 접합 트랜지스터를 구비하고,
    상기 제2 및 제3 저항은 온도변화에 따라 그 저항값이 고정되며,
    상기 제2바이폴라 접합 트랜지스터는 온도변화에 따라 그 저항값이 네거티브 하게 변화하되 그 변동폭이 상대적으로 크고,
    상기 제2저항과 상기 제3저항의 접속노드에서 상기 제1 전압을 생성하며,
    상기 제3저항과 상기 제2바이폴라 접합 트랜지스터의 접속노드에서 상기 제3 전압을 생성하는 것을 특징으로 하는 반도체 소자의 전압검출회로.
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