JP6315970B2 - 遅延同期ループ回路 - Google Patents

Description

本発明は、コントロール電圧に応じて、入力クロックに位相同期し、入力クロックに対して、１周期に相当する時間だけ遅延された出力クロックを出力する電圧制御遅延ラインを備える遅延同期ループ回路（ＤＬＬ回路）に関するものである。

代表的なＤＬＬ回路として、非特許文献１に開示された構成のものがある。
図４は、非特許文献１に開示されたＤＬＬ回路の構成を表す一例のブロック図である。同図に示すＤＬＬ回路１０は、位相比較器（ＰＤ）１２と、チャージポンプ（ＣＰ）１４と、ループフィルタ（ＬＦ）１６と、電圧制御遅延ライン（ＶＣＤＬ）１８とによって構成されている。

ＤＬＬ回路１０では、位相比較器１２により、入力クロックCLKINと、電圧制御遅延ライン１８から出力されるフィードバッククロックFBCLKとの間の位相差が検出され、両者の位相差が一致するようにアップ信号（Ｕ）およびダウン信号（Ｄ）が出力される。

その結果、フィードバッククロックFBCLKの位相が入力クロックCLKINの位相よりも早い場合、ダウン信号に応じて、チャージポンプ１４により、ループフィルタ１６を構成する容量素子がディスチャージされ、コントロール電圧VCONTが低下される。
一方、フィードバッククロックFBCLKの位相が入力クロックCLKINの位相よりも遅い場合、アップ信号に応じて、チャージポンプ１６により、前述の容量素子がチャージアップされ、コントロール電圧VCONTが上昇される。

続いて、電圧制御遅延ライン１８により、入力クロックCLKINに対して、コントロール電圧VCONTに応じた遅延時間だけ遅延された出力クロックCLKOUTが出力される。出力クロックCLKOUTは、コントロール電圧VCONTが低下すると、遅延時間が短くなり、コントロール電圧VCONTが上昇すると、遅延時間が長くなる。そして、出力クロックCLKOUTがフィードバッククロックFBCLKとして、位相比較器１２にフィードバックされる。

以後同様にして、入力クロックCLKINと、遅延時間が変更されたフィードバッククロックFBCLKとの間の位相差が検出され、これに応じて、コントロール電圧VCONTが変化して、フィードバッククロックFBCLKの遅延時間が変更されることが繰り返し行われることにより、入力クロックCLKINとフィードバッククロックFBCLKとの間の位相がロックされる。その結果、電圧制御遅延ライン１８からは、入力クロックCLKINに対して位相同期し、入力クロックに対して、１周期に相当する時間だけ遅延された出力クロックCLKOUTが出力される。

続いて、電圧制御遅延ライン１８について説明する。

図５は、図４に示す電圧制御遅延ラインの構成を表す一例の回路図である。同図に示す電圧制御遅延ライン１８は、直列に接続された複数段の遅延セル（差動インバータ）２２と、遅延セル２２のレプリカ回路２４と、アンプ２６とによって構成されている。

初段の遅延セル２２は、負荷抵抗となる４つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２８，３０，３２，３４と、入力クロックCLKIN_Pおよび反転入力クロックCLKIN_N（以下、まとめて入力クロックCLKINともいう）の入力用の２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）３６，３８と、テール電流源となるＮＭＯＳ４０とによって構成されている。

２つのＰＭＯＳ２８，３０は、電源ＶＤＤと、内部ノードＡとの間に並列に接続され、同様に、２つのＰＭＯＳ３２，３４は、電源ＶＤＤと、内部ノードＢとの間に並列に接続されている。ＰＭＯＳ２８のゲートは、ＰＭＯＳ２８のドレインに接続され、ＰＭＯＳ３４のゲートは、ＰＭＯＳ３４のドレインに接続されている。また、ＰＭＯＳ３０，３２のゲートには、コントロール電圧VCONTが入力されている。
ＮＭＯＳ３６は、内部ノードＡと、内部ノードＣとの間に接続され、そのゲートには、入力クロックCLKIN_Pが入力されている。同様に、ＮＭＯＳ３８は、内部ノードＢと、内部ノードＣとの間に接続され、そのゲートには、反転入力クロックCLKIN_Nが入力されている。
ＮＭＯＳ４０は、内部ノードＣと、グランドＧＮＤとの間に接続され、そのゲートには、アンプ２６の出力信号が入力されている。
そして、内部ノードＡから、出力クロックCLKOUT_P_1が出力され、内部ノードＢから、反転出力クロックCLKOUT_N_1が出力されている。

２段目の遅延セル２２は、初段の遅延セル２２の入力クロックCLKIN_Pおよび反転入力クロックCLKIN_Nの代わりに、初段の遅延セル２２の出力クロックCLKOUT_P_1および反転出力クロックCLKOUT_N_1（以下、まとめて出力クロックCLKOUTともいう）が入力され、出力クロックCLKOUT_P_1および反転出力クロックCLKOUT_N_1の代わりに、出力クロックCLKOUT_P_2および反転出力クロックCLKOUT_N_2が出力される点を除いて、初段（前段）の遅延セル２２と同じ構成のものである。３段目以降の遅延セル２２も同様である。

レプリカ回路２４は、負荷抵抗の２つのＰＭＯＳ２８，３０に相当する２つのＰＭＯＳ４２，４４と、入力クロックCLKIN_Pの入力用のＮＭＯＳ３６に相当するＮＭＯＳ４６と、テール電流源のＮＭＯＳ４０に相当するＮＭＯＳ４８とによって構成されている。

２つのＰＭＯＳ４２，４４は、電源ＶＤＤと、内部ノードＡに相当する内部ノードＡ’との間に並列に接続されている。ＰＭＯＳ４２のゲートは、ＰＭＯＳ４２のドレインに接続され、ＰＭＯＳ４４のゲートには、コントロール電圧VCONTが入力されている。
ＮＭＯＳ４６は、内部ノードＡ’と、内部ノードＣに相当する内部ノードＣ’との間に接続され、そのゲートは、電源ＶＤＤに接続されている。
ＮＭＯＳ４８は、内部ノードＣ’と、グランドＧＮＤとの間に接続され、そのゲートには、アンプ２６の出力信号が入力されている。

アンプ２６の入力端子＋には、コントロール電圧VCONTが入力され、入力端子−には、内部ノードＡ’の信号が入力されている。

電圧制御遅延ライン１８において、アンプ２６からは、コントロール電圧VCONTと、内部ノードＡ’の信号の電圧とが等しくなるように、ＮＭＯＳ４８に流れる電流量を制御する出力信号が出力される。

レプリカ回路２４の２つのＰＭＯＳ４２，４４は、コントロール電圧VCONTに応じて負荷抵抗（オン抵抗）が変化する。
レプリカ回路２４では、アンプ２６の出力信号に応じて、ＮＭＯＳ４８のオン状態が制御され、電源ＶＤＤから、負荷抵抗の２つのＰＭＯＳ４２，４４、オン状態のＮＭＯＳ４６、および、オン状態が制御されるＮＭＯＳ４８を介してグランドＧＮＤへ流れる電流量が変化し、内部ノードＡ’の信号の電圧が、コントロール電圧VCONTに相当する電圧となるように制御される。

遅延セル２２は、レプリカ回路２４と同じ構成であり、ＮＭＯＳ４０のゲートには、レプリカ回路２４のＮＭＯＳ４８のゲートに入力されるアンプ２６の出力信号が入力されている。そのため、遅延セル２２はレプリカ回路２４と同じように動作し、２つのＮＭＯＳ３６，３８のうちのオン状態のＮＭＯＳのドレイン側の内部ノードの信号がコントロール電圧VCONTとなるように制御される。

初段の遅延セル２２では、入力クロックCLKIN_PがＬ（ローレベル）からＨ（ハイレベル）、つまり、反転入力クロックCLKIN_NがＨからＬに変化すると、ＮＭＯＳ３６がオフ状態からオン状態、ＮＭＯＳ３８がオン状態からオフ状態となり、出力クロックCLKOUT_P_1がＨからＬ、反転出力クロックCLKOUT_N_1がＬからＨに変化する。
一方、入力クロックCLKIN_PがＨからＬ、つまり、反転入力クロックCLKIN_NがＬからＨに変化する場合は、上記の逆の動作となる。
この時、出力クロックCLKOUT_P_1および反転出力クロックCLKOUT_N_1は、入力クロックCLKIN_Pおよび反転入力クロックCLKIN_Nに対して、コントロール電圧VCONTに応じて変化したＰＭＯＳ２８，３０，３２，３４の負荷抵抗、および、出力クロックCLKOUT_P_1および反転出力クロックCLKOUT_N_1の出力負荷に対応する遅延時間ｔだけ遅延される。

２段目以降の遅延セル２２も同様に動作する。従って、２段目の遅延セル２２から出力される出力クロックCLKOUTは、初段の遅延セル２２の出力クロックCLKOUTに対して遅延時間ｔだけ遅延される。つまり、出力クロックCLKOUT_P_2および反転出力クロックCLKOUT_N_2は、入力クロックCLKINに対して遅延時間２ｔだけ遅延される。３段目以降の遅延セル２２から出力される出力クロックCLKOUTも同様である。
その結果、電圧制御遅延ライン１８からは、入力クロックCLKINに対して、遅延時間ｔ×遅延セル２２の段数に相当する時間、つまり、１周期に相当する時間だけ遅延された出力クロックCLKOUTが出力される。

例えば、最終段の遅延セル２２から出力される出力クロックCLKOUTがフィードバッククロックFBCLKとして、位相比較器１２にフィードバックされる。
その結果、コントロール電圧VCONTが上昇すると、ＰＭＯＳ２８，３０，３２，３４の負荷抵抗が大きくなるため、遅延時間ｔは長くなり、逆に、コントロール電圧VCONTが低下すると、ＰＭＯＳ２８，３０，３２，３４の負荷抵抗が小さくなるため、遅延時間ｔは短くなる。

従来のＤＬＬ回路１０では、ＰＶＴ（Ｐ：製造プロセス、Ｖ：電源電圧、Ｔ：温度）条件や、入力クロックCLKINの周波数等によって、入力クロックCLKINに対する出力クロックCLKOUTの遅延時間、つまり、コントロール電圧VCONTが大きく変化するという問題がある。

図６は、図５に示す電圧制御遅延ラインが遅延セル１４段構成の場合の、遅延セル１段当たりの、コントロール電圧と出力クロックの遅延時間との関係を表す一例のグラフである。このグラフの横軸は、コントロール電圧VCONT、縦軸は、出力クロックCLKOUTの遅延時間を表す。

同図のグラフにおいて、例えば、ｓｓ＿−４０の条件の曲線は、製造プロセスが「ｓｓ」で、温度が「−４０℃」の条件における曲線であることを表す。他の曲線も同様である。プロセス条件の「ｓｓ」は、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）およびＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）の製造プロセスがスローおよびスローであることを表す。また、プロセス条件の「ｆｆ」は、ＮＭＯＳおよびＰＭＯＳの製造プロセスがファーストおよびファーストであることを表す。他のプロセス条件も同様である。

また、同図のグラフにおいて、Ｓｐｅｃ＿１６０Ｍを表す左右方向の線は、遅延セル１４段構成の電圧制御遅延ライン１８において、周波数が１６０ＭＨｚの時の入力クロックCLKINの１周期に相当する遅延時間が形成される場合に、遅延セル一段当たりに必要な遅延時間を表す。つまり、Ｓｐｅｃ＿１６０Ｍを表す左右方向の線と、各々の条件の曲線とが交わる点は、各曲線の条件で、入力クロックCLKINの周波数が１６０ＭＨｚの場合に、出力クロックCLKOUTが、入力クロックCLKINに対して、１周期分に相当する時間だけ遅延される時のコントロール電圧VCONTを表す。Ｓｐｅｃ＿１４．２Ｍの場合も同様である。
同図のグラフにおいて、Ｓｐｅｃ＿１４．２Ｍの直線とＳｐｅｃ＿１６０Ｍの直線との間に挟まれた領域における各曲線のＸ座標の値が、コントロール電圧VCONTがとり得る範囲の値である。同図のグラフの場合、コントロール電圧VCONTは、約０．４Ｖ≦コントロール電圧VCONT≦約１．０８Ｖの範囲の値をとり得る。

このように、ＰＶＴ条件や、入力クロックの周波数を変化させた場合のコントロール電圧VCONTの振れ幅が大きいと、遅延セル２２のＤＣ動作点を確保することが難しくなる。
例えば、図６のグラフの中では最もコントロール電圧VCONTが大きくなるｆｆ＿１２５の条件で、コントロール電圧VCONTは最大の１．０８Ｖとなるが、電源電圧は１．２Ｖであるから、このコントロール電圧VCONTでは、遅延セル２２を構成する負荷抵抗のＰＭＯＳ２８，３０，３２，３４がサブスレッショルド領域で動作する。この場合、製造バラツキや電源ノイズによって、ＰＭＯＳ２８，３０，３２，３４を流れる電流量が指数関数的に大きく変動し、ジッタの悪化や、電圧制御遅延ライン１８を構成する各遅延セル２２の遅延時間がばらつくため、各遅延セル２２の出力を取り出して、多相クロックとして活用する場合に大きな問題となる。このため、正確な遅延時間の出力クロックCLKOUTを得ることができなくなる。

これに対し、ｆｆ＿１２５の条件で、コントロール電圧VCONTが１．０８Ｖまで上昇するのを避けるために、例えば、各遅延セルの出力に負荷容量を接続することが考えられる。
しかし、遅延セル２２の出力に負荷容量を接続すると、例えば、図６のグラフの中では最もコントロール電圧VCONTが小さくなるｓｓ＿−４０の条件の場合に、コントロール電圧VCONTが低下し過ぎるため、飽和領域で動作させなければならない遅延セル２２のテール電流源であるＮＭＯＳ４０が線形領域に陥る。

図７（Ａ）および（Ｂ）は、それぞれ、遅延セルの出力に負荷容量を接続した場合の、コントロール電圧と遅延セル一段の遅延時間との関係を表す一例のグラフである。
同図（Ａ）のグラフは、電圧制御遅延ライン１８が遅延セル２２の１４段構成の場合において、遅延セル２２一段あたりについて、ｆｆ＿１２５の条件、１．２Ｖの電源電圧、１４．２ＭＨｚ〜１６０ＭＨｚの範囲の周波数の入力クロックCLKINで、かつ、遅延セル２２の出力に接続する負荷容量の値を変更して動作させた場合の、コントロール電圧VCONTと出力クロックCLKOUTの遅延時間との関係を表す。

同図（Ａ）のグラフに示すように、ｆｆ＿１２５の条件の場合、遅延セル２２の出力に接続する負荷容量の値を大きくするに従って、コントロール電圧VCONTが大きく低下されることが分かる。
一方、同図（Ｂ）は、ＤＬＬ回路１０を、ｓｓ＿−４０の条件、１．２Ｖの電源電圧、１４．２ＭＨｚ〜１６０ＭＨｚの範囲の周波数の入力クロックで、かつ、遅延セル２２の出力に接続する負荷容量の値を変更して動作させた場合の、コントロール電圧VCONTと出力クロックCLKOUTの遅延時間との関係を表す。
同図（Ｂ）のグラフに示すように、ｓｓ＿−４０の条件の場合、遅延セル２２の出力に接続する負荷容量の値を大きくするに従って、コントロール電圧VCONTが低下し過ぎて、テール電流源を構成するＮＭＯＳ４８、及びＮＭＯＳ４０のＤＣ動作点が飽和領域から外れてしまう。

このように、遅延セル２２の出力に単純に負荷容量を接続しただけでは、入力クロックCLKINの全周波数条件、全ＰＶＴ条件で、遅延セル２２のＤＣ動作点を適切に設定することはできない。

また、本発明に関連性のある先行技術文献として、特許文献１がある。

特許文献１には、ＤＬＬ回路を構成する可変遅延セルから出力される、システムクロックを遅延させた補償クロックの遅延量をモニタするためのディレイモニタ回路のプリドライバ部において、遅延量を変えるための複数のキャパシタ、および、キャパシタと補償クロックとを接続するための複数のスイッチを設け、制御信号でスイッチのオンオフを随時制御して、キャパシタを接続ないし非接続として遅延量を変える構成が記載されている。
しかし、特許文献１の構成では、複数のキャパシタの接続を切り替えるために、ＤＬＬ回路の外部から入力される複雑な制御信号を必要とするという問題がある。

特開２００３−１８８７０５号公報

John G. Maneatis, Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques, IEEE JOURNAL OF SOLID-STATE CIRCUITS, NOVEMBER 1996, VOL. 31, NO. 11

本発明の目的は、前記従来技術の問題点を解消し、入力クロックの全周波数条件、全ＰＶＴ条件で、電圧制御遅延ラインのＤＣ動作点を適切に設定することができる遅延同期ループ回路を提供することにある。

上記目的を達成するために、本発明は、コントロール電圧に応じて、入力クロックに位相同期し、前記入力クロックに対して、１周期に相当する時間だけ遅延された出力クロックを出力する電圧制御遅延ラインが、直列に接続された複数段の遅延セルを有し、前記複数段の遅延セルの各々が差動インバータであり、前記差動インバータの負荷抵抗がＰＭＯＳで構成された遅延同期ループ回路であって、
同じ大きさの複数の出力負荷を前記複数段の遅延セルの出力端子にそれぞれ接続するか、もしくは、接続しない負荷接続部と、
ロックタイムに相当する時間以上の時間が経過した後に、前記コントロール電圧が、あらかじめ設定された基準電圧よりも大きい場合には、アクティブ状態の接続制御信号を出力するように制御する接続制御部とを備え、
前記負荷接続部は、前記接続制御信号がアクティブ状態である場合に、前記複数の出力負荷を前記複数段の遅延セルの出力端子にそれぞれ接続するものであることを特徴とする遅延同期ループ回路を提供するものである。

ここで、前記接続制御部は、前記コントロール電圧が、前記あらかじめ設定された基準電圧よりも大きい場合に、前記アクティブ状態の接続制御信号が１回だけ出力されるように制御するものであることが好ましい。

また、前記接続制御部は、
前記基準電圧を発生する基準電圧発生回路と、
前記コントロール電圧と前記基準電圧とを比較した比較結果を出力する比較回路と、
前記ロックタイムに相当する時間以上の時間をカウントした後に保持信号を出力するカウンタと、
前記保持信号に同期して、前記比較結果を保持して前記接続制御信号として出力する比較結果保持回路とを備えることが好ましい。

また、前記基準電圧発生回路は、前記基準電圧として、（電源電圧−ＮＭＯＳおよびＰＭＯＳの製造プロセスがファーストおよびファーストに振れたときのＭＯＳの閾値電圧）を発生するものであることが好ましい。

また、前記基準電圧発生回路は、前記基準電圧として、製造プロセスがティピカルで、かつ、温度が常温の時のコントロール電圧に相当する電圧を発生するものであることが好ましい。

また、前記負荷接続部は、
前記複数の出力負荷として、同じ容量値の複数の負荷容量と、
前記複数の負荷容量と前記複数段の遅延セルの出力端子との間に接続され、前記接続制御信号がアクティブ状態の場合にオンして、前記複数の負荷容量を前記複数段の遅延セルの出力端子に接続する複数のスイッチとを備えることが好ましい。

本発明では、コントロール電圧があらかじめ設定された基準電圧よりも大きくなる条件で製造されたＤＬＬ回路において、各々の出力負荷が各々対応する出力クロックに接続され、コントロール電圧が低下される。
一方で、コントロール電圧が基準電圧よりも小さくなる条件で製造されたＤＬＬ回路において、各々の出力負荷は各々対応する出力クロックに接続されず、コントロール電圧が不必要に低下されることはない。
これにより、本発明によれば、コントロール電圧がとり得る範囲を狭めることができるため、電圧制御遅延ラインのＤＣ動作点マージンの確保が容易となり、入力クロックの周波数レンジを拡大することができる。
また、本発明では、リセットの解除後、保持信号が１回だけしか変化しないように制限することにより、出力負荷の接続状態が、ＤＬＬ回路の通常動作中に不本意に切り替わることを防ぐことができる。

本発明のＤＬＬ回路の構成を表す一実施形態のブロック図である。 図１に示す電圧制御遅延ライン、負荷接続部および接続制御部の構成を表す一例の回路図である。 （Ａ）および（Ｂ）は、それぞれ、図１に示すＤＬＬ回路の動作を表す一例のタイミングチャートである。 非特許文献１に開示されたＤＬＬ回路の構成を表す一例のブロック図である。 図４に示す電圧制御遅延ラインの構成を表す一例の回路図である。 図５に示す遅延セル１段当たりの、コントロール電圧と出力クロックの遅延時間との関係を表す一例のグラフである。 （Ａ）および（Ｂ）は、それぞれ、遅延セルの出力に負荷容量を接続した場合の、コントロール電圧と遅延セル一段の遅延時間との関係を表す一例のグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の遅延同期ループ回路を詳細に説明する。

図１は、本発明のＤＬＬ回路の構成を表す一実施形態のブロック図である。同図に示す本実施形態のＤＬＬ回路５０は、図４に示す従来のＤＬＬ回路１０において、さらに、負荷接続部５２と、接続制御部５４とを備えるものである。
つまり、ＤＬＬ回路５０は、位相比較器（ＰＤ）１２と、チャージポンプ（ＣＰ）１４と、ループフィルタ（ＬＦ）１６と、電圧制御遅延ライン（ＶＣＤＬ）１８と、負荷接続部５２と、接続制御部５４とを備えている。
本実施形態のＤＬＬ回路５０では、従来のＤＬＬ回路１０と同じ構成要素に同じ符号を付けて、その繰り返しの説明を省略する。

負荷接続部５２は、後述する接続制御信号に応じて、同じ大きさの各々の出力負荷を各々対応する出力クロックCLKOUTに接続するか、もしくは、各々の出力負荷を各々対応する出力クロックCLKOUTに接続しないものである。
負荷接続部５２は、接続制御信号がアクティブ状態である場合に、各々の出力負荷を各々対応する出力クロックCLKOUTに接続する。

接続制御部５４は、ＤＬＬ回路５０のロックタイムに相当する時間以上の時間が経過した後に、コントロール電圧VCONTが、あらかじめ設定された基準電圧VREFよりも大きい場合には、アクティブ状態の接続制御信号を出力するように制御するものである。
本実施形態の接続制御部５４は、コントロール電圧VCONTが、あらかじめ設定された基準電圧VREFよりも大きい場合に、アクティブ状態の接続制御信号が１回だけ出力されるように制御する。

ここで、出力負荷を出力クロックCLKOUTに接続する目的は、負荷抵抗のＰＭＯＳ２８，３０，３２，３４がサブスレッショルド領域に陥るのを防ぐように、あるいは、サブスレッショルド領域で動作するとしても、可能な限りゲート−ソース間の電圧Ｖｇｓを大きくすることができるようにすることである。
図６に示す例の場合、ｆｆ以外の製造プロセスでは、コントロール電圧VCONTはあまり上昇しないので、ｆｆ時の製造プロセスのコントロール電圧VCONTに注目しておけば十分である。

そこで、基準電圧VREF＝（電源電圧−製造プロセスがｆｆに振れたときのＰＭＯＳの閾値電圧Ｖｔｈ）に設定することが考えられる。
この場合、例えば、電源電圧が１．２Ｖ、製造プロセスがｆｆの時のＰＭＯＳ２８，３０，３２，３４の閾値電圧Ｖｔｈが０．３Ｖであるとすると、基準電圧VREF＝１．２Ｖ−０．３Ｖ＝０．９Ｖとなる。
あるいは、基準電圧VREFを、標準条件、つまり、製造プロセスがティピカルで、かつ、温度が常温の時のコントロール電圧VCONTに相当する電圧に設定することが考えられる。

なお、コントロール電圧VCONTのとり得る最小値が低下されない限り、コントロール電圧VCONTがとり得る範囲内で、基準電圧VREFをどこに設定してもよい。

次に、図２は、図１に示す電圧制御遅延ライン、負荷接続部および接続制御部の構成を表す一例の回路図である。
同図に示すように、本実施形態の負荷接続部５２は、各々の出力負荷として、同じ容量値の各々の負荷容量５６と、各々の負荷容量５６と各々対応する出力クロックCLKOUTとの間に接続され、接続制御信号Tgate_Nおよび反転接続制御信号Tgate_Pがアクティブ状態であるＨおよびＬの場合にオンして、各々の負荷容量５６を各々対応する出力クロックCLKOUTに接続する各々のスイッチ５８とを備えている。
負荷容量５６の容量値は、レイアウト面積や、コントロール電圧VCONTをどの程度低下させたいのか等に応じて決定することができる。

初段の遅延セル２２に対応する負荷接続部５２は、負荷容量５６として、２つの容量素子６０，６２と、スイッチ５８として、２つのトランスファゲート６４，６６とを備えている。
トランスファゲート６４および容量素子６０は、出力クロックCLKOUT_P_1とグランドＧＮＤとの間に直列に接続されている。同様に、トランスファゲート６６および容量素子６２は、反転出力クロックCLKOUT_N_1とグランドＧＮＤとの間に直列に接続されている。
トランスファゲート６４，６６を構成するＰＭＯＳおよびＮＭＯＳのゲートには、それぞれ、接続制御信号Tgate_Nおよび反転接続制御信号Tgate_Pが入力されている。
２段目以降の遅延セル２２に対応する負荷接続部５２も同様である。

続いて、本実施形態の接続制御部５４は、基準電圧発生回路６８と、比較回路７０と、カウンタ７２と、比較結果保持回路７４と、インバータ７６とを備えている。

基準電圧発生回路６８は、あらかじめ設定された所定の基準電圧VREFを発生するものである。本実施形態の基準電圧発生回路６８は、電源ＶＤＤとグランドＧＮＤとの間の電圧を、電源ＶＤＤとグランドＧＮＤとの間に直列に接続された複数の抵抗素子で抵抗分割して基準電圧VREFを発生する。

比較回路７０は、コントロール電圧VCONTと基準電圧VREFとを比較した比較結果を出力するものである。

カウンタ７２は、入力クロックCLKINを分周した分周クロックDIVCLKに同期して、ロックタイムに相当する時間以上の時間をカウントした後に保持信号Count_outを出力するものである。
ロックタイムは、例えば、シミュレーション等により算出することができるため、分周クロックDIVCLKおよびロックタイムに応じて、ロックタイムに相当する時間以上の時間をカウントするカウンタ７２を構成することができる。
なお、分周クロックDIVCLKの代わりに、入力クロックCLKINを使用してもよいが、分周クロックDIVCLKを使用することにより、カウンタ７２の回路規模を削減することができる。

比較結果保持回路７４は、保持信号Count_outに同期して、比較結果を保持して接続制御信号Tgate_Nとして出力するものである。
インバータ７６は、接続制御信号Tgate_Nを反転した反転接続制御信号Tgate_Pを出力するものである。

以下、ＤＬＬ回路５０の動作を説明する。

図示を省略しているが、接続制御部５４では、例えば、パワーオンリセット等により、カウンタ７２および比較結果保持回路７４がリセットされる。
これにより、保持信号Count_outはＬ、接続制御信号Tgate_NはＬ、つまり、反転接続制御信号Tgate_PはＨに初期化される。また、負荷接続部５２の全てのトランスファゲート６４，６６（スイッチ５８）はオフ状態となる。

リセットの解除後、カウンタ７２により、分周クロックDIVCLKに同期して、ロックタイムに相当する時間以上の時間がカウントされた後、ＬからＨに１回だけ変化する保持信号Count_outが出力される。
一方、比較回路７０により、ＤＬＬ回路５０がロックされた後のコントロール電圧VCONTと基準電圧VREFとが比較され、その比較結果が出力される。本実施形態の比較回路７０は、コントロール電圧VCONTが基準電圧VREFよりも大きい場合に、比較結果としてＨを出力する。

続いて、比較結果保持回路７４により、保持信号Count_outの立ち上がりに同期して、比較結果が保持され、接続制御信号Tgate_Nとして出力される。また、インバータ７６により、接続制御信号Tgate_Nが反転され、反転接続制御信号Tgate_Pとして出力される。

コントロール電圧VCONTが基準電圧VREFよりも大きい場合、接続制御信号Tgate_NがＨ、反転接続制御信号Tgate_PがＬになり、負荷接続部５２では、全てのトランスファゲート６４，６６がオン状態となる。これにより、各々の容量素子６０が各々対応する出力クロックCLKOUT_Pに接続され、各々の容量素子６２が各々対応する反転出力クロックCLKOUT_Nに接続される。
容量素子６０，６２が出力クロックCLKOUTに接続されると、出力クロックCLKOUTの遅延時間が変化する。遅延時間が変化した出力クロックCLKOUTは、フィードバッククロックFBCLKとして、位相比較器１２にフィードバックされて、コントロール電圧VCONTが低くなる方向に変更される。そして、変更されたコントロール電圧VCONTに応じて、出力クロックCLKOUTの遅延時間が再び変更される。

一方、コントロール電圧VCONTが基準電圧VREF以下の場合、接続制御信号Tgate_NがＬ、つまり、反転接続制御信号Tgate_PがＨとなり、負荷接続部５２では、全てのトランスファゲート６４，６６がオフ状態となる。これにより、各々の容量素子６０は各々対応する出力クロックCLKOUT_Pに接続されず、各々の容量素子６２は各々対応する反転出力クロックCLKOUT_Nに接続されない。

例えば、電源電圧が１．２Ｖの場合、基準電圧VREFを０．９Ｖに設定すると、図６に示す中で最もコントロール電圧VCONTが大きくなるｆｆ＿１２５の条件で、コントロール電圧VCONTが最大の約１．０８Ｖとなる曲線の場合に、コントロール電圧VCONTが基準電圧VREFよりも大きくなり、比較結果はＨとなる。その結果、図３（Ａ）に示すように、接続制御信号Tgate_NがＨ、反転接続制御信号Tgate_PがＬとなり、各々の負荷容量５６が各々対応する出力クロックCLKOUTに接続される。
なお、図３には、対比が容易となるように、負荷容量５６が出力クロックCLKOUTに接続された場合と、接続されていない場合のコントロール電圧VCONTの変化が示されている。
これにより、コントロール電圧VCONTがあらかじめ設定された基準電圧VREFよりも大きくなる条件で製造されたＤＬＬ回路において、コントロール電圧VCONTが低下され、負荷抵抗のＰＭＯＳ２８，３０，３２，３４がサブスレッショルド領域に陥るのを防ぐように、またはサブスレッショルド領域で動作するとしても、可能な限りゲート−ソース間の電圧Ｖｇｓを大きくすることができる。

今回、本発明者が実施したシミュレーションでは、負荷容量５６が出力クロックCLKOUTに接続された後も、負荷抵抗のＰＭＯＳ２８，３０，３２，３４は、サブスレッショルド領域で動作していたが、ゲート−ソース間の電圧Ｖｇｓは８０ｍＶ大きくなる方向に改善されていた。サブスレッショルド領域では、ＭＯＳの電流値は（Ｖｇｓ−Ｖｔｈ）の指数関数で変化するため、ゲート−ソース間の電圧Ｖｇｓが８０ｍＶ改善されただけでも、閾値電圧Ｖｔｈのばらつきや、電源ノイズに大幅に強くなる。

一方で、例えば、最もコントロール電圧VCONTが小さくなるｓｓ＿−４０の条件で、コントロール電圧VCONTが最小の約０．４Ｖとなる曲線の場合、コントロール電圧VCONTが基準電圧VREFよりも小さくなり、比較結果はLとなる。その結果、図３（Ｂ）に示すように、接続制御信号Tgate_NがＬ、反転接続制御信号Tgate_PがＨのまま変化せず、各々の負荷容量５６は各々対応する出力クロックCLKOUTに接続されない。
これにより、コントロール電圧VCONTが基準電圧VREFよりも小さくなる条件で製造されたＤＬＬ回路において、コントロール電圧VCONTが不必要に低下されることはない。

このように、負荷容量５６の出力クロックCLKOUTへの接続／非接続を切り替えることにより、コントロール電圧VCONTがとり得る値の範囲を狭めることができるため、電圧制御遅延ライン１８のＤＣ動作点マージンの確保が容易となり、入力クロックの周波数レンジを拡大することができる。

また、本実施形態の場合、保持信号Count_outは、リセットの解除後、ＬからＨに１回だけ変化するか、変化しないため、容量素子の接続状態（接続ないし非接続）は固定される。
このように、リセットの解除後、保持信号Count_outが、ＬからＨに１回だけしか変化しないように制限することにより、容量素子の接続状態が、ＤＬＬ回路５０の通常動作中に不本意に切り替わることを防ぐことができる。

なお、ＤＬＬ回路５０、電圧制御遅延ライン１８、負荷接続部５２および接続制御部５４の具体的な構成は何ら限定されず、同様の機能を果たす各種構成のものを利用することができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、５０ ＤＬＬ回路
１２ 位相比較器（ＰＤ）
１４ チャージポンプ（ＣＰ）
１６ ループフィルタ（ＬＦ）
１８ 電圧制御遅延ライン（ＶＣＤＬ）
２２ 遅延セル（差動インバータ）
２４ レプリカ回路
２６ アンプ
２８，３０，３２，３４、４２，４４ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
３６，３８、４０、４６、４８ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
５２ 負荷接続部
５４ 接続制御部
５６ 負荷容量
５８ スイッチ
６０，６２ 容量素子
６４，６６ トランスファゲート
６８ 基準電圧発生回路
７０ 比較回路
７２ カウンタ
７４ 比較結果保持回路
７６ インバータ

Claims (6)

1. コントロール電圧に応じて、入力クロックに位相同期し、前記入力クロックに対して、１周期に相当する時間だけ遅延された出力クロックを出力する電圧制御遅延ラインが、直列に接続された複数段の遅延セルを有し、前記複数段の遅延セルの各々が差動インバータであり、前記差動インバータの負荷抵抗がＰＭＯＳで構成された遅延同期ループ回路であって、
   同じ大きさの複数の出力負荷を前記複数段の遅延セルの出力端子にそれぞれ接続するか、もしくは、接続しない負荷接続部と、
   ロックタイムに相当する時間以上の時間が経過した後に、前記コントロール電圧が、あらかじめ設定された基準電圧よりも大きい場合には、アクティブ状態の接続制御信号を出力するように制御する接続制御部とを備え、
   前記負荷接続部は、前記接続制御信号がアクティブ状態である場合に、前記複数の出力負荷を前記複数段の遅延セルの出力端子にそれぞれ接続するものであることを特徴とする遅延同期ループ回路。
2. 前記接続制御部は、前記コントロール電圧が、前記あらかじめ設定された基準電圧よりも大きい場合に、前記アクティブ状態の接続制御信号が１回だけ出力されるように制御するものである請求項１に記載の遅延同期ループ回路。
3. 前記接続制御部は、
   前記基準電圧を発生する基準電圧発生回路と、
   前記コントロール電圧と前記基準電圧とを比較した比較結果を出力する比較回路と、
   前記ロックタイムに相当する時間以上の時間をカウントした後に保持信号を出力するカウンタと、
   前記保持信号に同期して、前記比較結果を保持して前記接続制御信号として出力する比較結果保持回路とを備える請求項１または２に記載の遅延同期ループ回路。
4. 前記基準電圧発生回路は、前記基準電圧として、（電源電圧−ＮＭＯＳおよびＰＭＯＳの製造プロセスがファーストおよびファーストに振れたときのＭＯＳの閾値電圧）を発生するものである請求項３に記載の遅延同期ループ回路。
5. 前記基準電圧発生回路は、前記基準電圧として、製造プロセスがティピカルで、かつ、温度が常温の時のコントロール電圧に相当する電圧を発生するものである請求項３に記載の遅延同期ループ回路。
6. 前記負荷接続部は、
   前記複数の出力負荷として、同じ容量値の複数の負荷容量と、
   前記複数の負荷容量と前記複数段の遅延セルの出力端子との間に接続され、前記接続制御信号がアクティブ状態の場合にオンして、前記複数の負荷容量を前記複数段の遅延セルの出力端子に接続する複数のスイッチとを備える請求項１〜５のいずれか１項に記載の遅延同期ループ回路。

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