JP2010252094A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】特性が悪化する可能性があった。
【解決手段】本発明は、第１および第２のループフィルタを有するＰＬＬ回路であって、前記第１のループフィルタに出力される第１の電流信号を生成する第１の出力ドライバと、前記第２のループフィルタに出力される第２の電流信号を生成する第２の出力ドライバとを備える電流信号生成回路と、前記第１もしくは第２の出力ドライバのいずれを活性化するか選択する制御回路と、を有するＰＬＬ回路である。
【選択図】図２

Description

本発明は、フェイズロックドループ（ＰＬＬ）回路に関するものである。

近年、様々な機器で使用される特定用途向け集積回路（ＡＳＩＣ）やマイコン等において、クロック信号分配用にＰＬＬ回路がオンチップで使用されている。ＰＬＬ回路に求められる特性は多岐に渡る。例えば、ロックアップタイムを短縮したい場合はカットオフ周波数が高いループフィルタを有するＰＬＬ回路を用い、又、入力クロックのジッタが出力クロックに伝達するのを抑制したい場合はカットオフ周波数が低いループフィルタを有するＰＬＬ回路を用いる。このように、状況に応じて要求される特性に応じたクロック信号を実現するＰＬＬ回路の実現が求められている。

図６に、特許文献１で開示される従来技術のループフィルタを有するＰＬＬ回路１のブロック構成を示す。図６に示すように、ＰＬＬ回路１は、位相比較器１０と、スイッチ回路ＳＷ１０、ＳＷ２０と、ループフィルタＦＩＬ１０、ＦＩＬ２０と、電圧制御発振器２０と、分周器３０と、制御回路４０とを有する。

位相比較器１０は、入力端ＩＮ１から入力されたクロック信号と分周器３０から出力されたクロック信号の位相を比較する。そして、その位相差に応じた電流信号ＶＣがスイッチ回路ＳＷ１０を介してループフィルタＦＩＬ１０またはＦＩＬ２０に出力される。

ループフィルタＦＩＬ１０及びＦＩＬ２０は、カットオフ周波数がそれぞれ異なる。ループフィルタＦＩＬ１０及びＦＩＬ２０は、位相比較器１０から出力された電流信号を電圧信号に変換する。そして、その電圧信号ＶＣＳを、スイッチ回路ＳＷ２０を介して電圧制御発振器２０に出力する。ここでは、ループフィルタＦＩＬ１０のカットオフ周波数が、ループフィルタＦＩＬ２０のカットオフ周波数より低いものとする。

電圧制御発振器２０は、ループフィルタＦＩＬ１０またはＦＩＬ２０から出力された電圧信号ＶＣＳに応じた周波数のクロック信号ＯＵＴを生成し、出力端子ＯＵＴへ出力する。

分周器３０は電圧制御発振器２０から出力されたクロック信号ＯＵＴの周波数を所定の値で分周する。分周後のフィードバッククロック信号ＦＤを位相比較器１０に出力する。

可変容量コンデンサＣ１は、一端が出力端子ＯＵＴ、他端が接地端子ＧＮＤに接続される。可変容量コンデンサＣ１は、容量を変更可能なコンデンサであり、制御回路４０の制御に応じて容量を変更する。

制御回路４０は、入力端ＩＮ２から入力される信号に基づいて、スイッチ回路ＳＷ１０及びＳＷ２０を制御し、ループフィルタＦＩＬ１０又はＦＩＬ２０のいずれかを選択する。このように、接続されるループフィルタＦＩＬ１０又はＦＩＬ２０を切り替えることにより、システムが要求する特性となるようにＰＬＬ回路１を動作させることができる。例えば、カットオフ周波数が高いループフィルタＦＩＬ２０を選択する場合、ロックアップタイムの短縮を行うことができる。また、カットオフ周波数が低いループフィルタＦＩＬ１０を選択する場合、ＰＬＬ回路１に入力される信号のジッタの出力信号への伝達を低減することができる。

図７はＰＬＬ回路１に用いられる位相比較器１０のブロック図の一例である。図７に示すように、位相比較器１０は、位相比較回路１１とチャージポンプ１２を有する。位相比較回路１１は入力端子ＩＮ１からのクロック信号ＦＲと、フィードバック信号ＦＤが入力され、パルス信号ＵＰとＤＮを出力する。チャージポンプ１２はパルス信号ＵＰとＤＮが入力され、電流信号ＶＣを出力する。

図８は、チャージポンプ１２の回路構成の一例である。チャージポンプ１２は、電流生成部１３と、出力ドライバ部１４とを有する。電流生成部１３は、電流源ＩＳ１１とＮＭＯＳトランジスタＭＮ１１による第１の電流源回路と電流源ＩＳ２１とＰＭＯＳトランジスタＭＰ２１による第２の電流源回路からなる。出力ドライバ部１４は、電流出力用ＰＭＯＳトランジスタＭＰ２３と、電流出力用ＮＭＯＳトランジスタＭＮ１３と、スイッチ回路ＳＷ１１、ＳＷ２１と、プルアップＰＭＯＳトランジスタＭＰ２２と、プルダウンＮＭＯＳトランジスタＭＮ１２とを有する。スイッチＳＷ１１は、パルス信号ＤＮに応じてオン、オフが制御される。このスイッチＳＷ１１により、電流出力用ＮＭＯＳトランジスタＭＮ１３のオン、オフが制御される。スイッチＳＷ２１は、パルス信号ＵＰに応じてオン、オフが制御される。このスイッチＳＷ２１により、電流出力用ＰＭＯＳトランジスタＭＰ２３のオン、オフが制御される。

図９はＰＬＬ回路１に用いられる電圧制御発振器２０のブロック図の一例である。図９に示すように、電圧制御発振器２０は、電圧電流変換回路２１と、電流制御発振器２２とを有する。電流電圧変換回路２１は電圧信号ＶＣＳが入力され、電流信号ＩＣを電流制御発振器２２に出力する。電流制御発振器２２は電流信号ＩＣに応じた周波数のクロック信号ＯＵＴを出力する。

図１０は、電圧電流変換回路２１の回路構成の一例である。電圧電流変換回路２１は、入力ＮＭＯＳトランジスタＭＮ３１と、プルダウンＮＭＯＳトランジスタＭＮ３２と、抵抗Ｒ３１とを有する。ＮＭＯＳトランジスタＭＮ３１はゲートに電圧信号ＶＣＳが入力され、ドレインへ電流信号ＩＣを出力する。プルダウンＮＭＯＳトランジスタＭＮ３２は、スタンバイ信号がゲートに入力されると、入力ＮＭＯＳトランジスタＭＮ３１をオフするため接地電圧を入力ＮＭＯＳトランジスタＭＮ３１のゲートに供給する。

次に、従来技術のＰＬＬ回路の動作について説明する。入力端Ｉ２から入力される信号が、例えばＰＬＬ回路１を高速にロックアップする設定である場合、制御回路４０はスイッチ回路ＳＷ１０及びＳＷ２０を制御し、ループフィルタＦＩＬ２０を選択する。位相比較器１０では、入力端ＩＮ１から入力された信号ＦＲと分周器３０から出力されたフィードバッククロック信号ＦＤの位相差が比較される。そして、その位相差に応じた電流信号ＶＣがループフィルタＦＩＬ２０で電圧信号に変換される。この電圧信号がＶＣＳとして電圧制御発振器２０に入力され、電圧制御発振器２０はこの電圧信号ＶＣＳに応じた周波数のクロック信号ＯＵＴを出力する。分周器３０は、クロック信号ＯＵＴの周波数を所定の値で分周し、フィードバック信号ＦＤを位相比較器１０へ出力する。

また、入力端ＩＮ２から入力される信号が、例えばＰＬＬ回路１の入力クロックのジッタ伝達を抑えることを目的とした設定である場合、制御回路４０はスイッチ回路ＳＷ１０及びＳＷ２０を制御し、ループフィルタＦＩＬ１０を選択する。位相比較器１０では、入力端ＩＮ１から入力された信号ＦＲと分周器３０から出力されたフィードバック信号ＦＤの位相差が比較される。そして、その位相差に応じた電流信号ＶＣがループフィルタＦＩＬ１０で電圧信号に変換される。この電圧信号がＶＣＳとして電圧制御発振器２０に入力され、電圧制御発振器２０はこの電圧信号ＶＣＳに応じた周波数のクロック信号ＯＵＴを出力する。分周器３０は、クロック信号ＯＵＴの周波数が分周され、フィードバック信号ＦＤを位相比較器１０へ出力する。

以上のようなＰＬＬ回路１を用いることで、ＡＳＩＣ（Application Specific Integrated Circuit）などの半導体集積回路が、異なるカットオフ周波数のＰＬＬ回路を切り替えて使用したい場合等に、複数のＰＬＬ回路を有することなく、ループフィルタをスイッチ回路で切り替えることにより所望のカットオフ周波数で動作させることができる。

特許第３８４０４６８号公報

上述したように、ＰＬＬ回路１では、複数のループフィルタＦＩＬ１０、ＦＩＬ２０のうち１つを選択する。この選択では、スイッチ回路ＳＷ１０、ＳＷ２０を制御することにより行われる。つまり、チャージポンプ１２の出力をスイッチ回路ＳＷ１０で切り替え、電圧電流変換回路２１の入力をスイッチ回路ＳＷ２０で切り替えている。しかし、このような構成のＰＬＬ回路１では、ループフィルタＦＩＬ１０もしくはＦＩＬ２０の入力に対してスイッチ回路ＳＷ１０、ループフィルタＦＩＬ１０もしくはＦＩＬ２０の出力に対してスイッチ回路ＳＷ２０が寄生素子として影響を与える。つまり、スイッチ回路ＳＷ１０、ＳＷ２０が有するオン抵抗と寄生容量が、ループフィルタＦＩＬ１０もしくはＦＩＬ２０を構成する抵抗や容量に直列又は並列に接続されてしまい、ループフィルタの位相特性や周波数特性が変動してしまう。

このことは、ＰＬＬ回路１のカットオフ周波数等に影響を与え、スイッチ回路ＳＷ１０、ＳＷ２０に入力される電位によってスイッチ回路ＳＷ１０、ＳＷ２０のオン抵抗及び寄生容量の値が変動してしまう。このため、例えば、スイッチ回路ＳＷ１０、ＳＷ２０の寄生素子のためループフィルタのカットオフ周波数が所望の値よりも低くなった場合、ＰＬＬ回路１のロックアップタイムが遅くなるという特性悪化の問題が生じる。

本発明は、第１および第２のループフィルタを有するＰＬＬ回路であって、前記第１のループフィルタに出力される第１の電流信号を生成する第１の出力ドライバと、前記第２のループフィルタに出力される第２の電流信号を生成する第２の出力ドライバとを備える電流信号生成回路と、前記第１もしくは第２の出力ドライバのいずれを活性化するか選択する制御回路と、を有するＰＬＬ回路である。

本発明にかかるＰＬＬ回路は、電流信号生成回路が第１および第２の出力ドライバを有している。第１の出力ドライバは、第１のループフィルタに第１の電流信号を、第２の出力ドライバは、第２のループフィルタに第２の電流信号を出力する。そして、それら第１、第２の出力ドライバの活性化は、制御回路により制御されている。よって、制御回路により活性化させられた第１もしくは第２の出力ドライバのいずれか一方からしか電流信号が出力されない。このため、電流信号生成回路と、第１および第２のループフィルタとの間にスイッチ回路を必要としない。よって、スイッチ回路の寄生素子として影響をうけることがない。

本発明にかかるＰＬＬ回路は、ループフィルタの位相特性や周波数特性が変動してしまうことがなく、特性悪化を防ぐことが可能となる。

実施の形態にかかるＰＬＬ回路のブロック図である。 実施の形態にかかるループフィルタとチャージポンプの構成である。 実施の形態にかかるデコーダの動作を説明する表である。 実施の形態にかかるループフィルタと電圧電流変換回路の構成である。 実施の形態にかかるループフィルタと電圧電流変換回路の構成である。 従来のＰＬＬ回路のブロック図である。 従来の位相比較器のブロック図である。 従来のチャージポンプの構成である。 従来の電圧制御発振器のブロック図である。 従来の電圧電流変換回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかるＰＬＬ回路１００の構成を示す。図１に示すように、ＰＬＬ回路１００は、位相比較器１１０と、ループフィルタＦＩＬ１１０、ＦＩＬ１２０と、電圧制御発振器１２０と、分周器１３０と、制御回路１４０とを有する。

位相比較器１１０は、入力端ＩＮ１０１から入力されたリファレンスクロック信号ＦＲと分周器１３０から出力された後述するフィードバッククロック信号ＦＤの位相を比較する。そして、その位相差に応じた電流信号ＶＣ１（第１の電流信号）もしくはＶＣ２（第２の電流信号）を生成する。位相比較器１１０が生成した電流信号ＶＣ１はループフィルタＦＩＬ１１０、電流信号ＶＣ２はループフィルタＦＩＬ１２０へ出力される。

位相比較器１１０は、位相比較回路１１１と、チャージポンプ１１２とを有する。位相比較回路１１１はリファレンスクロック信号ＦＲと、フィードバッククロック信号ＦＤが入力され、その位相差に応じたパルス信号ＵＰとＤＮを出力する。

チャージポンプ１１２は、制御信号ＳＥＬ及びパルス信号ＵＰ、ＤＮが入力され、それらの信号に応じて電流信号ＶＣ１もしくはＶＣ２を出力する。

ループフィルタＦＩＬ１１０（第１のループフィルタ）及びＦＩＬ１２０（第２のループフィルタ）は、カットオフ周波数がそれぞれ異なる。ループフィルタＦＩＬ１１０は、位相比較器１１０から出力された電流信号ＶＣ１を電圧信号ＶＣＳ１（第１の電圧信号）に変換する。ループフィルタＦＩＬ１２０は、位相比較器１１０から出力された電流信号ＶＣ２を電圧信号ＶＣＳ２（第２の電圧信号）に変換する。ここでは、ループフィルタＦＩＬ１１０のカットオフ周波数が、ループフィルタＦＩＬ１２０のカットオフ周波数より低いものとする。

電圧制御発振器１２０は、ループフィルタＦＩＬ１１０またはＦＩＬ１２０から出力された電圧信号ＶＣＳ１またはＶＣＳ２に応じた周波数のクロック信号ＯＵＴを生成し、出力端子ＯＵＴへ出力する。電圧制御発振器１２０は、電圧電流変換回路１２１と、電流制御発振器１２２とを有する。電流電圧変換回路１２１は電圧信号ＶＣＳ１もしくはＶＣＳ２を入力し、電圧信号ＶＣＳ１もしくはＶＣＳ２に応じた電流信号ＩＣ（電流制御信号）を電流制御発振器１２２に出力する。電流制御発振器１２２は電流信号ＩＣに応じた周波数の出力クロック信号ＯＵＴを出力する。

分周器１３０は電圧制御発振器１２０から出力された出力クロック信号ＯＵＴの周波数を所定の値で分周する。そして、分周後のフィードバッククロック信号ＦＤを位相比較器１１０に出力する。

制御回路１４０は、入力端ＩＮ１０２から入力される制御信号に基づいて、選択制御信号ＳＥＬを位相比較器１１０のチャージポンプ１１２、電圧制御発振器１２０の電圧電流変換回路１２１へ出力する。後述するが、ループフィルタＦＩＬ１１０又はＦＩＬ１２０のいずれかが、この選択制御信号ＳＥＬの値に応じて選択される。

このように、ループフィルタＦＩＬ１１０又はＦＩＬ１２０を切り替えることにより、システムが要求する特性となるようＰＬＬ回路１００を動作させることができる。例えば、カットオフ周波数が高いループフィルタＦＩＬ１２０を選択する場合、ロックアップタイムの短縮を行うことができる。また、カットオフ周波数が低いループフィルタＦＩＬ１１０を選択する場合、ＰＬＬ回路１００に入力される信号のジッタの出力信号への伝達を低減することができる。

ここで、図１に示したチャージポンプ１１２及びループフィルタＦＩＬ１１０、ＦＩＬ１２０を回路ユニットＵＮＩＴ１として注目する。図２に、回路ユニットＵＮＩＴ１の回路構成を詳細に示す。図２に示すように、チャージポンプ１１２（電流信号生成回路）は、電流生成部１１３と、出力ドライバ部１１４Ａ、１１４Ｂと、デコーダ１１５とを有する。

電流生成部１１３は、電流源ＩＳ１１１、ＩＳ１２１と、ＮＭＯＳトランジスタＭＮ１１１と、ＰＭＯＳトランジスタＭＰ１２１とを有する。電流源ＩＳ１１１（第１の電流源）は、一端が電源端子ＶＤＤ、他端がノードＮ１に接続される。ＮＭＯＳトランジスタＭＮ１１１（第５のトランジスタ）はドレインとゲートがノードＮ１、ソースが接地端子ＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ１２１（第６のトランジスタ）はソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ２に接続される。電流源ＩＳ１２１（第２の電流源）は、一端がノードＮ２、他端が接地端子ＧＮＤに接続される。

出力ドライバ部１１４Ａ（第１の出力ドライバ）は、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａ、ＮＭＯＳトランジスタＭＮ１１３Ａと、スイッチ回路ＳＷ１１１Ａ、ＳＷ１２１Ａと、プルアップＰＭＯＳトランジスタＭＰ１２２Ａと、プルダウンＮＭＯＳトランジスタＭＮ１１２Ａとを有する。

電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａ（第１のトランジスタ）は、ソースが電源ＶＤＤ、ゲートがノードＮ３Ａ、ドレインがノードＮ５Ａに接続される。電流出力用ＮＭＯＳトランジスタＭＮ１１３Ａ（第２のトランジスタ）は、ドレインがノードＮ５Ａ、ゲートがノードＮ４Ａ、ソースが接地端子ＧＮＤに接続される。ここで、ノードＮ５Ａは、出力ドライバ部１１４Ａの出力端子を構成し、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａ、ＮＭＯＳトランジスタＭＮ１１３Ａのドレイン電流を電流信号ＶＣ１として出力する。ループフィルタＦＩＬ１１０は、この電流信号ＶＣ１を入力し、電圧信号ＶＣＳ１を出力する。

プルアップＰＭＯＳトランジスタＭＰ１２２Ａは、ソースが電源端子ＶＤＤ、ドレインがノードＮ３Ａに接続される。また、ゲートには制御信号ＵＰ１が入力さえる。プルダウンＮＭＯＳトランジスタＭＮ１１２Ａは、ドレインがノードＮ４Ａ、ソースが接地端子ＧＮＤに接続される。また、ゲートには制御信号ＤＮ１の反転信号である／ＤＮ１が入力される。

スイッチ回路ＳＷ１２１Ａは、一端がノードＮ２、他端がノードＮ３Ａに接続される。また、スイッチ回路ＳＷ１２１Ａは、制御信号ＵＰ１によりオン、オフが制御される。スイッチ回路ＳＷ１２１Ａは、例えば、制御信号ＵＰ１の値が「１」（ハイレベル）のときオン状態、値が「０」（ロウレベル）のときオフ状態となる。スイッチ回路ＳＷ１１１Ａは、一端がノードＮ１、他端がノードＮ４Ａに接続される。また、スイッチ回路ＳＷ１１１Ａは、制御信号ＤＮ１によりオン、オフが制御される。スイッチ回路ＳＷ１１１Ａは、例えば、制御信号ＤＮ１の値が「１」（ハイレベル）のときオン状態、値が「０」（ロウレベル）のときオフ状態となる。スイッチ回路ＳＷ１１１Ａ、ＳＷ１２１Ａは、第１のスイッチ回路を構成する。

出力ドライバ部１１４Ｂ（第２の出力ドライバ）は、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂ、ＮＭＯＳトランジスタＭＮ１１３Ｂと、スイッチ回路ＳＷ１１１Ｂ、ＳＷ１２１Ｂと、プルアップＰＭＯＳトランジスタＭＰ１２２Ｂと、プルダウンＮＭＯＳトランジスタＭＮ１１２Ｂとを有する。

電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂ（第３のトランジスタ）は、ソースが電源ＶＤＤ、ゲートがノードＮ３Ｂ、ドレインがノードＮ５Ｂに接続される。電流出力用ＮＭＯＳトランジスタＭＮ１１３Ｂ（第４のトランジスタ）は、ドレインがノードＮ５Ｂ、ゲートがノードＮ４Ｂ、ソースが接地端子ＧＮＤに接続される。ここで、ノードＮ５Ｂは、出力ドライバ部１１４Ｂの出力端子を構成し、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂ、ＮＭＯＳトランジスタＭＮ１１３Ｂのドレイン電流を電流信号ＶＣ２として出力する。ループフィルタＦＩＬ１２０は、この電流信号ＶＣ２を入力し、電圧信号ＶＣＳ２を出力する。

プルアップＰＭＯＳトランジスタＭＰ１２２Ｂは、ソースが電源端子ＶＤＤ、ドレインがノードＮ３Ｂに接続される。また、ゲートには制御信号ＵＰ２が入力さえる。プルダウンＮＭＯＳトランジスタＭＮ１１２Ｂは、ドレインがノードＮ４Ｂ、ソースが接地端子ＧＮＤに接続される。また、ゲートには制御信号ＤＮ２の反転信号である／ＤＮ２が入力される。

スイッチ回路ＳＷ１２１Ｂは、一端がノードＮ２、他端がノードＮ３Ｂに接続される。また、スイッチ回路ＳＷ１２１Ｂは、制御信号ＵＰ２によりオン、オフが制御される。例えば、制御信号ＵＰ２の値が「１」（ハイレベル）のときオン状態、値が「０」（ロウレベル）のときオフ状態となる。スイッチ回路ＳＷ１１１Ｂは、一端がノードＮ１、他端がノードＮ４Ｂに接続される。また、スイッチ回路ＳＷ１１１Ｂは、制御信号ＤＮ２によりオン、オフが制御される。スイッチ回路ＳＷ１１１Ｂは、例えば、制御信号ＤＮ２の値が「１」（ハイレベル）のときオン状態、値が「０」（ロウレベル）のときオフ状態となる。スイッチ回路ＳＷ１１１Ｂ、ＳＷ１２１Ｂは、第２のスイッチ回路を構成する。

ここで、電流生成部１１３のＮＭＯＳトランジスタＭＮ１１１と、出力ドライバ部１１４Ａの電流出力用ＮＭＯＳトランジスタＭＮ１１３Ａは、スイッチ回路ＳＷ１１１Ａがオンの場合、ＮＭＯＳトランジスタＭＮ１１１を入力トランジスタとするカレントミラーを構成する。同様に、電流生成部１１３のＮＭＯＳトランジスタＭＮ１１１と、出力ドライバ部１１４Ｂの電流出力用ＮＭＯＳトランジスタＭＮ１１３Ｂは、スイッチ回路ＳＷ１１１Ｂがオンの場合、ＮＭＯＳトランジスタＭＮ１１１を入力トランジスタとするカレントミラーを構成する。

更に、電流生成部１１３のＰＭＯＳトランジスタＭＰ１２１と、出力ドライバ部１１４Ａの電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａは、スイッチ回路ＳＷ１２１Ａがオンの場合、ＰＭＯＳトランジスタＭＰ１２１を入力トランジスタとするカレントミラーを構成する。同様に、電流生成部１１３のＰＭＯＳトランジスタＭＰ１２１と、出力ドライバ部１１４Ｂの電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂは、スイッチ回路ＳＷ１２１Ｂがオンの場合、ＰＭＯＳトランジスタＭＰ１２１を入力トランジスタとするカレントミラーを構成する。

デコーダ１１５は、電圧パルス信号ＵＰとＤＮと選択制御信号ＳＥＬが入力される。デコーダ１１５は、この選択制御信号ＳＥＬの値に応じて、制御信号ＵＰ１、ＵＰ２、ＤＮ１、ＤＮ２を出力する。選択制御信号ＳＥＬと、制御信号ＵＰ１、ＵＰ２、ＤＮ１、ＤＮ２の関係まとめた表を図３に示す。

ここで、図１に示したループフィルタＦＩＬ１１０、ＦＩＬ１２０および電圧電流変換回路１２１を回路ユニットＵＮＩＴ２として注目する。図４に、回路ユニットＵＮＩＴ２の回路構成を詳細に示す。図４に示すように、電圧電流変換回路１２１は、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２と、プルダウンＮＭＯＳトランジスタＭＮ１３３、ＭＮ１３４と、抵抗Ｒ１３１とを有する。

ＮＭＯＳトランジスタＭＮ１３１（第７のトランジスタ）は、ドレインがノードＭ１、ソースがノードＭ２、ゲートがノードＭ３に接続される。ノードＭ３には、ループフィルタＦＩＬ１１０からの電圧信号ＶＣＳ１が印加される。このため、ＮＭＯＳトランジスタＭＮ１３１のゲートに、電圧信号ＶＣＳ１が入力される。ＮＭＯＳトランジスタＭＮ１３２（第８のトランジスタ）は、ドレインがノードＭ１、ソースがノードＭ２、ゲートがノードＭ４に接続される。ノードＭ４には、ループフィルタＦＩＬ１２０からの電圧信号ＶＣＳ２が印加される。このため、ＮＭＯＳトランジスタＭＮ１３２のゲートに、電圧信号ＶＣＳ２が入力される。抵抗Ｒ１３１は、一端がノードＭ２、他端が接地端子ＧＮＤに接続される。

ノードＭ１は、電圧電流変換回路１２１の出力端子を構成する。ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２は、それぞれノードＭ３、Ｍ４の電位に応じて導通状態が制御される。このため、ノードＭ３、Ｍ４の電位に応じたドレイン電流がノードＭ１に流れる。このドレイン電流が電流信号ＩＣとして、電圧電流変換回路１２１から出力される。

プルダウンＮＭＯＳトランジスタＭＮ１３３は、ドレインがノードＭ３、ソースが接地端子ＧＮＤに接続される。プルダウンＮＭＯＳトランジスタＭＮ１３３のゲートには、選択制御信号ＳＥＬが入力される。プルダウンＮＭＯＳトランジスタＭＮ１３４は、ドレインがノードＭ４、ソースが接地端子ＧＮＤに接続される。プルダウンＮＭＯＳトランジスタＭＮ１３４のゲートには、インバータ回路等により選択制御信号ＳＥＬの反転信号／ＳＥＬ（以後、反転選択制御信号と称す）入力される。なお、プルダウンＮＭＯＳトランジスタＭＮ１３３、ＭＮ１３４により生じる寄生容量は、ループフィルタＦＩＬ１１０、ＦＩＬ１２０に対して十分小さい値である。また、リーク電流防止のため、プルダウンＮＭＯＳトランジスタＭＮ１３３、ＭＮ１３４のＬサイズを大きくする等の対策を行う。

以上のような構成のＰＬＬ回路１００の動作を説明する。まず、チャージポンプ１１２の動作を図３の表を基に説明する。図３の表に示すように、選択制御信号ＳＥＬの値が「０」の場合、制御信号ＵＰ２、ＤＮ２の値が「０」（ロウレベル）に固定され、スイッチ回路ＳＷ１１１Ｂ、ＳＷ１２１Ｂがオフとなる。このため、ノードＮ２とノードＮ３Ｂ、および、ノードＮ１とノードＮ４Ｂが電気的に遮断される。

これと同時に、プルアップＰＭＯＳトランジスタＭＰ１２２Ｂは、ゲートにロウレベルの制御信号ＵＰ２が印加されるため、オン状態となる。このため、ノードＮ３Ｂを電源電圧ＶＤＤにプルアップし、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂをオフ状態とする。更に、プルダウンＮＭＯＳトランジスタＭＮ１１２Ｂも、ゲートにハイレベルの制御信号／ＤＮ２が印加されるためオン状態となる。このため、ノードＮ４Ｂを接地電圧ＧＮＤにプルダウンし、電流出力用ＮＭＯＳトランジスタＭＮ１１３Ｂをオフ状態とする。よって、ノードＮ５Ｂはハイインピーダンス状態となり、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力されない。

一方、制御信号ＵＰ１、ＤＮ１は、それぞれ電圧パルス信号ＵＰ、ＤＮとなる。ここで、電圧パルス信号ＵＰ、ＤＮの値が「１」のとき、上述したようにＰＭＯＳトランジスタＭＰ１２１とカレントミラー構成にある電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａ、及び、ＮＭＯＳトランジスタＭＮ１１１とカレントミラー構成にある電流出力用ＮＭＯＳトランジスタＭＮ１１３Ａにも電流が流れる。このことから、制御信号ＵＰ１、ＤＮ１に応じて、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａ、ＮＭＯＳトランジスタＭＮ１１３Ａのドレイン電流が流れ、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力される。

また、図３の表に示すように、選択制御信号ＳＥＬの値が「１」の場合、制御信号ＵＰ１、ＤＮ１の値が「０」（ロウレベル）に固定され、スイッチ回路ＳＷ１１１Ａ、ＳＷ１２１Ａがオフとなる。このため、ノードＮ１とノードＮ３Ａ、および、ノードＮ１とノードＮ４Ａが電気的に遮断される。

これと同時に、プルアップＰＭＯＳトランジスタＭＰ１２２Ａは、ゲートにロウレベルの制御信号ＵＰ１が印加されるため、オン状態となる。このため、ノードＮ３Ａを電源電圧ＶＤＤにプルアップし、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ａをオフ状態とする。更に、プルダウンＮＭＯＳトランジスタＭＮ１１２Ａも、ゲートにハイレベルの制御信号／ＤＮ１が印加されるためオン状態となる。このため、ノードＮ４Ａを接地電圧ＧＮＤにプルダウンし、電流出力用ＮＭＯＳトランジスタＭＮ１１３Ａをオフ状態とする。よって、ノードＮ５Ａはハイインピーダンス状態となり、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力されない。

一方、制御信号ＵＰ２、ＤＮ２は、それぞれ電圧パルス信号ＵＰ、ＤＮとなる。ここで、電圧パルス信号ＵＰ、ＤＮの値が「１」のとき、上述したようにＰＭＯＳトランジスタＭＰ１２１とカレントミラー構成にある電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂ、及び、ＮＭＯＳトランジスタＭＮ１１１とカレントミラー構成にある電流出力用ＮＭＯＳトランジスタＭＮ１１３Ｂにも電流が流れる。このことから、制御信号ＵＰ２、ＤＮ２に応じて、電流出力用ＰＭＯＳトランジスタＭＰ１２３Ｂ、ＮＭＯＳトランジスタＭＮ１１３Ｂのドレイン電流が流れ、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力される。

次に、電圧電流変換回路１２１の動作を説明する。上述したように、選択制御信号ＳＥＬの値が「０」（ロウレベル）の場合、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力され、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力されない。このため、選択制御信号ＳＥＬの値が「０」の場合には、ループフィルタＦＩＬ１１０からの電圧信号ＶＣＳ１のみが電圧電流変換回路１２１に入力される。同時に、プルダウンＮＭＯＳトランジスタＭＮ１３３のゲートに、ロウレベルの選択制御信号ＳＥＬが入力されている。このため、プルダウンＮＭＯＳトランジスタＭＮ１３３がオフ状態となり、接地端子ＧＮＤとノードＭ３が電気的に遮断される。

一方、プルダウンＮＭＯＳトランジスタＭＮ１３４のゲートに、ハイレベルの反転選択制御信号／ＳＥＬが入力されている。このため、プルダウンＮＭＯＳトランジスタＭＮ１３４がオン状態となり、ノードＭ４の電位が接地電圧ＧＮＤにプルダウンされ、ＮＭＯＳトランジスタＭＮ１３２がオフ状態となる。このため、ノードＭ１には、電圧信号ＶＣＳ１に応じたＮＭＯＳトランジスタＭＮ１３１のドレイン電流のみが流れる。そして、そのドレイン電流が電流信号ＩＣとして、電圧電流変換回路１２１から出力される。

また、選択制御信号ＳＥＬの値が「１」（ハイレベル）の場合、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力され、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力されない。このため、選択制御信号ＳＥＬの値が「１」の場合には、ループフィルタＦＩＬ１２０からの電圧信号ＶＣＳ２のみが電圧電流変換回路１２１に入力される。同時に、プルダウンＮＭＯＳトランジスタＭＮ１３４のゲートに、ロウレベルの反転選択制御信号／ＳＥＬが入力されている。このため、プルダウンＮＭＯＳトランジスタＭＮ１３４がオフ状態となり、接地端子ＧＮＤとノードＭ４が電気的に遮断される。

一方、プルダウンＮＭＯＳトランジスタＭＮ１３３のゲートに、ハイレベルの選択制御信号ＳＥＬが入力されている。このため、プルダウンＮＭＯＳトランジスタＭＮ１３３がオン状態となり、ノードＭ３の電位が接地電圧ＧＮＤにプルダウンされ、ＮＭＯＳトランジスタＭＮ１３１がオフ状態となる。このため、ノードＭ１には、電圧信号ＶＣＳ２に応じたＮＭＯＳトランジスタＭＮ１３２のドレイン電流のみが流れる。そして、そのドレイン電流が電流信号ＩＣとして、電圧電流変換回路１２１から出力される。

以上のように、制御回路１４０からの選択制御信号ＳＥＬの値に応じて、ループフィルタＦＩＬ１１０、ＦＩＬ１２０のいずれかが選択される。例えばＰＬＬ回路１００を高速にロックアップしたい場合、制御回路１４０は、カットオフ周波数が高いループフィルタＦＩＬ１２０を選択する。この場合、制御回路１４０からの選択制御信号ＳＥＬの値を「１」とする。上述したように選択制御信号ＳＥＬの値を「１」のとき、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力され、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力されない。

このことにより、位相比較器１１０では、入力端Ｉ１０１から入力されたリファレンスクロック信号ＦＲと分周器１３０から出力されたフィードバッククロック信号ＦＤの位相差が比較される。そして、その位相差に応じた電流信号ＶＣ２がループフィルタＦＩＬ１２０で電圧信号ＶＣＳ２に変換される。この電圧信号がＶＣＳ２として電圧制御発振器１２０に入力され、電圧制御発振器１２０はこの電圧信号ＶＣＳ２に応じた周波数のクロック信号ＯＵＴを出力する。分周器１３０は、クロック信号ＯＵＴの周波数が分周され、フィードバック信号ＦＤを位相比較器１１０へ出力する。

また、ＰＬＬ回路１００に入力されるリファレンス信号のジッタによる出力クロック信号への伝達を低減したい場合、制御回路１４０は、カットオフ周波数が低いループフィルタＦＩＬ１１０を選択する。この場合、制御回路１４０からの選択制御信号ＳＥＬの値を「０」とする。上述したように選択制御信号ＳＥＬの値を「０」のとき、出力ドライバ部１１４Ａから電流信号ＶＣ１が出力され、出力ドライバ部１１４Ｂから電流信号ＶＣ２が出力されない。なお、ループフィルタＦＩＬ１１０が選択される以外の構成は、選択制御信号ＳＥＬの値を「１」のときと同様なため、ＰＬＬ回路１００の全体の動作の説明は省略する。

ここで、従来のＰＬＬ回路１では、ループフィルタＦＩＬ１０、ＦＩＬ２０の入出力側にスイッチ回路ＳＷ１０、ＳＷ２０が接続されている。このため、スイッチ回路ＳＷ１０、ＳＷ２０が有するオン抵抗と寄生容量が、ループフィルタＦＩＬ１０もしくはＦＩＬ２０を構成する抵抗や容量に直列又は並列に接続されてしまっていた。このことは、ループフィルタＦＩＬ１０もしくはＦＩＬ２０が有するＣＲ特性を変動させ、ループフィルタのカットオフ周波数や位相特性に影響を与えていた。よって、例えば、ループフィルタのカットオフ周波数が、所望の値よりも低くなった場合、ＰＬＬ回路１のロックアップタイムが遅くなるという特性悪化の問題が生じていた。

しかし、本実施の形態のＰＬＬ回路１００は、ループフィルタＦＩＬ１１０もしくはＦＩＬ１２０から見た入力側および出力側に、オン抵抗および寄生容量を生じさせるＰＬＬ回路１のスイッチ回路ＳＷ１０、ＳＷ２０のようなものが存在しない。このため、ループフィルタＦＩＬ１１０もしくはＦＩＬ１２０の位相特性や周波数特性が変動してしまうことがない。よって、ロックアップタイムが遅くなるというようなＰＬＬ回路１００の特性悪化を防ぐことが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施例では、ループフィルタＦＩＬ１１０とＦＩＬ１２０は、カットオフ周波数がそれぞれ異なるとしたが、カットオフ周波数だけでなくゲインもしくはダンピングファクタ等が、ループフィルタＦＩＬ１１０とＦＩＬ１２０でそれぞれ異なっていてもよい。つまり、本発明の趣旨として、複数のループフィルタの入力側、出力側から見たスイッチ回路等の寄生素子の影響を削減することで、上述したようなループフィルタの諸特性の変動を抑えられる構成が実現できればよい。

また、ＰＬＬ回路１００では、ループフィルタが２つの場合を示したが、３つ以上であってもよい。ただし、そのループフィルタの数にあわせて、位相比較器１１０、電圧制御発振器１２０の回路構成を変更する必要がある。

また、プルダウンＮＭＯＳトランジスタＭＮ１３３、ＭＮ１３４の寄生容量が、どうしてもループフィルタＦＩＬ１１０、ＦＩＬ１２０に影響を与えてしまう場合には、図５に示すように、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２とノードＭ１間に、それぞれＮＭＯＳトランジスタＭＮ１４１（第９のトランジスタ）、ＭＮ１４２（第１０のトランジスタ）を接続してもよい。このことにより、プルダウンＮＭＯＳトランジスタＭＮ１３３、ＭＮ１３４の寄生容量を削減することができる。ただし、ＮＭＯＳトランジスタＭＮ１４１、ＭＮ１４２のトランジスタサイズを十分大きくし、オン抵抗を十分小さくする必要がある。

１００ ＰＬＬ回路
ＩＮ１０１ 入力端子
ＩＮ１０２ 入力端子
ＯＵＴ 出力端子
１１０ 位相比較器
１１１ 位相比較回路
１１２ チャージポンプ
１１３ 電流生成部
１１４Ａ、１１４Ｂ 出力ドライバ部
１１５ デコーダ
１２０ 電圧制御発振器
１２１ 電圧電流変換回路
１２２ 電流制御発振器
１３０ 分周器
１４０ 制御回路
ＳＷ１１１Ａ、ＳＷ１１１Ｂ、ＳＷ１２１Ａ、ＳＷ１２１Ｂ スイッチ回路
ＩＳ１１１、ＩＳ１２１ 電流源
ＭＮ１１１、ＭＮ１１２Ａ、ＭＮ１１３Ａ、ＭＮ１１２Ｂ、ＭＮ１１３Ｂ、ＭＮ１３１〜ＭＮ１３４、ＭＮ１４１、ＭＮ１４２ ＮＭＯＳトランジスタ
ＭＰ１２１、ＭＰ１２２Ａ、ＭＰ１２３Ａ、ＭＰ１２２Ｂ、ＭＰ１２３Ｂ ＰＭＯＳトランジスタ
ＦＩＬ１１０、ＦＩＬ１２０ ループフィルタ

Claims (8)

1. 第１および第２のループフィルタを有するＰＬＬ回路であって、
   前記第１のループフィルタに出力される第１の電流信号を生成する第１の出力ドライバと、前記第２のループフィルタに出力される第２の電流信号を生成する第２の出力ドライバとを有する電流信号生成回路と、
   前記第１もしくは第２の出力ドライバのいずれを活性化するか選択する制御回路と、を有する
   ＰＬＬ回路。
2. 前記制御回路は、選択制御信号を出力し、
   前記電流信号生成回路は、前記第１の出力ドライバを活性化する第１のスイッチ回路、および、前記第２の出力ドライバを活性化する第２のスイッチ回路を有し、
   前記第１もしくは第２のスイッチ回路は、前記選択制御信号に応じて制御される
   請求項１に記載のＰＬＬ回路。
3. 前記第１の出力ドライバは、直列接続された第１および第２のトランジスタを有し、前記第１および第２のトランジスタの共通ノードから前記第１の電流信号が出力され、
   前記第２の出力ドライバは、直列接続された第３および第４のトランジスタを有し、前記第３および第４のトランジスタの共通ノードから前記第２の電流信号が出力される
   請求項２に記載のＰＬＬ回路。
4. 前記電流信号生成回路は、第１および第２の電流源と、前記第１、第２の電流源にそれぞれ接続される第５、第６のトランジスタとを有し、
   前記第１および第３のトランジスタは、それぞれ入力トランジスタを前記第５のトランジスタとするカレントミラーを構成し、
   前記第２および第４のトランジスタは、それぞれ入力トランジスタを前記第６のトランジスタとするカレントミラーを構成し、
   前記第５、第６のトランジスタと、それぞれ前記第１、第２のトランジスタの間に前記第１のスイッチ回路が接続され、
   前記第５、第６のトランジスタと、それぞれ前記第３、第４のトランジスタの間に前記第２のスイッチ回路が接続される
   請求項３に記載のＰＬＬ回路。
5. 前記制御回路は、前記選択制御信号により、
   前記第１の電流信号を前記第１の出力ドライバが出力する場合、前記第２のスイッチ回路をオフし、前記第２の電流信号を前記第２の出力ドライバが出力する場合、前記第１のスイッチ回路をオフする
   請求項４に記載のＰＬＬ回路。
6. 前記第１のループフィルタは前記第１の電流信号に応じた第１の電圧信号を出力し、前記第２のループフィルタは前記第２の電流信号に応じた第２の電圧信号を出力し、
   前記第１および第２の電圧信号を入力する電圧電流変換回路と、前記電圧電流変換回路から出力される電流制御信号に応じて周波数信号を生成する電流制御発振回路とを有し、
   前記電圧電流変換回路は、前記第１もしくは第２の電圧信号のいずれかに応じて、前記電流制御信号を生成する
   請求項１〜請求項５のいずれか１項に記載のＰＬＬ回路。
7. 前記電圧電流変換回路は、それぞれの制御端子に入力される前記第１、第２の電圧信号に応じて前記電流制御信号を生成する第７、第８のトランジスタを有し、
   前記第１の電圧信号が前記第７のトランジスタの制御端子に入力される場合、前記選択制御信号に応じて前記第８のトランジスタをオフし、
   前記第２の電圧信号が前記第８のトランジスタの制御端子に入力される場合、前記選択制御信号に応じて前記第７のトランジスタをオフする
   請求項６に記載のＰＬＬ回路。
8. 前記電圧電流変換回路は、
   それぞれの制御端子に入力される前記第１、第２の電圧信号に応じて前記電流制御信号を生成する第７、第８のトランジスタと、
   前記第２の電圧信号が前記第８のトランジスタの制御端子に入力される場合、前記第７のトランジスタに流れる電流を遮断する第９のトランジスタと、
   前記第１の電圧信号が前記第７のトランジスタの制御端子に入力される場合、前記第８のトランジスタに流れる電流を遮断する第１０のトランジスタと、を有する
   請求項６に記載のＰＬＬ回路。

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