JP4683088B2 - 位相同期回路並びに記録再生装置および電子機器 - Google Patents

Description

本発明は、たとえばテレビジョン装置や携帯電話などの受信用や送信用の通信装置や光ディスク装置などの記録再生装置を始めとする各種の電子機器に使用される位相同期(ＰＬＬ：Phase Locked Loop) 回路と、この位相同期回路を具備した記録再生装置を始めとする各種の電子機器に関する。

たとえば、各種の通信装置や送受信機、あるいは、光ディスク装置などの電子機器においては、スペクトラム精度の高い発振信号を生成したり、データ信号に周波数・位相ロックしたクロック信号を発生したりするために、位相同期(ＰＬＬ：Phase Locked Loop) 回路が組み込まれることがある。携帯電話をはじめとする無線通信、様々なケーブルを通したシリアル通信、あるいはディスク媒体からのデジタル記録データ再生系（リードチャネル）などがその例である。

図９は、位相同期回路を一般的に表わした回路ブロック図である。図示のように、位相同期回路１００は、発振制御信号CN（ここでは発振制御電流Ｉcnt ）に基づき発振周波数ｆosciの出力発振信号Ｖout を生成する発振部１０１と、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆosciを１／αに分周して分周発振信号Ｖout1を取得する分周部１０２とを備える。この例では、発振部１０１を、電流制御発振回路（ＣＣＯ：Current Controlled Oscillator ）で構成する例で示しているが、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）を採用することもできる。

位相同期回路１００はさらに、位相比較部１０３と、チャージポンプ回路を利用した電流出力型のループフィルタ駆動部１０４と、ループフィルタ部１０６とを備えている。位相比較部１０３は、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout もしくは分周部１０２からの分周発振信号Ｖout1の位相を比較し、比較結果である位相差を示す比較結果信号Compを出力する。チャージポンプ回路を利用したループフィルタ駆動部１０４を使用する位相同期回路をチャージポンプＰＬＬと呼ぶことにする。

ループフィルタ駆動部１０４は、位相比較部１０３から出力された比較結果信号Compに応じたパルス状のチャージポンプ電流Ｉcpを入出力する。ループフィルタ部１０６は、少なくとも容量値Ｃの容量素子１６４（ループフィルタ容量）を備え、ループフィルタ駆動部１０４からのチャージポンプ電流Ｉcpに基づく容量素子１６４の充電電圧Ｖcpを利用して発振部１０１の発振周波数ｆosciを制御するための発振制御信号CNを生成する。なお、本構成例では、ループフィルタ部１０６は、容量素子１６４の他に、抵抗値Ｒの抵抗素子１６２（ループフィルタ抵抗）も備えている。

このような構成の位相同期回路１００においては、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout （もしくは分周部１０２による分周発振信号Ｖout1）が位相比較部１０３に入力され、その位相誤差を示す比較結果信号Compを元にして、チャージポンプＰＬＬの手法によって発振部１０１を発振させ、入力信号Ｖinに位相ロックした出力発振信号Ｖout を得る。

位相同期回路に求められる性能はジッタ性能およびロック時間が挙げられ、これらは位相同期回路の自然角周波数ωｎおよびダンピングファクタζを適切な値に設定することで最適化される。チャージポンプＰＬＬの解析には、線形化した閉ループ伝達関数が一般的に用いられ、ループフィルタ駆動部１０４の回路ゲイン（以下ＣＰ回路ゲインＫcpと記す）、発振部１０１の入力信号−発振周波数変換ゲインＫosc （本例ではＶＣＯ回路ゲインＫvco ）、抵抗素子１６２の抵抗値Ｒ、抵抗値容量素子１６４の容量値Ｃ、自然角周波数ωｎおよびダンピングファクタζは、式（１−１）および式（１−２）のように表すことができる。

一方、このような構成の位相同期回路１００を使用する場合において、入力信号周波数やデータレートが変わる場合、ダンピングファクタζを一定に保ちながら自然角周波数ωｎを入力周波数に応じて変えることが望ましい。たとえば、ディスク媒体からのデータ再生系ではディスクの内周から外周でデータレートが約２倍変化するため、自然角周波数ωｎをそれに追従させることが望ましい。自然角周波数ωｎを変えるためには、式（１−１）に従うと、ＣＰ回路ゲインＫcp 、ＶＣＯ回路ゲインＫvco 、容量値Ｃを制御することになる。その一方で、同時にダンピングファクタζを一定に保つために、式（１−２）に従うと、容量値Ｃと抵抗値Ｒを変えなければならない。

しかしながら、実際に位相同期回路１００がＩＣ（Integrated Circui;半導体集積回路）で製造されることを考えた場合、抵抗素子１６２に比べて容量素子１６４は一般に大きなチップ面積を要する。したがって、ＩＣにおけるＰＬＬ回路を考えた場合、容量値Ｃの可変性のために多くの容量素子を設けることは非経済的である。

こうした事情を踏まえると、容量値Ｃは一定としながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替えることにより、抵抗値Ｒを様々な値に変えられるような構成を用いることが考えられる。しかしながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替える構成では、ループフィルタ部１０６の時定数Ｃ・Ｒを多段階に変化させる必要がある場合には、抵抗素子１６２とスイッチを多数配列し、これらを適宜スイッチング制御することになるため、用途によってやはりＩＣ化が困難になることが予想される。

したがって、用途に左右されることなく、ＩＣ化に適したＰＬＬ回路の開発要望がある。このような要望に応え得る仕組みとして、たとえば特許文献１に記載の仕組みがある。

特開平１０−８４２７９号公報

図９Ａは、特許文献１に開示されている位相同期回路１００である。特許文献１に記載の仕組みでは、ループフィルタを積分回路（特許文献１の図１では容量素子（コンデンサ１５）のみ）にし、積分回路に発生する電圧を電流に変換する電圧電流変換回路（ｇm アンプ１６）を設けている。さらに、積分回路を駆動するチャージポンプ（チャージポンプ回路１３）とは別に２つ目のチャージポンプ（チャージポンプ回路１４）と、この２つ目のチャージポンプからの電流と電圧電流変換回路からの電流を加算する加算部（加算器１７）を設けている。このような構成にすることで、等価的には、ＣＲのループフィルタと同じ回路を構成でき、ＩＣ化に適した位相同期回路が得られる。

また、この特許文献１のような位相同期回路における自然角周波数ωｎおよびダンピングファクタζは、積分回路を駆動する１つ目のチャージポンプの回路ゲイン（以下ＣＰＣ回路ゲインＫcpc と記す）、２つ目のチャージポンプの回路ゲイン（以下ＣＰＲ回路ゲインＫcpr と記す）、電圧電流変換回路のゲインＧｍを使って、式（２−１）および式（２−２）のように表すことができる。

式（２）から分かるように、容量値Ｃや抵抗値Ｒを変更しなくても、２つのチャージポンプの回路ゲイン（ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr ）および電圧電流変換回路のゲインＧｍを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができるようになる。その結果、たとえば前述のダンピングファクタζを一定にしたまま自然角周波数ωｎを変えることもできる。

式（１）と式（２）の対比から分かるように、式（１）の抵抗値Ｒに相当するものがＣＰＲ回路ゲインＫcpr ／（Ｇｍ・ＣＰＣ回路ゲインＫcpc ）であり、これらのゲインが容易に変えることができる。

しかしながら、特許文献１の仕組みでは、抵抗素子１６２と容量素子１６４をスイッチ切替えすることなく、位相同期回路の自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変更可能になる反面で、次のような課題が残ることが分かった。

１つ目は、電圧電流変換回路による雑音である。位相同期回路においてその出力信号の精度は最も重要な性能であり、この性能は位相同期回路内の雑音量に依存する。したがって、電圧電流変換回路の追加は位相同期回路の性能をしばしば著しく悪化させてしまう。

２つ目は、電圧電流変換回路の必要性自体である。電圧電流変換回路は、従来より広く用いられて来た回路ではあるが、典型的なアナログ回路であり一般には手間の掛かるアナログ回路設計を要する。また、電圧電流変換回路の追加はその分だけチップ面積も要する。

最後は、電流加算性による非線形性である。この構成では、電圧電流変換回路と（片方の）チャージポンプ回路の出力電流とが加算されて発振回路へと伝えられる。しかしながら、発振回路としてリング発振回路を考えるならば、一般にその入力電圧と出力周波数の関係はほぼ線形であるが、入力電流と出力周波数の関係は非線形でありほぼ√特性である。これは特性上の問題を引起す可能性がある。

この課題は、たとえば特開２００３−３１８７２９号公報にて指摘され、その対策として、√特性を打消すための電流２乗回路を追加した構成が提案されている。しかしながら、電流２乗回路の追加は、電圧電流変換回路の追加同様に、雑音・設計手間・チップ面積といった問題をより深刻にする。

このように、自然角周波数ωｎとダンピングファクタζの変更自在性の観点では特許文献１の仕組みが比較的優れてはいるものの、ノイズ性能、回路規模、設計・検証の手間などの面も考慮すれば、依然として難点があり、全てが解決されているという位相同期回路が存在しないのが実情である。自然角周波数ωｎとダンピングファクタζの変更自在性、ノイズ性能、回路規模、設計・検証の手間の何れかの観点でさらなる改善がされた新たな位相同期回路が求められている。新たな位相同期回路があれば、使用用途に合わせた位相同期回路の選択の幅が広がる。

本発明は、上記事情に鑑みてなされたものであり、従来技術とは異なる新たな回路構成の位相同期回路を提供し、これによって、使用用途に合わせた位相同期回路の選択の幅を広げることのできる仕組みを提供することを主目的とする。好ましくは、新たな回路構成においても、用途に関係なく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変更可能な仕組みを提供することを目的とする。また、好ましくは、ノイズ性能、回路規模、設計・検証の手間の面おいても改善が図られた仕組みを提供することを目的とする。また、さらに好ましくは、ノイズ性能、回路規模、設計・検証の手間などの面でバランスのとれた仕組みを提供することを目的とする。

本発明の仕組みにおいては、先ず、ループフィルタ部を、抵抗回路と容量回路の直列回路で構成する。容量回路の抵抗回路とは反対側の端子は基準点に接続されているものとする。そして、それらを、２つのパルス電流出力部で駆動する。このような仕組みを採ることで、抵抗回路や容量回路の各両端に発生する電圧に基づき発振部を制御できる。

抵抗回路と容量回路の直列回路であるので、電圧加算ができ、電圧制御発振回路とのマッチングが良くなる。もちろん、電流制御発振回路とのインタフェースを採っても構わない。

好ましくは、一方はシングルエンド出力にし、他方は差動出力にする。特に、一方はシングルエンド出力にし、他方は差動出力にすると、抵抗回路や容量回路の各両端に発生する電圧を独立にすることができ、自然角周波数やダンピングファクタを独立に調整し易くなる。

本発明の一形態によれば、特許文献１と同様に、抵抗回路や容量回路をスイッチングすることなく、自然角周波数とダンピングファクタをそれぞれ自由に変えることが可能な、新しい位相同期回路が実現される。使用用途に合わせた位相同期回路の選択の幅を広げることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

＜記録再生装置の概要＞
図１は、位相同期回路を具備した電子機器の一例である記録再生装置（光ディスク装置）の一実施形態を示すブロック図である。

本実施形態の記録再生装置１は、光ディスクＰＤ（Photo Disk）に付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ１４を備える。また、信号処理系として、サーボ系と、記録・再生系と、コントローラ系とを備えている。ここで、サーボ系として、記録再生装置１は、回転サーボ系とトラッキングサーボ系とフォーカスサーボ系とを有する。トラッキングサーボ系とフォーカスサーボ系とを纏めてピックアップサーボ系とも称する。

光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０７ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。

記録再生装置１は、具体的には、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤを回転させるスピンドルモータ１０と、スピンドルモータ１０を駆動するモータドライバ１２と、モータドライバ１２を制御する回転制御部（回転サーボ系）の一例であるスピンドルモータ制御部３０とを備える。

スピンドルモータ制御部３０は、図示を割愛するが、ラフサーボ回路、速度（スピード）サーボ回路、位相（フェーズ）サーボ回路、および各サーボ回路の各出力を切り替えて出力するセレクタを有する。

ラフサーボ回路は、光ディスクＰＤの回転スピードを大まかに制御する。速度サーボ回路は、同期信号に基づき回転スピードをさらに高精度に合わせる。位相サーボ回路は、再生信号の位相と基準信号の位相を合わせる。セレクタは、ラフサーボ回路、速度サーボ回路、位相サーボ回路の各出力を切り替えてモータドライバ１２に出力する。

光ディスクＰＤは、チャッキング１１によりスピンドルモータ１０の回転軸１０ａに固定されるようになっている。スピンドルモータ１０は、モータドライバ１２とスピンドルモータ制御部３０とによって線速度が一定になるように制御される。その線速度はモータドライバ１２とスピンドルモータ制御部３０によって段階的に変更が可能である。

また、記録再生装置１は、トラッキングサーボ系およびフォーカスサーボ系として、光ピックアップ１４の光ディスクＰＤに対する半径方向位置を制御するピックアップ制御部４０を備える。図示を割愛するが、ピックアップ制御部４０は、たとえば、光ディスクＰＤに記録されているサブコーディングを読み取るサブコーディング検出回路と、図示しないトラックエラー検出回路により検出されたトラックエラー信号やサブコーディング検出回路により検出されたアドレス情報に基づいて光ピックアップ１４の対光ディスクＰＤに対する半径方向位置を制御するトラッキングサーボ回路とを備える。

ピックアップ制御部４０は、図示しないトラックアクチュエータやシークモータを制御することで、光ピックアップ１４から発せられるレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御する。

光ピックアップ１４は、図示しない公知の半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、およびポジションセンサなどを内蔵しており、光ディスクＰＤの記録面にレーザ光を照射し、また反射光を受光して電気信号に変換するように構成されている。光ピックアップ１４の半導体レーザは、図示しないレーザドライバにより駆動されるようになされており、このレーザドライバの駆動によって、データ再生時には所定の再生パワーの光ビームを出射し、情報の記録時には所定の記録パワーの光ビームを出射する。

また、この光ピックアップ１４は、図示しないシークモータ（スライドモータ）によってスレッジ（半径）方向に移動可能に構成されている。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子やポジションセンサから得られた信号に基づいてモータドライバ１２とスピンドルモータ制御部３０およびピックアップ制御部４０によってレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御される。

また記録再生装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０の構成例については後述するが、少なくとも、位相同期回路の一例である位相同期部１００を備えている。

また、記録再生装置１は、コントローラ系として、コントローラ６２と、インタフェース（IF（Interface ）：接続）機能をなすインタフェース部６４とを備える。コントローラ６２は、マイクロプロセッサ（ＭＰＵ：Micro Processing Unit ）で構成されており、スピンドルモータ制御部３０およびピックアップ制御部４０を有するサーボ系や記録・再生信号処理部５０の動作を制御する。インタフェース部６４は、当該記録再生装置１を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）３との間のインタフェース（接続）機能をなす。インタフェース部６４には、ホストＩＦコントローラが設けられる。記録再生装置１とパソコン３により情報記録再生システム（光ディスクシステム）が構成される。

このような構成の記録再生装置１においては、再生処理時には、光ディスクＰＤから光ピックアップ１４で読み出された光信号は光ピックアップ１４に内蔵の受光素子で電気信号に変換され、その電気信号が、スピンドルモータ１０や光ピックアップ１４の制御を行なうスピンドルモータ制御部３０およびピックアップ制御部４０を具備したサーボ系（制御系）と、データの記録・再生を行なう記録・再生信号処理部５０とに送られる。

スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、この電気信号を元にしてスピンドルモータ１０の回転数や、光ピックアップ１４のフォーカシングおよびトラッキングを調整する。

これとともに、記録・再生信号処理部５０では、取得したアナログの電気信号をデジタルデータに変換し復号化を行ない、パソコン３などの記録再生装置１を利用する装置本体に渡す。パソコン３などでは、復号化されたデータに基づき、画像・音声データとして再生する。

また、光ディスクＰＤへデータを記録する記録処理時には、スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、一定速度で光ディスクＰＤを回転させる。これとともに、記録・再生信号処理部５０では、再生とは逆に、データを符号化して光ピックアップ１４に内蔵のレーザダイオードなどに供給することで、電気信号を光信号へ変換して、光ディスクＰＤに情報を記録する。

＜記録・信号処理部の概要＞
図１Ａは、記録・再生信号処理部５０の一構成例を示す機能ブロック図である。図示のように、記録・再生信号処理部５０は、ＲＦ増幅部５２と、波形整形部５３（波形等化器；Equalizer ）と、ＡＤ変換部５４（ＡＤＣ；Analog to Digital Converter ）を備える。ＲＦ増幅部５２は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅する。波形整形部５３は、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する。光ピックアップ１４で読みだされる信号は様々な周波数を持ち、高域で振幅が減少するため、そのままでは符号間干渉を起こしデータを正確に再生することができない。これを補償するために、波形整形部５３でＲＦ増幅部５２の出力信号の波形等化を行なう。ＡＤ変換部５４は、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換する。

また、記録・再生信号処理部５０は、クロック再生部５５と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５６と、記録電流制御部５７と、書込みクロック生成部６０を備える。

クロック再生部５５や書込みクロック生成部６０は、位相同期回路から出力される信号に基づき信号処理を行なう信号処理部の一例である。

クロック再生部５５は、ＡＤ変換部５４から出力されたデジタルデータ列に基づきクロック信号を再生する。クロック再生部５５は、ＡＤ変換部５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。この位相同期回路として、後述する位相同期部１００が使用される。クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部５４は、このＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。

デジタル信号処理部５６は、ＡＤ変換部５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。

記録電流制御部５７は、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する。記録電流制御部５７は、ライトストラテジ部５８（Write Strategy）と駆動部５９（Laser Diode Driver）を有する。ライトストラテジ部５８は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調する。駆動部５９は、レーザ光源（光ピックアップ１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御回路を具備する。

書込みクロック生成部６０は、クリスタル発振器などから供給される基準クロックに基づいて光ディスクＰＤへの記録の際にデータを変調するための書込みクロックを生成する。この書込みクロック生成部６０も、位相同期回路（ＰＬＬ回路）を有し、この位相同期回路として、後述する位相同期部１００が使用される。

レーザ光源から出射された記録用光ビームは、光ピックアップ１４内の図示しないコリメータレンズにより平行光に変換された後、図示しないビームスプリッタを透過して図示しない対物レンズにより集束され、スピンドルモータ１０により回転駆動される光ディスクＰＤに照射される。このとき、記録用光ビームは、記録用の情報に応じて変調されているので、光ディスクＰＤの所定位置（情報記録エリア）には、情報に対応したピット列が形成され、これにより、光ディスクＰＤに情報が記録されることになる。このとき、本実施形態では、ライトストラテジ部５８にて、ピット（記録マーク）の形状歪によるデータ誤りを抑えるようにしている。

たとえば、光源として用いるレーザとしては、近年、半導体素子を利用した半導体レーザが、極めて小型で、かつ駆動電流に高速に応答するため、各種装置の光源として広く使用されるようになっている。また、記録や再生の媒体として用いる書換可能な光ディスクＰＤとしては、相変化光ディスクや光磁気ディスクなどが広く知られており、記録、再生、消去する際に照射されるレーザ光の出力が異なる。

一般的には、記録時は光ディスクＰＤにピットと呼ばれる記録マークを作るために、レーザビームの出力を高くする（たとえば３０ｍＷ以上）が、再生時は記録ピットを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い出力（たとえば３ｍＷ）のレーザビームを光ディスクＰＤに照射するようにしている。近年の高密度、高転送レートの光ディスクＰＤにおいて、記録再生が可能なエラーレートを得るためには、これらのレーザビームの強度を十分に制御することが必要とされている。

しかし、半導体レーザは駆動電流・光出力特性の温度特性変化が著しく、その光出力を所望の強度に設定するために、半導体レーザの光出力を一定に制御する回路、いわゆるＡＰＣ制御回路が必要となる。ＡＰＣ制御では、情報書込み時の光信号をモニタリングして得た帰還電流が所定のパワー基準電流となるような負帰還制御ループを構成することで、レーザ発光パワーが一定になるように制御する。

ここで、近年の書込可能な光ディスクＰＤでは、その高密度化の優位性より記録マークの両端の変化を記録するマークエッジ記録が主流となっている。また、マークエッジ記録でのマークの形状歪によるデータ誤りを抑える技術として、ライトストラテジ部５８においては、ディスクの材質と記録速度に応じてレーザ出力パワーをマルチパルス変調するライトストラテジ技術を採用する（たとえば特開２０００−２４４０５４号公報参照）。

＜＜位相同期部；第１実施形態：基本構成＞＞
図３は、位相同期部１００（位相同期回路）の第１実施形態の基本構成を説明する図である。

第１実施形態の位相同期部１００Ａは、発振部１０１、位相比較部１０３、チャージポンプ回路を利用したループフィルタ駆動部１０４、およびループフィルタ部１０６を備える点で、一般的な位相同期回路と基本構成を同じにする。

ループフィルタ部１０６は、第１ループフィルタ回路部１０６_1と第２ループフィルタ回路部１０６_2の直列回路で構成されている。「ループフィルタ回路部」は、回路構成として抵抗素子や容量素子の単独のものやそれらの各素子の直列回路や並列回路で構成されたものを纏めて総称したものである。

第１ループフィルタ回路部１０６_1は、抵抗要素と容量要素の内の抵抗要素の方が主体的となる抵抗回路にする。たとえば、第１実施形態においては、第１ループフィルタ回路部１０６_1に抵抗素子１６２を使用する。一方、第２ループフィルタ回路部１０６_2は、抵抗要素と容量要素の内の容量要素の方が主体的となる積分回路（容量回路）にする。たとえば、第１実施形態においては、第２ループフィルタ回路部１０６_2に容量素子１６４を使用する。第１実施形態の場合、抵抗素子１６２は、一端がループフィルタ駆動部１０４と発振部１０１との接続点（ノードND１０１）に接続され、他端が容量素子１６４の一端と接続されている。抵抗素子１６２と容量素子１６４の接続点をノードND１０２とも称する。容量素子１６４の他端は基準点（接地もしくは負電源：以下同様）に接続されている。容量素子１６４と抵抗素子１６２の接続態様を逆にしたときには、ＲＤパスの電流を引き込めないという回路都合上の難点があるけれども、このような接続態様であればその問題はない。位相同期部１００をＩＣ（半導体集積回路）で構成する場合、抵抗素子１６２はＩＣ内に作り込み、容量素子１６４は、そのＩＣの外部で接続する構成を採るのがよい。

第１実施形態の位相同期部１００Ａのループフィルタ駆動部１０４は、第１ループフィルタ回路部１０６_1を駆動する第１ループフィルタ駆動部１０４_1と、第２ループフィルタ部１０６_2を駆動する第２ループフィルタ駆動部１０４_2を有する。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2には、位相比較部１０３から比較出力として、アップ信号UPとダウン信号DOWN（纏めてアップ／ダウン信号UP/DOWN とも称する）が共通に供給される。アップ／ダウン信号UP/DOWN は、デジタルデータ列Ｄinおよび出力発振信号Ｖout の位相を比較し、比較結果である位相差を示す誤差信号（位相誤差情報）である。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2は位相比較部１０３からのアップ／ダウン信号UP/DOWN を共通に使用するが、それらの動作は独立である。

第１実施形態の基本構成では、第１ループフィルタ駆動部１０４_1は第１ループフィルタ回路部１０６_1へ差動的に位相誤差情報に応じたパルス幅のパルス電流を出力する差動出力（Differential Output ）構成のものであり、第２ループフィルタ駆動部１０４_2は第２ループフィルタ回路部１０６_2へ通常のように位相誤差情報に応じたパルス幅のパルス電流を出力するシングルエンド出力（Single End Output ）構成のものである。すなわち、第１ループフィルタ駆動部１０４_1は差動パルス出力部の一例であり、第２ループフィルタ駆動部１０４_2はシングルエンドパルス出力部の一例である。これらパルス出力部の出力電流をそれぞれ可変とすることで、発振部１０１の発振周波数を可変にできる。

第１ループフィルタ駆動部１０４_1は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じた差動出力のパルス電流を出力する。一例として、第１ループフィルタ駆動部１０４_1は、その正相出力端（OUT+）が抵抗素子１６２と発振部１０１との接続点（ノードND１０１）に接続され、その逆相出力端（OUT-）が抵抗素子１６２と容量素子１６４の接続点に接続される。

第２ループフィルタ駆動部１０４_2は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じたシングルエンド出力のパルス電流を出力する。第２ループフィルタ駆動部１０４_2は、そのシングルエンド出力端（OUT ）が抵抗素子１６２と容量素子１６４の接続点に接続される。

つまり、この例では、第１ループフィルタ駆動部１０４_1の逆相出力端（OUT-）と第２ループフィルタ駆動部１０４_2の出力端が、抵抗素子１６２と容量素子１６４の接続点に共通に接続される。全体としては、第１ループフィルタ駆動部１０４_1の正相出力端（OUT+）であるノードND１０１の電圧に応じて発振部１０１の発振周波数が可変な構成となる。

第１実施形態では、第１ループフィルタ駆動部１０４Ａ_1は、位相誤差情報に応じた差動出力のパルス電流を出力する差動出力チャージポンプ回路DOCPを有し、第２ループフィルタ駆動部１０４Ａ_2は、位相誤差情報に応じたシングルエンド出力のパルス電流を出力するシングルエンドチャージポンプ回路SECPを有する。位相情報に応じたパルス電流を生成するパルス電流出力部の構成としてはチャージポンプ回路が簡易で好ましい。

差動出力チャージポンプ回路DOCPは、抵抗素子１６２へ差動的にパルス電流を出力し、シングルエンドチャージポンプ回路SECPは容量素子１６４に通常のようにパルス電流を出力することになる。換言すると、抵抗素子１６２は、その両端に、差動出力チャージポンプ回路DOCPからの差動パルス電流が流れる。容量素子１６４には、シングルエンドチャージポンプ回路SECPからのシングルエンドパルス電流が流れる。

ここで、差動出力チャージポンプ回路DOCPにおける正相出力端（OUT+）および逆相出力端（OUT-）におけるソース電流とシンク電流に差があると、その差分は容量素子１６４をチャージする電流にも使われる。本実施形態では、この差分がゼロとなるようにすることで、抵抗素子１６２による電圧生成と容量素子１６４による電圧生成を独立で行なうことができるようにする。この性質を利用することで、２つのパルス電流出力回路（ここではチャージポンプ回路）のゲインを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることを可能とし、かつ、その制御式を簡易にする。

ループフィルタ駆動部１０４の後段に設けられた発振部１０１としては、電圧制御発振回路１０１Ａを使用することもできるし、電流制御発振回路１０１Ｂを使用することもできる。電圧制御発振回路１０１Ａの場合は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を周波数制御入力端子１０１Ａinに供給して発振動作する構成にすればよい。ここで、電圧Ｖｒは抵抗素子１６２の両端電圧であり、Ｖｃは容量素子１６４の両端電圧である。

電流制御発振回路１０１Ｂの場合は、２つの電圧電流変換部１６６_1，１６６_2と電流加算部１６８を設ける。電圧電流変換ゲインＧｍ１の電圧電流変換部１６６_1は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を発振制御電流Ｉcnt_1 に変換する。電圧電流変換ゲインＧｍ２の電圧電流変換部１６６_2は、ノードND１０２の電圧Ｖｃを発振制御電流Ｉcnt_2 に変換する。電流加算部１６８は、発振制御電流Ｉcnt_1 ，Ｉcnt_2 を合成して発振制御電流Ｉcnt を生成して電流制御発振回路１０１Ｂの周波数制御入力端子１０１Ｂinに供給する。

電圧制御発振回路１０１Ａや電流制御発振回路１０１Ｂの後段には、必要に応じて、出力された出力発振信号Ｖout の発振周波数ｆcco を１／αに分周して分周発振信号Ｖout1を取得する分周部１０２を設けてもよい。αは、分周比であって、正の整数、好ましくは２のべき乗で、かつ可変にする。

本実施形態では、ループフィルタ駆動部１０４およびループフィルタ部１０６との接続関係を考慮すれば、電圧制御発振回路１０１Ａにした方が回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部１６６（トランスコンダクタンス）が不要でその変換特性の影響を受けない点や耐ノイズ性が増すなどで有利である。このことについては後で詳しく説明する。

＜チャージポンプ部＞
図４は、差動出力チャージポンプ回路DOCPとシングルエンドチャージポンプ回路SECPの構成例を説明する図である。シングルエンド出力がノードND１０２に接続されたシングルエンドチャージポンプ回路SECPは、図４（１）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１２０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１２２と、２つの制御スイッチ１２４，１２５を有する。シングルエンドチャージポンプ回路SECPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を出力端（OUT ）に入出力する。ソース電流源１２０のソース電流量Ｉ_120とシンク電流源１２２のシンク電流量Ｉ_122は同量にする。

制御スイッチ１２４はソース電流源１２０とシングルエンド出力端（OUT ）との間に接続され、制御スイッチ１２５はシンク電流源１２２とシングルエンド出力端（OUT ）との間に接続されている。制御スイッチ１２４には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１２５には、位相比較部１０３からのダウン信号DOWNが供給される。

アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには制御スイッチ１２４がオンし、ソース電流源１２０からのソース電流が負荷である容量素子１６４に供給される。一組の各電流源１２０，１２２はソース動作を行なう。一方、ダウン信号DOWNがアクティブなときには制御スイッチ１２５がオンし、負荷である容量素子１６４からシンク電流がシンク電流源１２２に流れ込む。一組の各電流源１２０，１２２はシンク動作を行なう。つまり、シングルエンドチャージポンプ回路SECPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流と称する）を容量素子１６４に入出力する。容量素子１６４（ノードND１０２）には、シングルエンドチャージポンプ回路SECPによる制御により、容量素子１６４の両端に電圧Ｖｃが発生する。この電圧Ｖｃは、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで調整される。

一方、差動出力が抵抗素子１６２の両端（ノードND１０１とノードND１０２）に接続された差動出力チャージポンプ回路DOCPの動作は、差動出力である点を除いては、シングルエンドチャージポンプ回路SECPと同一であり、アップ／ダウン信号UP/DOWN に応じて各制御スイッチ１３４〜１３７をオン／オフし、それに応じた差動電流を出力するというものである。したがって、このような差動型のチャージポンプ回路は、シングルエンドチャージポンプ回路SECPに対して、スイッチング素子の追加のみにより容易に構成することが可能である。

具体的には、差動出力チャージポンプ回路DOCPは、図４（２）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１３０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１３２と、４つの制御スイッチ１３４，１３５，１３６，１３７を有する。差動出力チャージポンプ回路DOCPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を正相出力端（OUT+）に入出力し、パルス電流Ｉout-を逆相出力端（OUT-）に入出力する。ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１２２のシンク電流量Ｉ_132は同量にする。

制御スイッチ１３４はソース電流源１２０と正相出力端（OUT+）との間に接続され、制御スイッチ１３５はシンク電流源１３２と正相出力端（OUT+）との間に接続されている。制御スイッチ１３６はソース電流源１２０と逆相出力端（OUT-）との間に接続され、制御スイッチ１３７はシンク電流源１３２と逆相出力端（OUT-）との間に接続されている。制御スイッチ１３４，１３７には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１３５，１３６には、位相比較部１０３からのダウン信号DOWNが供給される。

前述のように、アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには、制御スイッチ１３４がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３７がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０１からノードND１０２の方向である。一方、ダウン信号DOWNがアクティブなときには、制御スイッチ１３６がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３５がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０２からノードND１０１の方向である。

つまり、差動出力チャージポンプ回路DOCPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流）を抵抗素子１６２に入出力する。このとき、ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１３２のシンク電流量Ｉ_132が同量であれば、アップ信号UPがアクティブなときやダウン信号DOWNがアクティブなときの何れも、そのパルス幅に関わらず、電流が全て抵抗素子１６２のみで消費され、容量素子１６４をチャージする電流に使われることはない。ソース電流量Ｉ_130＝シンク電流量Ｉ_132＝Ｉ_R、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔ、抵抗素子１６２の抵抗値Ｒ_162とすると、抵抗素子１６２の両端電圧ＶｒはＩ_R×Δｔ×Ｒ_162となる。アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで、抵抗素子１６２の両端電圧Ｖｒが調整される。アップ信号UPとダウン信号DOWNの何れかアクティブかで抵抗素子１６２に流れる電流の向きが逆になるので、差動出力チャージポンプ回路DOCPのみで位相が一定になるように発振部１０１を制御し得る電圧Ｖｒが抵抗素子１６２に発生する。

抵抗素子１６２の両端の電圧Ｖｒは、ノードND１０２の電圧Ｖｃと加算されてループフィルタ電圧Ｖloopとして発振部１０１に供給される。電圧Ｖｒおよび電圧Ｖｃはともに位相誤差情報を示すアップ／ダウン信号UP/DOWN に基づき制御されるものであるから、最終的には、位相誤差情報がゼロとなるように発振部１０１の出力周波数が制御されることになる。位相同期回路としての基本的動作は一般的なものと変りがない。

＜位相同期部のループ特性；第１実施形態＞
ここで、第１実施形態の位相同期部１００Ａのループ特性についてさらに詳しく解析する。位相同期部１００の動作の解析には、いわゆるチャージポンプＰＬＬの解析として一般的な、線形化した閉ループ伝達関数を用いることができる。

第１実施形態の位相同期部１００Ａの場合、発振部１０１の入力−発振周波数変換ゲインＫosc 、抵抗値Ｒ（＝抵抗素子１６２の抵抗値Ｒ_162）、容量値Ｃ（＝容量素子１６４の容量値Ｃ_164）、ＣＰＲ回路ゲインＫcpr 、ＣＰＣ回路ゲインＫcpc とすると、その自然角周波数ωｎおよびダンピングファクタζは、式（３−１）および式（３−２）のように表すことができる。因みに、ＣＰＲ回路ゲインＫcpr は、差動出力チャージポンプ回路DOCPで構成された第１ループフィルタ駆動部１０４_1の回路ゲインであり、ＣＰＣ回路ゲインＫcpc は、シングルエンドチャージポンプ回路SECPで構成された第２ループフィルタ駆動部１０４_2の回路ゲインである。

ここで、たとえば、位相同期部１００Ａを記録再生装置１に適用する場合において、式（３−１）に基づき自然角周波数ωｎを、次世代ＤＶＤ、通常のＤＶＤ、ＣＤの３種類の光ディスクＰＤの規格で決められている値に設定するには、位相同期部１００ＡをＩＣとしたときには、抵抗値Ｒや容量値Ｃは固定値であるため、チャージポンプ電流Ｉcpや分周部１０２での分周比αあるいは入力−発振周波数変換ゲインＫosc を調整しなければならない。

本実施形態の場合、式（３）から分かるように、ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr を変えることにより、容量値Ｃと抵抗値Ｒは一定のままでも自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができる。自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な高性能なＰＬＬ回路が実現できるようになる。第１実施形態の基本構成では、抵抗素子１６２の駆動を差動出力チャージポンプ回路DOCPにより行なうことで、２つのチャージポンプ回路のゲインＫcpc ，Ｋcpr を変化させて、自然角周波数ωｎとダンピングファクタζを自由に調整可能とする際に、その制御式が簡易になっている。

シングルエンドパルス出力回路（シングルエンドチャージポンプ回路SECP）と差動パルス出力回路（差動出力チャージポンプ回路DOCP）を併用することにより、抵抗回路や積分回路（容量回路）をスイッチングすることなく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な、高性能ＰＬＬ回路を実現できる。

また、第１実施形態の位相同期部１００Ａの構成においては、特開平１０−０８４２７９号公報に記載の構成とは異なり、２つのチャージポンプ回路DOCP，SECPの出力の加算は、電流ではなく電圧で行なわれループフィルタ電圧Ｖloopが得られる。したがって、発振部１０１の入力は必ず電圧であり、先にも述べたが、発振部１０１としては、電流制御発振回路１０１Ｂではなく、電圧制御発振回路１０１Ａにすることが好ましい。その結果、電圧制御発振回路１０１Ａとしては、回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部（トランスコンダクタンス）が不要でその変換特性の影響を受けない。たとえば、リング発振器を使用すれば、電圧−発振周波数がほぼ線形であることが利用でき、Ｇｍ回路や電流２乗回路のような電流電圧変換のためのアナログ回路の追加を必要としない。これらの回路を必要としないため、その雑音は位相同期部１００Ａに加わらず、精度の高い位相同期回路出力が得られる。雑音だけでなく、それらの追加アナログ回路の設計手間やチップ面積も不要である。ノイズ性能、回路規模、設計・検証の手間などの面でバランスのとれた構成を実現できた。

＜＜位相同期部；第２実施形態：基本構成＞＞
図５は、第２実施形態の基本構成の位相同期部１００Ｃを示す機能ブロック図である。第２実施形態の位相同期部１００Ｃは、第１実施形態の位相同期部１００Ａに対して、第１ループフィルタ駆動部１０４_1も、第２ループフィルタ駆動部１０４_2と同様に、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じたシングルエンド出力のパルス電流を出力するシングルエンドチャージポンプ回路SECPを使用するように変更している。その他の点は第１実施形態の位相同期部１００Ａと同様である。

このような第２実施形態の位相同期部１００Ｃの場合も、第１実施形態の位相同期部１００Ａと同様に、特開平１０−０８４２７９号公報に記載の構成とは異なり、２つのチャージポンプ回路DOCP，SECPの出力の加算は、電流ではなく電圧で行なわれループフィルタ電圧Ｖloopが得られる。したがって、第１実施形態と同様に、発振部１０１としては電圧制御発振回路１０１Ａにすることが好ましい。その結果、Ｇｍ回路や電流２乗回路のような電流電圧変換のためのアナログ回路の追加を必要とせず、精度の高い位相同期回路出力が得られ、追加アナログ回路の設計手間やチップ面積も不要である。

ただし、このような第２実施形態の位相同期部１００Ｃの場合、第１ループフィルタ駆動部１０４_1のシングルエンドチャージポンプ回路SECPからのソース電流やシンク電流が容量素子１６４にも影響を与える。そのため、自然角周波数ωｎとダンピングファクタζは式（４−１）および式（４−２）（纏めて式（４））のように表される。因みに、ＣＰＲ回路ゲインＫcpr は、シングルエンドチャージポンプ回路SECPで構成された第１ループフィルタ駆動部１０４_1の回路ゲインであり、ＣＰＣ回路ゲインＫcpc は、シングルエンドチャージポンプ回路SECPで構成された第２ループフィルタ駆動部１０４_2の回路ゲインである。

式（４）から分かるように、自然角周波数ωｎとダンピングファクタζとＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr との関係が、式（３）に比べて少々複雑である。したがって、ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr の制御が複雑になるというデメリットがある。特に、自然角周波数ωｎとダンピングファクタζとを細かく変化させたいときには、この差は重要となる。

＜＜位相同期部；第３実施形態：基本構成＞＞
図６は、第３実施形態の基本構成の位相同期部１００Ｅを示す機能ブロック図である。第３実施形態の位相同期部１００Ｅは、第１実施形態の位相同期部１００Ａに対して、位相比較部１０３をデジタル位相検出部１４３に置き換え、第１ループフィルタ駆動部１０４_1は差動出力チャージポンプ回路DOCPに代えて差動出力型の電流出力のＤＡ変換部（ＤＡＣ；Digital to Analog Converter ）を使用し、第２ループフィルタ駆動部１０４_2はシングルエンドチャージポンプ回路SECPに代えてシングルエンド出力型の電流出力のＤＡ変換回路を使用するように変形している。その他の点は、第１実施形態の位相同期部１００Ａと同様である。このような構成の第３実施形態の位相同期部１００Ｅは、たとえば、光ディスク駆動装置などの記録再生装置１において、信号処理系におけるクロックリカバリ回路に使用するのに好適である。

デジタル位相検出部１４３は、入力されるデジタルデータ（デジタルデータ列Ｄin）から位相情報（アップ・ダウン信号UpDown）をデジタル的に取り出し、第１ループフィルタ駆動部１０４_1および第２ループフィルタ駆動部１０４_2に供給する。その結果、位相同期部１００Ｅでは、デジタル位相検出部１４３から与えられるデジタルデータの位相情報に基づいてクロックを生成することになる。このクロックをＡＤ変換部５４にそのサンプリングクロック（再生クロック）として与えることができる。

電流出力のＤＡ変換回路は、デジタル位相検出部１４３で検知されたＮビットの位相誤差情報をアナログ信号に変換するものである。差動出力型の電流出力のＤＡ変換回路を差動出力ＤＡ変換回路DODAC と称し、シングルエンド出力型の電流出力のＤＡ変換回路をシングルエンド出力ＤＡ変換回路SEDAC と称する。

ここで、デジタル位相検出部１４３は、デジタルデータ列Ｄinの位相情報をデジタル的に取り出し、その位相情報（アップ／ダウン信号UP/DOWN ）を、差動出力ＤＡ変換回路DODAC を具備する第１ループフィルタ駆動部１０４_1およびシングルエンド出力ＤＡ変換回路SEDAC を具備する第２ループフィルタ駆動部１０４_2に供給する。

差動出力ＤＡ変換回路DODAC は、デジタル位相検出部１４３からの位相情報（アップ／ダウン信号UP/DOWN ）に応じて波高値（パルス高）が変化するパルス電流Ｉout+を正相出力端（OUT+）に入出力し、パルス電流Ｉout-を逆相出力端（OUT-）に入出力する。差動出力ＤＡ変換回路DODAC の正相出力端（OUT+）と逆相出力端（OUT-）の間には抵抗素子１６２が接続されており、差動出力チャージポンプ回路DOCPの場合と同様に、ソース電流量Ｉ_130＝シンク電流量Ｉ_132＝Ｉ_R、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔ、抵抗素子１６２の抵抗値Ｒ_162とすると、抵抗素子１６２の両端電圧ＶｒはＩ_R×Δｔ×Ｒ_162となる。アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで、抵抗素子１６２の両端電圧Ｖｒが調整される。

シングルエンド出力ＤＡ変換回路SEDAC は、デジタル位相検出部１４３からの位相情報（アップ／ダウン信号UP/DOWN ）に応じて波高値（パルス高）が変化するパルス電流Ｉout を出力端（OUT ）に入出力する。シングルエンド出力ＤＡ変換回路SEDAC の出力端（OUT ）と基準点の間には容量素子１６４が接続されており、シングルエンドチャージポンプ回路SECPの場合と同様に、容量素子１６４（ノードND１０２）には、シングルエンド出力ＤＡ変換回路SEDAC による制御により、電圧Ｖｃが発生する。この電圧Ｖｃは、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで調整される。

第１実施形態と同様に、抵抗素子１６２の両端の電圧Ｖｒは、ノードND１０２の電圧Ｖｃと加算されてループフィルタ電圧Ｖloopとして発振部１０１に供給される。第３実施形態の位相同期部１００Ｅは、ループフィルタ駆動部１０４（第１ループフィルタ駆動部１０４_1および第２ループフィルタ駆動部１０４_2）として、デジタル位相検出部１４３からの位相情報（アップ／ダウン信号UP/DOWN ）に応じた波高値の差動パルス電流（パルス電流Ｉout+，パルス電流Ｉout-）やシングルエンドのパルス電流Ｉout を出力するＤＡ変換回路DODAC ，SEDAC を用いた点において第１実施形態と相違するが、基本的な動作については第１実施形態と同じである。したがって、第１実施形態と同様の作用効果が得られる。

すなわち、各ＤＡ変換回路DODAC ，SEDAC の回路ゲインを制御することにより、容量値Ｃと抵抗値Ｒは一定のままでも自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができる。第３実施形態の基本構成では、抵抗素子１６２の駆動を差動出力ＤＡ変換回路DODAC により行なうことで、２つのＤＡ変換回路DODAC ，SEDAC のゲインＫcpc ，Ｋcpr を変化させて、自然角周波数ωｎとダンピングファクタζを自由に調整可能とする際に、その制御式が簡易になる。

シングルエンドパルス出力回路（シングルエンド出力ＤＡ変換回路SEDAC ）と差動パルス出力回路（差動出力ＤＡ変換回路DODAC ）を併用することにより、抵抗回路や積分回路をスイッチングすることなく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な、高性能ＰＬＬ回路を実現できる。

２つのＤＡ変換回路DODAC ，SEDAC の出力の加算は、電流ではなく電圧で行なわれループフィルタ電圧Ｖloopが得られる点も第１実施形態と同様である。発振部１０１として電圧制御発振回路１０１Ａを使用することで、電流電圧変換のためのアナログ回路の追加を必要とせず、精度の高い位相同期回路出力が得られ、追加アナログ回路の設計手間やチップ面積も不要である。

＜電流出力のＤＡ変換回路＞
図７はシングルエンド出力ＤＡ変換回路SEDAC の構成例を説明する図である。図８は差動出力ＤＡ変換回路DODAC の構成例を説明する図である。

図７に示すように、シシングルエンド出力ＤＡ変換回路SEDAC は、ビット別に対応するＮ本のソース電流源５０２とＮ本のシンク電流源５０４と、各電流源５０２，５０４の出力を選択的に合成するための制御スイッチ５０６，５０８と、切替部５１０を備えている。図では最上位ビットＭＳＢについてのみ参照子を付す。切替部５１０は、同じ電流量のソース電流源５０２およびシンク電流源５０４を一組として、制御信号 Controlとアップ・ダウン信号UpDownに基づいて制御スイッチ５０６，５０８を制御することで、制御信号 Controlが有効（Ｈレベル）であるときのみ、一組の電流源５０２，５０４（１ビット電流源５０１とも称する）がデジタル位相検出部１４３から出力されるアップ・ダウン信号UpDownに基づいてソース電流またはシンク電流のどちらかの電流入出力動作を行なう。

各ソース電流源５０２は、一方が電源側に接続され他方のソース側が制御スイッチ５０６に接続されている。各シンク電流源５０４は、一方が基準電位（接地電位GND ）に接続され他方のシンク側が制御スイッチ５０８に接続されている。ビットごとに、ソース電流量とシンク電流量は同量にする。

ビット別の各制御スイッチ５０６のソース電流源５０２とは反対側と、対応するビット別の各制御スイッチ５０８のシンク電流源５０４とは反対側とが接続されるとともに、その接続点が、全てのビットで共通に出力端（OUT ）に接続されている。各ビットの電流加算結果がＤＡ出力信号としてノードND１０２と接続される出力端（OUT ）から出力されるようになっている。

ビット別の各切替部５１０は、デジタル位相検出部１４３からの位相検出結果を示す各ビットのデータに応じて制御スイッチ５０６，５０８のオン／オフ動作を制御することで、１ビット電流源５０１がソース電流およびシンク電流の何れを発生するのかを切り替える。

このための構成として、切替部５１０は、デジタル位相検出部１４３から出力される対応するビットのアップ・ダウン信号UpDown［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）を論理反転するインバータ５１２と、２つの２入力型のＡＮＤゲート５１４，５１６を有している。

ＡＮＤゲート５１４は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］をインバータ５１２で論理反転した信号が入力され、他方の入力端子にデジタル位相検出部１４３の対応するビットの制御信号 Control［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）が入力され、その出力がソース電流源５０２側の制御スイッチ５０６の制御端子に供給される。ＡＮＤゲート５１６は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］が入力され、他方の入力端子に制御信号 Control［Ｎ−＃］が入力され、その出力がシンク電流源５０４側の制御スイッチ５０８の制御端子に供給される。

ビット別に、ソース電流源５０２とシンク電流源５０４とは、ビットの重みに対応した同じ電流量をソースもしくはシンクするようになっている。たとえば、最上位ビットについては最大電流量Ｉとし、下位側に行くに連れて、１ビットごとに、その電流量を、１／２（または１／２以上）に減少させるようにする。好ましくは、ＭＳＢをＩとして、以下順に、Ｉ／｛２＾＆｝（＆は、１，２，…，Ｎ−２，Ｎ−１）とする。本例では、スケーリングｘを１／２とし、そのべき乗でビットの重みを付けている。

また、同じ電流量のソース電流源５０２およびシンク電流源５０４を一組として、制御信号 Controlとアップ・ダウン信号UpDownに基づいて制御スイッチ５０６，５０８を制御することで、制御信号 Controlが有効（Ｈレベル）であるときのみ、一組の電流源５０２，５０４（１ビット電流源５０１とも称する）は、デジタル位相検出部１４３_1，１７２_2から出力されるアップ・ダウン信号UpDownに基づいてソース電流またはシンク電流のどちらかの電流入出力動作を行なう。

具体的には、アップ・ダウン信号UpDownがＨレベルのときは、ＡＮＤゲート５１４の出力はＬレベルとなりＡＮＤゲート５１６の出力はＨレベルとなる。これにより、制御スイッチ５０６は、制御端子がＬレベルとなることでオフし、制御スイッチ５０８は、制御端子がＨレベルとなることでオンするので、一組の各電流源５０２，５０４は、シンク動作を行なう。

これに対して、アップ・ダウン信号UpDownがＬレベルのときは、ＡＮＤゲート５１４の出力はＨレベルとなりＡＮＤゲート５１６の出力はＬレベルとなる。これにより、制御スイッチ５０６は、制御端子がＨレベルとなることでオンし、制御スイッチ５０８は、制御端子がＬレベルとなることでオフするので、一組の各電流源５０２，５０４は、ソース動作を行なう。

図８に示すように、差動出力ＤＡ変換回路DODAC は、シングルエンドチャージポンプ回路SECPに対しての差動出力チャージポンプ回路DOCPの変形と同様の手法を用いて、シングルエンド出力ＤＡ変換回路SEDAC に対して、さらに２つの制御スイッチ５０７，５０９を追加し、ノードND１０２と接続される逆相出力端（OUT-）用のＤＡ出力信号が得られるようにする。シングルエンド出力ＤＡ変換回路SEDAC の出力端（OUT ）をノードND１０１と接続される正相出力端（OUT+）として扱う。制御スイッチ５０７は、制御スイッチ５０６と共通にＡＮＤゲート５１４により制御される。

制御スイッチ５０９は、制御スイッチ５０８と共通にＡＮＤゲート５１６により制御される。ビット別の各制御スイッチ５０７のソース電流源５０２とは反対側と、対応するビット別の各制御スイッチ５０９のシンク電流源５０４とは反対側が接続されるとともに、その接続点が、全てのビットで共通に逆相出力端（OUT-）に接続されている。各ビットの電流加算結果がＤＡ出力信号として逆相出力端（OUT-）から出力される。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、前記実施形態では、光ディスク装置などの記録再生装置への適用例で説明したが、記録再生装置としては光ディスク装置に限らず、たとえば、ハードディスク駆動装置などもあり、ハードディスク駆動装置もクロックリカバリ回路や書込みクロック生成回路を使用することがある。このクロックリカバリ回路や書込みクロック生成回路に前記実施形態の位相同期部１００を適用可能である。

光ディスク装置やハードディスク駆動装置に限らず、デジタルＶＴＲ、デジタルＶＣＲなどの他の記録再生装置において、記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロックリカバリ回路などにも同様に適用可能である。

さらに、記録再生装置に限らず、たとえば、ツイストペアメタルケーブルやファイバケーブルを媒体とするシリアル通信やチップ間伝送での入出力インタフェースなど、受信信号列のタイミングを再生する技術や、その他の電子機器にも適用可能である。

記録再生装置の一実施形態を示すブロック図である。 記録・再生信号処理部の一構成例を示す機能ブロック図である。 第１実施形態の位相同期部の基本構成を説明する図である。 チャージポンプ回路の構成例を説明する図である。 第２実施形態の基本構成の位相同期部を示す機能ブロック図である。 第３実施形態の基本構成の位相同期部を示す機能ブロック図である。 シングルエンド出力ＤＡ変換回路の構成例を説明する図である。 差動出力ＤＡ変換回路の構成例を説明する図である。 位相同期回路を一般的に表わした回路ブロック図である。 特許文献１に開示されている位相同期回路である。

符号の説明

１…記録再生装置、１００…位相同期部（位相同期回路）、１０１…発振部、１０３…位相比較部、１０４…ループフィルタ駆動部、１０４_1…第１ループフィルタ駆動部、１０４_2…第２ループフィルタ駆動部、１０６…ループフィルタ部、１０６_1…第１ループフィルタ回路部、１０６_2…第２ループフィルタ回路部、１６２…抵抗素子、１６４…容量素子

Claims (5)

1. 第１の入力信号と第２の入力信号との位相差に応じたパルス幅を有し、位相差の正負に応じたアップパルスまたはダウンパルスを出力する位相検出部と、
   前記位相検出部の出力部に接続され、チャージボンプ回路を有する、ループフィルタ駆動回路と、
   前記ループフィルタ駆動回路によって駆動され、第１ノードと第２ノードとの間に接続された抵抗素子を有する第１ループフィルタと、一端が前記第２ノードに接続され他端が基準電位に接続された静電容量素子を有する第２ループフィルタとを有するループフィルタ部と、
   入力端子が前記第１ノードに接続され、前記ループフィルタ部の出力電圧または前記ループフィルタ部の出力電流に応じた周波数で発振し、当該発振信号を前記位相検出部の前記第２の入力信号として前記位相検出部に入力する、発振部と、
   を具備する位相同期回路であって、
   前記チャージボンプ回路を有するループフィルタ駆動回路は、
   第１、第２の入力端子、および、前記第１、２ノードに接続された正相出力端子と逆相出力端子を有する差動出力チャージボンプ回路として構成され、前記第１、第２の入力端子に入力された前記位相検出部から出力される前記位相差に応じたパルス幅を有するアップパルスまたはダウンパルスに応じた電流を生成して、前記正相出力端子と逆相出力端子を介して前記第１ループフィルタを構成する前記抵抗素子が接続された前記第１、２ノードに印加する、第１チャージボンプ回路と、
   第１、第２の入力端子、および、前記第２ノードに接続されたシングルエンド出力端子を有するシングルエンドチャージボンプ回路として構成され、当該第１、第２の入力端子に入力された前記位相検出部から出力される前記位相差に応じたパルス幅を有するアップパルスまたはダウンパルスに応じた電流を生成して、前記シングルエンド出力端子および前記第２ノードを介して前記第２ループフィルタを構成する前記静電容量素子に印加する、第２チャージボンプ回路と、
   を有し、
   前記第１ループフィルタを構成する前記抵抗素子の値および前記第２ループフィルタを構成する前記静電容量素子の値は一定であり、当該位相同期回路の用途に応じた自然各周波数およびダンピングファクタにするため、前記第１チャージボンプ回路の第１回路利得および前記第２チャージボンプ回路の第２回路利得を調整する、
   位相同期回路。
2. 前記第１チャージボンプ回路は、
   入力端子が電源供給線に接続された第１電流源と、
   一端が前記第１電流源の出力端子に接続され、前記位相検出回路から出力される前記アップパルスのオン・オンに応じたオン・オフする第１スイッチと、
   一端が前記第１電流源の出力端子に接続され、前記位相検出回路から出力される前記ダウンパルスのオン・オンに応じたオン・オフする第２スイッチと、
   一端が前記第１スイッチに接続され、前記位相検出回路から出力される前記ダウンパルスのオン・オンに応じたオン・オフする第３スイッチと、
   一端が前記第２スイッチに接続され、前記位相検出回路から出力される前記アップパルスのオン・オンに応じたオン・オフする第４スイッチと、
   入力端子が前記第３スイッチの他端および第４スイッチの他端に接続され、出力端子が基準電位に接続されている第２電流源と、
   を有し、
   前記第１スイッチと前記第３スイッチとの接続部が前記第１ノードに接続され、前記第２スイッチと前記第４スイッチとの接続部が前記第２ノードに接続され、
   前記第２チャージボンプ回路は、
   一端が前記電源供給線に接続された第３電流源と、
   前記第３電流源に接続され、前記位相検出回路から出力される前記アップパルスのオン・オンに応じたオン・オフする第５スイッチと、
   前記第５スイッチに接続され、前記位相検出回路から出力される前記ダウンパルスのオン・オンに応じたオン・オフする第６スイッチと、
   前記第６スイッチと前記基準電位との間に接続された第４電流源と、
   を有し、
   前記第５スイッチと前記第６スイッチとの接続部が前記第２ノードに接続されている、 請求項１に記載の位相同期回路。
3. 前記発振部は、前記ループフィルタ部の出力電圧に応じた周波数で発振し、当該発振信号を前記位相検出部の前記第２の入力信号として前記位相検出部に入力する、電圧制御型発振回路を有する、
   請求項１または２に記載の位相同期回路。
4. 記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロック再生部および基準クロックに基づいて前記記録媒体への情報の記録時に記録データを変調するための書込みクロックを生成する書込みクロック生成部の少なくとも一方を備え、
   前記クロック再生部および前記書込みクロック生成部の両方または一方は、請求項１〜３のいずれかに記載の位相同期回路を有し、
   前記位相検出部の前記第１の入力信号が前記再生信号または前記記録データである
   記録再生装置。
5. 請求項１〜３のいずれかに記載の位相同期回路と、
   前記位相同期回路から出力される発振信号に基づき信号処理を行なう信号処理部と
   を備え、
   前記位相検出部の前記第１の入力信号が前記信号処理を行う信号である
   電子機器。

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