JP2933134B2 - 制御電圧生成回路、それを備えたｐｌｌ回路およびそれを備えたｃｄ−ｒｏｍドライブ - Google Patents
制御電圧生成回路、それを備えたｐｌｌ回路およびそれを備えたｃｄ−ｒｏｍドライブInfo
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Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Phase lock
ed loop ）回路に関し、特に、ＣＤ−ＲＯＭドライブに
よってＣＤ−ＲＯＭから読み取られたデータを再生する
ために使用されるクロックを生成するためのＰＬＬ回路
に関する。
ed loop ）回路に関し、特に、ＣＤ−ＲＯＭドライブに
よってＣＤ−ＲＯＭから読み取られたデータを再生する
ために使用されるクロックを生成するためのＰＬＬ回路
に関する。
【０００２】
【従来の技術】周知のように、ＣＤ−ＲＯＭはオーディ
オ用ＣＤ（compact disc）と同じディスクを読出し専用
メモリ（ＲＯＭ）として利用したものである。ハード・
ディスクなどの同心円状のトラック構造とは異なり、Ｃ
Ｄ−ＲＯＭでは、中心近くから外側に向けて、螺旋状に
データを記録している。そして、データはディスク全体
にわたって同じ密度で記録されている。換言すれば、Ｃ
Ｄ−ＲＯＭではディスクと読出しヘッドの相対速度、い
わゆる線速度を一定にしてデータを読み出す。この方式
をＣＬＶ（constant linear velocity）と呼ぶ。このた
め、ＣＤ−ＲＯＭではディスクの最内周と最外周とでデ
ィスクの回転速度が異なる。
オ用ＣＤ（compact disc）と同じディスクを読出し専用
メモリ（ＲＯＭ）として利用したものである。ハード・
ディスクなどの同心円状のトラック構造とは異なり、Ｃ
Ｄ−ＲＯＭでは、中心近くから外側に向けて、螺旋状に
データを記録している。そして、データはディスク全体
にわたって同じ密度で記録されている。換言すれば、Ｃ
Ｄ−ＲＯＭではディスクと読出しヘッドの相対速度、い
わゆる線速度を一定にしてデータを読み出す。この方式
をＣＬＶ（constant linear velocity）と呼ぶ。このた
め、ＣＤ−ＲＯＭではディスクの最内周と最外周とでデ
ィスクの回転速度が異なる。
【０００３】このＣＤ−ＲＯＭを駆動するＣＤ−ＲＯＭ
ドライブでは、年々、その回転速度を向上させた製品が
主流になっている。オーディオ用ＣＤと同じ回転速度で
ある標準速ドライブ（１倍速ドライブとも呼ぶ）は、最
内周が約５３０回転／分、最外周が約２００回転／分で
ある。標準速ドライブの何倍かで性能を表記する。例え
ば、標準速の３倍の回転速度をもつＣＤ−ＲＯＭドライ
ブは３倍速ドライブと呼ばれる。したがって、一般に、
標準速のｎ倍の回転速度をもつＣＤ−ＲＯＭドライブは
ｎ倍速ドライブと呼ばれる。このように、ＣＤ−ＲＯＭ
ドライブは、１倍速、２倍速、４倍速、８倍速、１２倍
速というように、高速化が年々進んでいる。
ドライブでは、年々、その回転速度を向上させた製品が
主流になっている。オーディオ用ＣＤと同じ回転速度で
ある標準速ドライブ（１倍速ドライブとも呼ぶ）は、最
内周が約５３０回転／分、最外周が約２００回転／分で
ある。標準速ドライブの何倍かで性能を表記する。例え
ば、標準速の３倍の回転速度をもつＣＤ−ＲＯＭドライ
ブは３倍速ドライブと呼ばれる。したがって、一般に、
標準速のｎ倍の回転速度をもつＣＤ−ＲＯＭドライブは
ｎ倍速ドライブと呼ばれる。このように、ＣＤ−ＲＯＭ
ドライブは、１倍速、２倍速、４倍速、８倍速、１２倍
速というように、高速化が年々進んでいる。
【０００４】ところで、高速度のＣＤ−ＲＯＭドライブ
は、それより低速度のものと互換性を持つことが好まし
い。例えば、オーディオ用ＣＤを駆動する場合には１倍
速で回転する必要があるのに対して、ＣＤ−ＲＯＭから
データを読み取る場合には、出来るだけ高速（例えば、
１２倍速）で読み取ることが好ましい。このような速度
切り換えに対応するためには、後で述べるように、位相
同期回路を構成するループフィルタに対して異なる時定
数を設定することが必要となる。
は、それより低速度のものと互換性を持つことが好まし
い。例えば、オーディオ用ＣＤを駆動する場合には１倍
速で回転する必要があるのに対して、ＣＤ−ＲＯＭから
データを読み取る場合には、出来るだけ高速（例えば、
１２倍速）で読み取ることが好ましい。このような速度
切り換えに対応するためには、後で述べるように、位相
同期回路を構成するループフィルタに対して異なる時定
数を設定することが必要となる。
【０００５】オーディオ用ＣＤにおいて、入力信号は、
サンプリング周波数４４．１ｋＨｚ、精度１６ビットで
直線量子化され、誤り訂正符号処理を行い、変調はＥＦ
Ｍ（eight to fourteen modulation，８−１４変換変
調）方式を用いディスク上に記録されている。再生時に
はＥＦＭ復調と誤り訂正符号の解読、訂正処理が施され
Ｄ−Ａ変換器でアナログ信号に戻される。一方、ＣＤ−
ＲＯＭでは、Ａ−Ｄ変換、Ｄ−Ａ変換に相当する部分が
ないのを除いて、オーディオ用ＣＤと同様である。した
がって、ＣＤ−ＲＯＭのデータ再生時には、ＥＦＭ変調
された信号が入力信号としてＣＤ−ＲＯＭドライブに供
給される。ＥＦＭ復調を行うためには、入力信号に同期
したクロック信号を再生する必要である。この入力信号
からクロック信号をクロック再生回路としてＰＬＬ回路
が使用される。
サンプリング周波数４４．１ｋＨｚ、精度１６ビットで
直線量子化され、誤り訂正符号処理を行い、変調はＥＦ
Ｍ（eight to fourteen modulation，８−１４変換変
調）方式を用いディスク上に記録されている。再生時に
はＥＦＭ復調と誤り訂正符号の解読、訂正処理が施され
Ｄ−Ａ変換器でアナログ信号に戻される。一方、ＣＤ−
ＲＯＭでは、Ａ−Ｄ変換、Ｄ−Ａ変換に相当する部分が
ないのを除いて、オーディオ用ＣＤと同様である。した
がって、ＣＤ−ＲＯＭのデータ再生時には、ＥＦＭ変調
された信号が入力信号としてＣＤ−ＲＯＭドライブに供
給される。ＥＦＭ復調を行うためには、入力信号に同期
したクロック信号を再生する必要である。この入力信号
からクロック信号をクロック再生回路としてＰＬＬ回路
が使用される。
【０００６】この技術分野において周知のように、ＰＬ
Ｌ回路は、一般に、コンデンサを含むループフィルタ
と、電圧制御型発振器（ＶＣＯ）と、分周器と、位相比
較器と、チャージポンプ回路とを有する。ループフィル
タはローパスフィルタとして動作し、コンデンサの端子
間電圧を制御電圧として生成する。電圧制御型発振器は
制御電圧に応答して、発振周波数をもつ発振信号を発生
する。分周器は発振信号を分周比に基づいて分周し、分
周した信号を出力信号として生成する。位相比較器は入
力周波数をもつ入力信号と出力信号とを受け、入力信号
と出力信号との間の位相周波数差を検出して、この位相
周波数差を示すパルス状の上昇指示信号および下降指示
信号を生成する。チャージポンプ回路は上昇指示信号に
応答して、ループフィルタへ制御電流を流出してそのコ
ンデンサに電荷を充電する。また、チャージポンプ回路
は下降指示信号に応答して、ループフィルタから制御電
流を流入してそのコンデンサに蓄えられた電荷を放電す
る。
Ｌ回路は、一般に、コンデンサを含むループフィルタ
と、電圧制御型発振器（ＶＣＯ）と、分周器と、位相比
較器と、チャージポンプ回路とを有する。ループフィル
タはローパスフィルタとして動作し、コンデンサの端子
間電圧を制御電圧として生成する。電圧制御型発振器は
制御電圧に応答して、発振周波数をもつ発振信号を発生
する。分周器は発振信号を分周比に基づいて分周し、分
周した信号を出力信号として生成する。位相比較器は入
力周波数をもつ入力信号と出力信号とを受け、入力信号
と出力信号との間の位相周波数差を検出して、この位相
周波数差を示すパルス状の上昇指示信号および下降指示
信号を生成する。チャージポンプ回路は上昇指示信号に
応答して、ループフィルタへ制御電流を流出してそのコ
ンデンサに電荷を充電する。また、チャージポンプ回路
は下降指示信号に応答して、ループフィルタから制御電
流を流入してそのコンデンサに蓄えられた電荷を放電す
る。
【０００７】ここでは、チャージポンプ回路とループフ
ィルタとの組み合わせを制御電圧生成回路と呼ぶことに
する。すなわち、制御電圧生成回路は、位相比較器から
供給される上昇指示信号および下降指示信号に応答して
制御電圧を生成する回路である。
ィルタとの組み合わせを制御電圧生成回路と呼ぶことに
する。すなわち、制御電圧生成回路は、位相比較器から
供給される上昇指示信号および下降指示信号に応答して
制御電圧を生成する回路である。
【０００８】次に、図４を参照して、ＣＤ−ＲＯＭドラ
イブに使用されるＰＬＬ回路について説明する。図示の
ＰＬＬ回路は、制御電圧生成回路１０′と、電圧制御型
発振器（ＶＣＯ）２０と、分周器３０と、位相比較器４
０とを備えている。
イブに使用されるＰＬＬ回路について説明する。図示の
ＰＬＬ回路は、制御電圧生成回路１０′と、電圧制御型
発振器（ＶＣＯ）２０と、分周器３０と、位相比較器４
０とを備えている。
【０００９】制御電圧生成回路１０′は上昇指示信号Ｕ
Ｐ＃を入力する第１の入力端子１１と、下降指示信号Ｄ
Ｎを入力する第２の入力端子１２と、制御電圧を電圧制
御型発振器２０へ供給するための出力端子１３と、正電
源電圧が供給される正電源端子１４と、接地端子１５と
を持つ。上昇指示信号ＵＰ＃はアクティブローの信号で
あり、下降指示信号ＤＮはアクティブハイの信号であ
る。制御電圧生成回路１０′はチャージポンプ回路５
０′と、ループフィルタ７０′とから構成されている。
Ｐ＃を入力する第１の入力端子１１と、下降指示信号Ｄ
Ｎを入力する第２の入力端子１２と、制御電圧を電圧制
御型発振器２０へ供給するための出力端子１３と、正電
源電圧が供給される正電源端子１４と、接地端子１５と
を持つ。上昇指示信号ＵＰ＃はアクティブローの信号で
あり、下降指示信号ＤＮはアクティブハイの信号であ
る。制御電圧生成回路１０′はチャージポンプ回路５
０′と、ループフィルタ７０′とから構成されている。
【００１０】図示のループフィルタ７０′は、２次のル
ープフィルタであって、抵抗器Ｒ1と、第１および第２
のコンデンサ部Ｃ′0 およびＣ1 とから構成されてい
る。また、第１のコンデンサ部Ｃ′0 は、図示の如く、
並列接続された３個のコンデンサＣ0-1 ，Ｃ0-2 ，Ｃ0-
3 と２個のスイッチ回路とから構成され、スイッチ回路
の開閉により、その容量値を選択することが可能であ
る。同様に、第２のコンデンサ部ＣＣ1 も、図示の如
く、並列接続された３個のコンデンサＣ1-1 ，Ｃ1-2，
Ｃ1-3 と２つのスイッチ回路とから構成され、スイッチ
回路の開閉により、その容量値を選択することが可能で
ある。このスイッチ回路の切り換えは、後述するような
速度切り換えのために行われる。なお、第１のコンデン
サ部Ｃ′0 は１次側コンデンサと呼ばれ、第２のコンデ
ンサ部Ｃ1 は２次側コンデンサと呼ばれる。
ープフィルタであって、抵抗器Ｒ1と、第１および第２
のコンデンサ部Ｃ′0 およびＣ1 とから構成されてい
る。また、第１のコンデンサ部Ｃ′0 は、図示の如く、
並列接続された３個のコンデンサＣ0-1 ，Ｃ0-2 ，Ｃ0-
3 と２個のスイッチ回路とから構成され、スイッチ回路
の開閉により、その容量値を選択することが可能であ
る。同様に、第２のコンデンサ部ＣＣ1 も、図示の如
く、並列接続された３個のコンデンサＣ1-1 ，Ｃ1-2，
Ｃ1-3 と２つのスイッチ回路とから構成され、スイッチ
回路の開閉により、その容量値を選択することが可能で
ある。このスイッチ回路の切り換えは、後述するような
速度切り換えのために行われる。なお、第１のコンデン
サ部Ｃ′0 は１次側コンデンサと呼ばれ、第２のコンデ
ンサ部Ｃ1 は２次側コンデンサと呼ばれる。
【００１１】ループフィルタ７０′は制御電圧を生成す
る。制御電圧型発振器２０は制御電圧に応答して、発振
周波数をもつ発振信号を発生する。分周器３０は発振信
号を分周比（１／Ｎ）に基づいて分周し、分周した信号
を出力信号として生成する。位相比較器４０は、入力周
波数をもつ入力信号（ＥＦＭ信号）と出力信号とを受
け、入力信号と出力信号との間の位相周波数差を検出し
て、この位相周波数差を示すパルス状の上昇指示信号Ｕ
Ｐ＃および下降指示信号ＤＮを生成する。チャージポン
プ回路５０′は、上昇指示信号ＵＰ＃に応答して、ルー
プフィルタ７０′へ制御電流Ｉpcを流出して第１および
第２のコンデンサ部Ｃ′0 およびＣ1 に電荷を充電す
る。また、チャージポンプ回路５０′は、下降指示信号
ＤＮに応答して、ループフィルタ７０′から制御電流Ｉ
pcを流入して第１および第２のコンデンサ部Ｃ′0 およ
びＣ1 に蓄えられた電荷を放電する。
る。制御電圧型発振器２０は制御電圧に応答して、発振
周波数をもつ発振信号を発生する。分周器３０は発振信
号を分周比（１／Ｎ）に基づいて分周し、分周した信号
を出力信号として生成する。位相比較器４０は、入力周
波数をもつ入力信号（ＥＦＭ信号）と出力信号とを受
け、入力信号と出力信号との間の位相周波数差を検出し
て、この位相周波数差を示すパルス状の上昇指示信号Ｕ
Ｐ＃および下降指示信号ＤＮを生成する。チャージポン
プ回路５０′は、上昇指示信号ＵＰ＃に応答して、ルー
プフィルタ７０′へ制御電流Ｉpcを流出して第１および
第２のコンデンサ部Ｃ′0 およびＣ1 に電荷を充電す
る。また、チャージポンプ回路５０′は、下降指示信号
ＤＮに応答して、ループフィルタ７０′から制御電流Ｉ
pcを流入して第１および第２のコンデンサ部Ｃ′0 およ
びＣ1 に蓄えられた電荷を放電する。
【００１２】チャージポンプ回路５０′は、第１の定電
流源５１′と、第１のトランジスタスイッチング手段と
して働く第１のＰチャネル金属酸化膜半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）５２′と、第２の定電流源
５３′と、第２のトランジスタスイッチング手段として
働く第１のＮチャネルＭＯＳＦＥＴ５４′とを備えてい
る。
流源５１′と、第１のトランジスタスイッチング手段と
して働く第１のＰチャネル金属酸化膜半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）５２′と、第２の定電流源
５３′と、第２のトランジスタスイッチング手段として
働く第１のＮチャネルＭＯＳＦＥＴ５４′とを備えてい
る。
【００１３】第１の定電流源５１′は正電源端子１４に
接続されており、この正電源端子１４から制御電流Ｉpc
を流す。第１のＰチャネルＭＯＳＦＥＴ５２′は、正電
源端子１４と出力端子５５′との間に接続されており、
上昇指示信号ＵＰ＃に応答して、制御電流Ｉpcの出力端
子５５′への流出を制御している。第１のＰチャネルＭ
ＯＳＦＥＴ５２′において、ソースは第１の定電流源５
１′に接続され、ゲートには上昇指示信号ＵＰ＃が供給
され、ドレインは出力端子５５′に接続されている。主
下降定電流源５３′は接地端子１５に接続されており、
この接地端子１５へ制御電流Ｉpcを流す。第１のＮチャ
ネルＭＯＳＦＥＴ５４′は、第２の定電流源５３′と出
力端子５５′との間に接続されており、下降指示信号Ｄ
Ｎに応答して、制御電流Ｉpcの出力端子５５′からの流
入を制御している。第１のＮチャネルＭＯＳＦＥＴ５
４′において、ソースは第２の定電流源５３′に接続さ
れ、ゲートには下降指示信号ＤＮが供給され、ドレイン
は出力端子５５′に接続されている。
接続されており、この正電源端子１４から制御電流Ｉpc
を流す。第１のＰチャネルＭＯＳＦＥＴ５２′は、正電
源端子１４と出力端子５５′との間に接続されており、
上昇指示信号ＵＰ＃に応答して、制御電流Ｉpcの出力端
子５５′への流出を制御している。第１のＰチャネルＭ
ＯＳＦＥＴ５２′において、ソースは第１の定電流源５
１′に接続され、ゲートには上昇指示信号ＵＰ＃が供給
され、ドレインは出力端子５５′に接続されている。主
下降定電流源５３′は接地端子１５に接続されており、
この接地端子１５へ制御電流Ｉpcを流す。第１のＮチャ
ネルＭＯＳＦＥＴ５４′は、第２の定電流源５３′と出
力端子５５′との間に接続されており、下降指示信号Ｄ
Ｎに応答して、制御電流Ｉpcの出力端子５５′からの流
入を制御している。第１のＮチャネルＭＯＳＦＥＴ５
４′において、ソースは第２の定電流源５３′に接続さ
れ、ゲートには下降指示信号ＤＮが供給され、ドレイン
は出力端子５５′に接続されている。
【００１４】このような構成のチャージポンプ回路５
０′において、第１のＰチャネルＭＯＳＦＥＴ５２′お
よび第１のＮチャネルＭＯＳＦＥＴ５４′のオン／オフ
動作によって、ループフィルタ７０′に対して制御電流
Ｉpcの流出／流入を行っている。換言すれば、位相比較
器４０から供給される上昇指示信号ＵＰ＃および下降指
示信号ＤＮのパルスの幅に応じて、チャージポンプ回路
５０´は電荷をループフィルタ７０′に送ったり、電荷
をループフィルタ７０′から取り出したりする動作を行
う。ループフィルタ７０′から出力される制御電圧によ
って、電圧制御型発振器２０から発生される発振信号の
発振周波数が変化する。
０′において、第１のＰチャネルＭＯＳＦＥＴ５２′お
よび第１のＮチャネルＭＯＳＦＥＴ５４′のオン／オフ
動作によって、ループフィルタ７０′に対して制御電流
Ｉpcの流出／流入を行っている。換言すれば、位相比較
器４０から供給される上昇指示信号ＵＰ＃および下降指
示信号ＤＮのパルスの幅に応じて、チャージポンプ回路
５０´は電荷をループフィルタ７０′に送ったり、電荷
をループフィルタ７０′から取り出したりする動作を行
う。ループフィルタ７０′から出力される制御電圧によ
って、電圧制御型発振器２０から発生される発振信号の
発振周波数が変化する。
【００１５】このような構成のＰＬＬ回路はデータセパ
レータ型ＰＬＬと呼ばれ、入力信号（データ）の変化点
に分周器３０の出力信号が同期する。すなわち、分周器
３０の出力信号がデータを再生するるためのクロック信
号ＰＬＣＫとして使用される。
レータ型ＰＬＬと呼ばれ、入力信号（データ）の変化点
に分周器３０の出力信号が同期する。すなわち、分周器
３０の出力信号がデータを再生するるためのクロック信
号ＰＬＣＫとして使用される。
【００１６】このような構成のＰＬＬ回路をＣＤ−ＲＯ
Ｍドライブのクロック再生回路として使用して速度切り
換えをする際には、ループフィルタ７０′を構成する第
１および第２のコンデンサ部Ｃ′0 およびＣ1 の容量値
と分周器３０の分周比Ｎを切り換える必要がある。ここ
で、「速度」とは、ＣＤ−ＲＯＭなどのメディアからピ
ックアップや高周波増幅器などを通してシリアルに入力
されるデータの転送速度のことをいう。また、「速度切
り換え」とは、データの転送速度を速くしたり遅くした
りと切り換えることをいう。データの読み出し速度が高
い程、上記容量値を小さく、分周比／Ｎも小さくして、
ＰＬＬ回路のオープンループゲインのコーナー周波数を
高域に、ユニティゲイン周波数を高く設定することが、
ＰＬＬ回路の時定数切り換えの一般的な手法である。Ｃ
Ｄ−ＲＯＭでは、データの転送速度は下記の表１で表さ
れる。
Ｍドライブのクロック再生回路として使用して速度切り
換えをする際には、ループフィルタ７０′を構成する第
１および第２のコンデンサ部Ｃ′0 およびＣ1 の容量値
と分周器３０の分周比Ｎを切り換える必要がある。ここ
で、「速度」とは、ＣＤ−ＲＯＭなどのメディアからピ
ックアップや高周波増幅器などを通してシリアルに入力
されるデータの転送速度のことをいう。また、「速度切
り換え」とは、データの転送速度を速くしたり遅くした
りと切り換えることをいう。データの読み出し速度が高
い程、上記容量値を小さく、分周比／Ｎも小さくして、
ＰＬＬ回路のオープンループゲインのコーナー周波数を
高域に、ユニティゲイン周波数を高く設定することが、
ＰＬＬ回路の時定数切り換えの一般的な手法である。Ｃ
Ｄ−ＲＯＭでは、データの転送速度は下記の表１で表さ
れる。
【００１７】
【表１】 ここで、左欄のＸ１，Ｘ２，Ｘ４，Ｘ８，Ｘ１２は、そ
れぞれ、１倍速ドライブ（標準速ドライブ）、２倍速ド
ライブ、４倍速ドライブ、８倍速ドライブ、１２倍速ド
ライブを示している。
れぞれ、１倍速ドライブ（標準速ドライブ）、２倍速ド
ライブ、４倍速ドライブ、８倍速ドライブ、１２倍速ド
ライブを示している。
【００１８】なお、本発明に関連する先行技術として、
特開平３−２９５３１６号公報には、位相比較器の回路
構成を変更せずにしかも高抵抗等の特殊部品を用いるこ
となく位相比較器の動作点を容易に不感帯の外に設定す
ることができるようにした「ＰＬＬ回路」が開示されて
いる。すなわち、この先行技術は、電圧制御型発振器の
発振出力を分周器を介して位相比較器に帰還し、この位
相比較器で上記帰還信号を基準信号とを位相比較してそ
の比較出力に応じてループフィルタから制御電圧を発生
し前記電圧制御型発振器に供給するＰＬＬ回路におい
て、前記基準信号または帰還信号に同期して、前記ルー
プフィルタの蓄積電荷量を前記位相比較器とは独立して
制御するための付加回路を備えたことを特徴とするＰＬ
Ｌ回路である。
特開平３−２９５３１６号公報には、位相比較器の回路
構成を変更せずにしかも高抵抗等の特殊部品を用いるこ
となく位相比較器の動作点を容易に不感帯の外に設定す
ることができるようにした「ＰＬＬ回路」が開示されて
いる。すなわち、この先行技術は、電圧制御型発振器の
発振出力を分周器を介して位相比較器に帰還し、この位
相比較器で上記帰還信号を基準信号とを位相比較してそ
の比較出力に応じてループフィルタから制御電圧を発生
し前記電圧制御型発振器に供給するＰＬＬ回路におい
て、前記基準信号または帰還信号に同期して、前記ルー
プフィルタの蓄積電荷量を前記位相比較器とは独立して
制御するための付加回路を備えたことを特徴とするＰＬ
Ｌ回路である。
【００１９】
【発明が解決しようとする課題】しかしながら、図４に
示した従来のＰＬＬ回路をＣＲ−ＲＯＭドライブのクロ
ック再生回路として使用した場合、次のような欠点があ
る。すなわち、１倍速でデータを読み出す場合、コーナ
ー周波数が最も低く設定される。コーナー周波数を３．
５ｋＨｚ、ループフィルタ７０′を構成する抵抗器Ｒ1
の抵抗値を１５ｋΩとした場合、ループフィルタ７０′
を構成する１次側コンデンサＣ′0 の容量値としては３
０００ｐＦが必要となる。この容量値は１次側コンデン
サＣ′0 をＬＳＩに内蔵するには大きすぎる値である。
そのため、ループフィルタ７０′を構成する１次側コン
デンサＣ′0 を外付けにする必要がある。速度互換型Ｃ
Ｒ−ＲＯＭドライブにおいて、速度切り換えする場合に
は、２倍速でコーナー周波数を１倍速のそれの倍にし
て、ループフィルタ７０′を構成する１次側コンデンサ
Ｃ′0 の容量値としては１５００ｐＦが必要となる。同
様に、４倍速では７５０ｐＦ、８倍速では３７５ｐＦ、
１２倍速では２５０ｐＦの容量値が必要となる。したが
って、１２倍速より下のＣＬＶ速度では、ループフィル
タ７０′を構成する１次側コンデンサＣ′0 をＬＳＩに
内蔵化することは難しい。
示した従来のＰＬＬ回路をＣＲ−ＲＯＭドライブのクロ
ック再生回路として使用した場合、次のような欠点があ
る。すなわち、１倍速でデータを読み出す場合、コーナ
ー周波数が最も低く設定される。コーナー周波数を３．
５ｋＨｚ、ループフィルタ７０′を構成する抵抗器Ｒ1
の抵抗値を１５ｋΩとした場合、ループフィルタ７０′
を構成する１次側コンデンサＣ′0 の容量値としては３
０００ｐＦが必要となる。この容量値は１次側コンデン
サＣ′0 をＬＳＩに内蔵するには大きすぎる値である。
そのため、ループフィルタ７０′を構成する１次側コン
デンサＣ′0 を外付けにする必要がある。速度互換型Ｃ
Ｒ−ＲＯＭドライブにおいて、速度切り換えする場合に
は、２倍速でコーナー周波数を１倍速のそれの倍にし
て、ループフィルタ７０′を構成する１次側コンデンサ
Ｃ′0 の容量値としては１５００ｐＦが必要となる。同
様に、４倍速では７５０ｐＦ、８倍速では３７５ｐＦ、
１２倍速では２５０ｐＦの容量値が必要となる。したが
って、１２倍速より下のＣＬＶ速度では、ループフィル
タ７０′を構成する１次側コンデンサＣ′0 をＬＳＩに
内蔵化することは難しい。
【００２０】したがって、本発明の課題は、ループフィ
ルタを構成する１次側コンデンサをＬＳＩに内蔵化する
ことが可能な制御電圧生成回路を提供することにある。
ルタを構成する１次側コンデンサをＬＳＩに内蔵化する
ことが可能な制御電圧生成回路を提供することにある。
【００２１】なお、上述した先行技術は、位相比較器の
動作点を容易に不感帯の外に設定するようにした技術思
想を開示するのみで、ループフィルタを構成する１次側
コンデンサの容量値を小さくしようとする本発明とは全
く目的が異なる。
動作点を容易に不感帯の外に設定するようにした技術思
想を開示するのみで、ループフィルタを構成する１次側
コンデンサの容量値を小さくしようとする本発明とは全
く目的が異なる。
【００２２】
【課題を解決するための手段】本発明による制御電圧生
成回路は、ＰＬＬ回路に使用される制御電圧生成回路で
あって、位相比較器から供給される上昇指示信号および
下降指示信号に応答して電圧制御型発振器用の制御電圧
を生成する制御電圧生成回路において、上昇指示信号お
よび前記下降指示信号に応答して、主制御電流を流出／
流入する主電流制御部と、上昇指示信号および下降指示
信号に応答して、主制御電流よりも小さい補助制御電流
を流出／流入する補助電流制御部と、主電流制御部と補
助電流制御部と電圧制御型発振器とに接続され、主制御
電流と補助制御電流とに基づいて制御電圧を発生するル
ープフィルタとを有し、このループフィルタは、補助制
御電流が流出／流入されて１次側電圧を生成する１次側
コンデンサと、１次側電圧を１次側電流に変換する電圧
電流変換器と、１次側電流と主制御電流とが流出／流入
される２次側コンデンサと、２次側コンデンサに並列に
接続された抵抗器とを備え、抵抗器の両端電圧を制御電
圧として出力することを特徴とする。
成回路は、ＰＬＬ回路に使用される制御電圧生成回路で
あって、位相比較器から供給される上昇指示信号および
下降指示信号に応答して電圧制御型発振器用の制御電圧
を生成する制御電圧生成回路において、上昇指示信号お
よび前記下降指示信号に応答して、主制御電流を流出／
流入する主電流制御部と、上昇指示信号および下降指示
信号に応答して、主制御電流よりも小さい補助制御電流
を流出／流入する補助電流制御部と、主電流制御部と補
助電流制御部と電圧制御型発振器とに接続され、主制御
電流と補助制御電流とに基づいて制御電圧を発生するル
ープフィルタとを有し、このループフィルタは、補助制
御電流が流出／流入されて１次側電圧を生成する１次側
コンデンサと、１次側電圧を１次側電流に変換する電圧
電流変換器と、１次側電流と主制御電流とが流出／流入
される２次側コンデンサと、２次側コンデンサに並列に
接続された抵抗器とを備え、抵抗器の両端電圧を制御電
圧として出力することを特徴とする。
【００２３】また、本発明によるＰＬＬ回路は、パルス
状の上昇指示信号および下降指示信号に応答して制御電
圧を生成する制御電圧生成回路と；制御電圧に応答し
て、発振周波数をもつ発振信号を発生する電圧制御型発
振器と；発振信号を分周比に基づいて分周し、分周した
信号を出力信号として生成する分周器と；入力周波数を
もつ入力信号と出力信号とを受け、入力信号と出力信号
との間の位相周波数差を検出して、位相周波数差を示す
パルス状の上昇指示信号および下降指示信号を生成する
位相比較器と；を備えたＰＬＬ回路において、制御電圧
生成回路は、上昇指示信号および下降指示信号に応答し
て、主制御電流を流出／流入する主電流制御部と、上昇
指示信号および下降指示信号に応答して、主制御電流よ
り小さい補助制御電流を流出／流入する補助電流制御部
と、主電流制御部と補助電流制御部と電圧制御型発振器
とに接続され、主制御電流と補助制御電流とに基づいて
制御電圧を発生するループフィルタであって、補助制御
電流が流出／流入されて１次側電圧を生成する１次側コ
ンデンサと、１次側電圧を１次側電流に変換する電圧電
流変換器と、１次側電流と主制御電流とが流出／流入さ
れる２次側コンデンサと、２次側コンデンサに並列に接
続された抵抗器とを備え、抵抗器の両端電圧を制御電圧
として出力する前記ループフィルタと、を備えたことを
特徴とする。
状の上昇指示信号および下降指示信号に応答して制御電
圧を生成する制御電圧生成回路と；制御電圧に応答し
て、発振周波数をもつ発振信号を発生する電圧制御型発
振器と；発振信号を分周比に基づいて分周し、分周した
信号を出力信号として生成する分周器と；入力周波数を
もつ入力信号と出力信号とを受け、入力信号と出力信号
との間の位相周波数差を検出して、位相周波数差を示す
パルス状の上昇指示信号および下降指示信号を生成する
位相比較器と；を備えたＰＬＬ回路において、制御電圧
生成回路は、上昇指示信号および下降指示信号に応答し
て、主制御電流を流出／流入する主電流制御部と、上昇
指示信号および下降指示信号に応答して、主制御電流よ
り小さい補助制御電流を流出／流入する補助電流制御部
と、主電流制御部と補助電流制御部と電圧制御型発振器
とに接続され、主制御電流と補助制御電流とに基づいて
制御電圧を発生するループフィルタであって、補助制御
電流が流出／流入されて１次側電圧を生成する１次側コ
ンデンサと、１次側電圧を１次側電流に変換する電圧電
流変換器と、１次側電流と主制御電流とが流出／流入さ
れる２次側コンデンサと、２次側コンデンサに並列に接
続された抵抗器とを備え、抵抗器の両端電圧を制御電圧
として出力する前記ループフィルタと、を備えたことを
特徴とする。
【００２４】さらに、本発明によるＣＤ−ＲＯＭドライ
ブは、上記ＰＬＬ回路を、ＣＤ−ＲＯＭから読み取った
データを再生するためクロック再生回路として使用した
ことを特徴とする。
ブは、上記ＰＬＬ回路を、ＣＤ−ＲＯＭから読み取った
データを再生するためクロック再生回路として使用した
ことを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２６】図１を参照すると、本発明の一実施形態に
よるＰＬＬ回路は、制御電圧生成回路の構成が図４に示
すものと相違している点を除いて、図４に示されたもの
と同様の構成を有する。したがって、制御電圧生成回路
に１０の参照符号を付し、図４に示されたものと同様の
機能を有するものには同一の参照符号を付して、それら
の説明を省略し、以下では、相違点のみについて詳細に
説明する。
よるＰＬＬ回路は、制御電圧生成回路の構成が図４に示
すものと相違している点を除いて、図４に示されたもの
と同様の構成を有する。したがって、制御電圧生成回路
に１０の参照符号を付し、図４に示されたものと同様の
機能を有するものには同一の参照符号を付して、それら
の説明を省略し、以下では、相違点のみについて詳細に
説明する。
【００２７】制御電圧生成回路１０は主電流制御部５０
と、補助電流制御部６０と、ループフィルタ７０とから
構成されている。主電流制御部５０は上昇指示信号ＵＰ
＃および下降指示信号ＤＮに応答して、主制御電流Ｉｒ
を流出／流入する。補助電流制御部６０は上昇指示信号
ＵＰ＃および下降指示信号ＤＮに応答して、主制御電流
よりも小さい補助制御電流を流出／流入する。ループフ
ィルタ７０は、主電流制御部５０と補助電流制御部６０
と電圧制御型発振器２０とに接続されており、後述する
ように、主制御電流と補助制御電流とに基づいて制御電
圧を発生する。
と、補助電流制御部６０と、ループフィルタ７０とから
構成されている。主電流制御部５０は上昇指示信号ＵＰ
＃および下降指示信号ＤＮに応答して、主制御電流Ｉｒ
を流出／流入する。補助電流制御部６０は上昇指示信号
ＵＰ＃および下降指示信号ＤＮに応答して、主制御電流
よりも小さい補助制御電流を流出／流入する。ループフ
ィルタ７０は、主電流制御部５０と補助電流制御部６０
と電圧制御型発振器２０とに接続されており、後述する
ように、主制御電流と補助制御電流とに基づいて制御電
圧を発生する。
【００２８】詳細に説明すると、主電流制御部５０は主
出力端子５５を持ち、第１の主定電流源５１と、第１の
主トランジスタスイッチング手段として働く第１のＰチ
ャネルＭＯＳＦＥＴ５２と、第２の主定電流源５３と、
第２の主トランジスタスイッチング手段として働く第１
のＮチャネルＭＯＳＦＥＴ５４とを備えている。
出力端子５５を持ち、第１の主定電流源５１と、第１の
主トランジスタスイッチング手段として働く第１のＰチ
ャネルＭＯＳＦＥＴ５２と、第２の主定電流源５３と、
第２の主トランジスタスイッチング手段として働く第１
のＮチャネルＭＯＳＦＥＴ５４とを備えている。
【００２９】第１の主定電流源５１は正電源端子１４に
接続されており、この正電源端子１４から主制御電流Ｉ
ｒを流す。第１のＰチャネルＭＯＳＦＥＴ５２は、第１
の定電流源５１と主出力端子５５との間に接続されてお
り、上昇指示信号ＵＰ＃に応答して、主制御電流Ｉｒの
ループフィルタ７０への流出を制御している。第１のＰ
チャネルＭＯＳＦＥＴ５２において、ソースは第１の主
定電流源５１に接続され、ゲートには上昇指示信号ＵＰ
＃が供給され、ドレインは主出力端子５５に接続されて
いる。第２の主定電流源５３は接地端子１５に接続され
ており、この接地端子１５へ主制御電流Ｉｒを流す。第
１のＮチャネルＭＯＳＦＥＴ５４は、第２の主定電流源
５３と主出力端子５５との間に接続されており、下降指
示信号ＤＮに応答して、主制御電流Ｉｒのループフィル
タ７０からの流入を制御している。第１のＮチャネルＭ
ＯＳＦＥＴ５４において、ソースは第２の主定電流源５
３に接続され、ゲートには下降指示信号ＤＮが供給さ
れ、ドレインは記主出力端子５５に接続されている。す
なわち、主出力端子５５（第１のＰチャネルＭＯＳＦＥ
Ｔ５２および第１のＮチャネルＭＯＳＦＥＴ５４のドレ
イン）で主制御電流Ｉｒの流出／流入を行っている。
接続されており、この正電源端子１４から主制御電流Ｉ
ｒを流す。第１のＰチャネルＭＯＳＦＥＴ５２は、第１
の定電流源５１と主出力端子５５との間に接続されてお
り、上昇指示信号ＵＰ＃に応答して、主制御電流Ｉｒの
ループフィルタ７０への流出を制御している。第１のＰ
チャネルＭＯＳＦＥＴ５２において、ソースは第１の主
定電流源５１に接続され、ゲートには上昇指示信号ＵＰ
＃が供給され、ドレインは主出力端子５５に接続されて
いる。第２の主定電流源５３は接地端子１５に接続され
ており、この接地端子１５へ主制御電流Ｉｒを流す。第
１のＮチャネルＭＯＳＦＥＴ５４は、第２の主定電流源
５３と主出力端子５５との間に接続されており、下降指
示信号ＤＮに応答して、主制御電流Ｉｒのループフィル
タ７０からの流入を制御している。第１のＮチャネルＭ
ＯＳＦＥＴ５４において、ソースは第２の主定電流源５
３に接続され、ゲートには下降指示信号ＤＮが供給さ
れ、ドレインは記主出力端子５５に接続されている。す
なわち、主出力端子５５（第１のＰチャネルＭＯＳＦＥ
Ｔ５２および第１のＮチャネルＭＯＳＦＥＴ５４のドレ
イン）で主制御電流Ｉｒの流出／流入を行っている。
【００３０】補助電流制御部６０は補助出力端子６５を
持ち、第１の補助定電流源６１と、第１の補助トランジ
スタスイッチング手段として動作する第２のＰチャネル
ＭＯＳＦＥＴ６２と、第２の補助定電流源６３と、第２
の補助トランジスタスイッチング手段として動作する第
２のＮチャネルＭＯＳＦＥＴ６４とを有する。
持ち、第１の補助定電流源６１と、第１の補助トランジ
スタスイッチング手段として動作する第２のＰチャネル
ＭＯＳＦＥＴ６２と、第２の補助定電流源６３と、第２
の補助トランジスタスイッチング手段として動作する第
２のＮチャネルＭＯＳＦＥＴ６４とを有する。
【００３１】第１の補助定電流源６１は正電源端子１４
に接続されており、この正電源端子から補助制御電流Ｉ
ｃを流す。第２のＰチャネルＭＯＳＦＥＴ６２は、第１
の補助定電流源６１と補助出力端子６５との間に接続さ
れており、上昇指示信号ＵＰ＃に応答して、補助制御電
流Ｉｃのループフィルタ７０への流出を制御している。
第２のＰチャネルＭＯＳＦＥＴ６２において、ソースは
第１の補助定電流源６１に接続され、ゲートには上昇指
示信号ＵＰ＃が供給され、ドレインは補助出力端子６５
に接続されている。第２の補助定電流源６３は接地端子
１５に接続されており、接地端子１５へ補助制御電流Ｉ
ｃを流す。第２のＮチャネルＭＯＳＦＥＴ６４は第２の
補助定電流源６３と補助出力端子６５との間に接続され
ており、下降指示信号ＤＮに応答して、補助制御電流Ｉ
ｃのループフィルタ７０からの流入を制御する。第２の
ＮチャネルＭＯＳＦＥＴ６４において、ソースは第２の
補助定電流源６３に接続され、ゲートには下降指示信号
ＤＮが供給され、ドレインは補助出力端子６５に接続さ
れている。すなわち、補助出力端子６５（第２のＰチャ
ネルＭＯＳＦＥＴ６２および第２のＮチャネルＭＯＳＦ
ＥＴ６４のドレイン）で補助制御電流Ｉｒの流出／流入
を行っている。
に接続されており、この正電源端子から補助制御電流Ｉ
ｃを流す。第２のＰチャネルＭＯＳＦＥＴ６２は、第１
の補助定電流源６１と補助出力端子６５との間に接続さ
れており、上昇指示信号ＵＰ＃に応答して、補助制御電
流Ｉｃのループフィルタ７０への流出を制御している。
第２のＰチャネルＭＯＳＦＥＴ６２において、ソースは
第１の補助定電流源６１に接続され、ゲートには上昇指
示信号ＵＰ＃が供給され、ドレインは補助出力端子６５
に接続されている。第２の補助定電流源６３は接地端子
１５に接続されており、接地端子１５へ補助制御電流Ｉ
ｃを流す。第２のＮチャネルＭＯＳＦＥＴ６４は第２の
補助定電流源６３と補助出力端子６５との間に接続され
ており、下降指示信号ＤＮに応答して、補助制御電流Ｉ
ｃのループフィルタ７０からの流入を制御する。第２の
ＮチャネルＭＯＳＦＥＴ６４において、ソースは第２の
補助定電流源６３に接続され、ゲートには下降指示信号
ＤＮが供給され、ドレインは補助出力端子６５に接続さ
れている。すなわち、補助出力端子６５（第２のＰチャ
ネルＭＯＳＦＥＴ６２および第２のＮチャネルＭＯＳＦ
ＥＴ６４のドレイン）で補助制御電流Ｉｒの流出／流入
を行っている。
【００３２】ここでは、主電流制御部５０を主チャージ
ポンプ回路とも呼び、補助電流制御部６０を補助チェー
ジポンプ回路とも呼ぶことにする。したがって、主制御
電流Ｉｒは主チャージポンプ電流とも呼ばれ、補助制御
電流Ｉｃは補助チャージポンプ電流と呼ばれる。
ポンプ回路とも呼び、補助電流制御部６０を補助チェー
ジポンプ回路とも呼ぶことにする。したがって、主制御
電流Ｉｒは主チャージポンプ電流とも呼ばれ、補助制御
電流Ｉｃは補助チャージポンプ電流と呼ばれる。
【００３３】ループフィルタ７０は、１次側コンデンサ
Ｃ0 と、２次側コンデンサＣ1 と、抵抗器Ｒ1 と、電圧
電流変換器７１とを備えている。１次側コンデンサＣ0
は、補助電流制御部６０の補助出力端子６５と接地端子
１５との間に接続されており、補助制御電流Ｉｃが流出
／流入されて１次側電圧を生成する。電圧電流変換器７
１は１次側電圧を１次側電流に変換する。電圧電流変換
器７１の出力端は主電流制御部５０の主出力端子５５に
接続されている。２次側コンデンサＣ1 は、電圧電流変
換器７１の出力端（主電流制御部５０の主出力端子５
５）と接地端子１５との間に接続されており、１次側電
流と主制御電流Ｉｒとが流出／流入される。抵抗器Ｒ1
は、この２次側コンデンサＣ1 に並列に接続されてお
り、抵抗器Ｒ1 の両端電圧は制御電圧として出力端子１
３から電圧制御発振器３０へ供給される。
Ｃ0 と、２次側コンデンサＣ1 と、抵抗器Ｒ1 と、電圧
電流変換器７１とを備えている。１次側コンデンサＣ0
は、補助電流制御部６０の補助出力端子６５と接地端子
１５との間に接続されており、補助制御電流Ｉｃが流出
／流入されて１次側電圧を生成する。電圧電流変換器７
１は１次側電圧を１次側電流に変換する。電圧電流変換
器７１の出力端は主電流制御部５０の主出力端子５５に
接続されている。２次側コンデンサＣ1 は、電圧電流変
換器７１の出力端（主電流制御部５０の主出力端子５
５）と接地端子１５との間に接続されており、１次側電
流と主制御電流Ｉｒとが流出／流入される。抵抗器Ｒ1
は、この２次側コンデンサＣ1 に並列に接続されてお
り、抵抗器Ｒ1 の両端電圧は制御電圧として出力端子１
３から電圧制御発振器３０へ供給される。
【００３４】図１に示すように、２次側コンデンサＣ1
は、並列接続された３個のコンデンサＣ1-1 ，Ｃ1-2 ，
Ｃ1-3 と、２個のスイッチ回路から構成されており、ス
イッチ回路を開閉することにより、２次側コンデンサＣ
1 の容量値を選択することができる。すなわち、２次側
コンデンサＣ1 はその容量値を可変することができる。
は、並列接続された３個のコンデンサＣ1-1 ，Ｃ1-2 ，
Ｃ1-3 と、２個のスイッチ回路から構成されており、ス
イッチ回路を開閉することにより、２次側コンデンサＣ
1 の容量値を選択することができる。すなわち、２次側
コンデンサＣ1 はその容量値を可変することができる。
【００３５】このような構成によれば、後で詳細に説明
するように、主制御電流Ｉｒでコーナー周波数のＲ側を
決めているので、見かけ上の抵抗値を大きく設定でき、
その代わりにループフィルタ７０を構成する１次側コン
デンサＣ0 の容量値を小さく設定できるので、制御電圧
生成回路１０（ループフィルタ７０）をＬＳＩ化するこ
とが可能となる。さらに、速度の切り換えで生じるコー
ナー周波数のＣ側の変更を補助制御電流Ｉｃを可変して
補うことができる。従って、ループフィルタ７０を構成
する１次側コンデンサＣ0 を１個のコンデンサで代用す
ることができる。
するように、主制御電流Ｉｒでコーナー周波数のＲ側を
決めているので、見かけ上の抵抗値を大きく設定でき、
その代わりにループフィルタ７０を構成する１次側コン
デンサＣ0 の容量値を小さく設定できるので、制御電圧
生成回路１０（ループフィルタ７０）をＬＳＩ化するこ
とが可能となる。さらに、速度の切り換えで生じるコー
ナー周波数のＣ側の変更を補助制御電流Ｉｃを可変して
補うことができる。従って、ループフィルタ７０を構成
する１次側コンデンサＣ0 を１個のコンデンサで代用す
ることができる。
【００３６】次に、図１に示したＰＬＬ回路のオープン
ループゲイン（開ループ伝達関数）と図４に示した従来
のＰＬＬ回路のオープンループゲイン（開ループ伝達関
数）とを等しくできることを証明する。
ループゲイン（開ループ伝達関数）と図４に示した従来
のＰＬＬ回路のオープンループゲイン（開ループ伝達関
数）とを等しくできることを証明する。
【００３７】最初に、図４に示した従来のＰＬＬ回路の
オープンループゲインＫ′o を求める。そのために、Ｐ
ＬＬ回路を構成する各構成要素を規定する定数を以下に
述べるように仮定する。位相比較器４０のゲインをＫpc
［Ｖ／ｒａｄ］で表す。チャージポンプ回路５０′の制
御電流をＩpc［Ａ］で表す。ループフィルタ７０′を構
成する抵抗器Ｒ1 の抵抗値をＲ1 ［Ω］で表す。ループ
フィルタ７０′を構成する１次側コンデンサＣ′0 の容
量値をＣ′0 ［Ｆ］で表す。ループフィルタ７０′を構
成する２次側コンデンサＣ1 の容量値をＣ1 ［Ｆ］で表
す。電圧制御型発振器２０のゲインをＫvco ［ｒａｄ／
Ｖ］で表す。分周器３０の分周比を（１／Ｎ）で表す。
このとき、ループフィルタ７０′のインピーダンスＺ
LPF は、下記の数式１で表される。
オープンループゲインＫ′o を求める。そのために、Ｐ
ＬＬ回路を構成する各構成要素を規定する定数を以下に
述べるように仮定する。位相比較器４０のゲインをＫpc
［Ｖ／ｒａｄ］で表す。チャージポンプ回路５０′の制
御電流をＩpc［Ａ］で表す。ループフィルタ７０′を構
成する抵抗器Ｒ1 の抵抗値をＲ1 ［Ω］で表す。ループ
フィルタ７０′を構成する１次側コンデンサＣ′0 の容
量値をＣ′0 ［Ｆ］で表す。ループフィルタ７０′を構
成する２次側コンデンサＣ1 の容量値をＣ1 ［Ｆ］で表
す。電圧制御型発振器２０のゲインをＫvco ［ｒａｄ／
Ｖ］で表す。分周器３０の分周比を（１／Ｎ）で表す。
このとき、ループフィルタ７０′のインピーダンスＺ
LPF は、下記の数式１で表される。
【００３８】
【数１】 ここで、Ｓはラプラス演算子である。
【００３９】従って、図４に示した従来のＰＬＬ回路の
オープンループゲインＫ′o は、下記の数式２で表され
る。
オープンループゲインＫ′o は、下記の数式２で表され
る。
【００４０】
【数２】 一般に、１次側コンデンサＣ′0 の容量値Ｃ′0 は１
０，０００［ｐＦ］程度であるのに対して、２次側コン
デンサＣ1 の容量値Ｃ1 は１０［ｐＦ］程度である。し
たがって、Ｃ′0 ＞＞Ｃ1 とすると、上記数式２は下記
の数式３に近似できる。
０，０００［ｐＦ］程度であるのに対して、２次側コン
デンサＣ1 の容量値Ｃ1 は１０［ｐＦ］程度である。し
たがって、Ｃ′0 ＞＞Ｃ1 とすると、上記数式２は下記
の数式３に近似できる。
【００４１】
【数３】 次に、図１に示したＰＬＬ回路のオープンループゲイン
Ｋo を求める。そのために、ＰＬＬ回路を構成する各構
成要素を規定する定数を以下に述べるように仮定する。
位相比較器４０のゲインをＫpc［Ｖ／ｒａｄ］で表す。
主電流制御部（主チャージポンプ回路）５０の主制御電
流をＩｒ［Ａ］で表す。補助電流制御部（補助チャージ
ポンプ回路）６０の補助制御電流をＩｃ［Ａ］で表す。
ループフィルタ７０を構成する抵抗器Ｒ1 の抵抗値をＲ
1 ［Ω］で表す。ループフィルタ７０を構成する１次側
コンデンサＣ0 の容量値をＣ0 ［Ｆ］で表す。ループフ
ィルタ７０を構成する２次側コンデンサＣ1 の容量値を
Ｃ1 ［Ｆ］で表す。ループフィルタ７０を構成する電圧
電流変換器７１のコンダクタンスをｇmo［１／Ω］で表
す。電圧制御型発振器２０のゲインをＫvco ［ｒａｄ／
Ｖ］で表す。分周器３０の分周比を（１／Ｎ）で表す。
Ｋo を求める。そのために、ＰＬＬ回路を構成する各構
成要素を規定する定数を以下に述べるように仮定する。
位相比較器４０のゲインをＫpc［Ｖ／ｒａｄ］で表す。
主電流制御部（主チャージポンプ回路）５０の主制御電
流をＩｒ［Ａ］で表す。補助電流制御部（補助チャージ
ポンプ回路）６０の補助制御電流をＩｃ［Ａ］で表す。
ループフィルタ７０を構成する抵抗器Ｒ1 の抵抗値をＲ
1 ［Ω］で表す。ループフィルタ７０を構成する１次側
コンデンサＣ0 の容量値をＣ0 ［Ｆ］で表す。ループフ
ィルタ７０を構成する２次側コンデンサＣ1 の容量値を
Ｃ1 ［Ｆ］で表す。ループフィルタ７０を構成する電圧
電流変換器７１のコンダクタンスをｇmo［１／Ω］で表
す。電圧制御型発振器２０のゲインをＫvco ［ｒａｄ／
Ｖ］で表す。分周器３０の分周比を（１／Ｎ）で表す。
【００４２】ループフィルタ７０を構成する２次側コン
デンサＣ1 と抵抗器Ｒ1 の並列回路部分のインピーダン
スＺgmo は下記の数式４で表される。
デンサＣ1 と抵抗器Ｒ1 の並列回路部分のインピーダン
スＺgmo は下記の数式４で表される。
【００４３】
【数４】 上記数式４を利用して制御電圧生成回路１０の出力端子
１３で発生する電圧Ｖgmo は、下記の数式５で表され
る。
１３で発生する電圧Ｖgmo は、下記の数式５で表され
る。
【００４４】
【数５】 ここで、Ｉgmo は、補助電流制御部６０と、ループフィ
ルタ７０を構成する１次側コンデンサＣ0 および電圧電
流変換器７１との組み合わせ回路部分を流れる等価電流
である。この等価電流Ｉgmo は下記の数式６で表され
る。
ルタ７０を構成する１次側コンデンサＣ0 および電圧電
流変換器７１との組み合わせ回路部分を流れる等価電流
である。この等価電流Ｉgmo は下記の数式６で表され
る。
【００４５】
【数６】 又、主電流制御部（主チャージポンプ回路）５０を流れ
る主制御電流（主チャージポンプ電流）Ｉｒを次の数式
７で定める。
る主制御電流（主チャージポンプ電流）Ｉｒを次の数式
７で定める。
【００４６】
【数７】 ここで、Ｒx は回路に表れない仮想抵抗である。
【００４７】上記数式５中の（Ｉｒ＋Ｉgmo ）は、上記
数式６および数式７を利用して、下記の数式８で表され
る。
数式６および数式７を利用して、下記の数式８で表され
る。
【００４８】
【数８】 上記数式４および数式８を利用して、図１に示したＰＬ
Ｌ回路のオープンループゲインＫo は下記の数式９で表
される。
Ｌ回路のオープンループゲインＫo は下記の数式９で表
される。
【００４９】
【数９】 ここで、従来のＰＬＬ回路のオープンループゲインＫ′
o と本発明に係るＰＬＬ回路のオープンループゲインＫ
o を比較するために、それらを、再び下記の数式１０お
よび数式１１で表す。
o と本発明に係るＰＬＬ回路のオープンループゲインＫ
o を比較するために、それらを、再び下記の数式１０お
よび数式１１で表す。
【００５０】
【数１０】
【００５１】
【数１１】 上記数式１０および数式１１とを比較すると、チャージ
ポンプ回路５０′の制御電流（チャージポンプ電流）Ｉ
pcを主電流制御部（主チャージポンプ回路）５０の主制
御電流（主チャージポンプ電流）Ｉｒと等しくなる（Ｉ
pc＝Ｉｒ）ように、かつ、ループフィルタ７０′の時定
数（Ｃ′0 ・Ｒ1 ）をループフィルタ７０の時定数（Ｃ
0 ・Ｒx ）と等しくなる（Ｃ′0 ・Ｒ1 ＝Ｃ0 ・Ｒx ）
ように設計すれば、従来と本発明のＰＬＬ回路のオープ
ンループゲインＫ′o とＫo が完全に一致することが分
かる。
ポンプ回路５０′の制御電流（チャージポンプ電流）Ｉ
pcを主電流制御部（主チャージポンプ回路）５０の主制
御電流（主チャージポンプ電流）Ｉｒと等しくなる（Ｉ
pc＝Ｉｒ）ように、かつ、ループフィルタ７０′の時定
数（Ｃ′0 ・Ｒ1 ）をループフィルタ７０の時定数（Ｃ
0 ・Ｒx ）と等しくなる（Ｃ′0 ・Ｒ1 ＝Ｃ0 ・Ｒx ）
ように設計すれば、従来と本発明のＰＬＬ回路のオープ
ンループゲインＫ′o とＫo が完全に一致することが分
かる。
【００５２】次に、ＣＤ−ＲＯＭドライブにおける速度
切り換えにおいて、必要となるＰＬＬ回路のゲイン切り
換えが本発明と従来とで異なる点について説明する。特
に、本発明におけるＰＬＬ回路のループフィルタ７０を
構成する１次側コンデンサＣ0 の容量値を、従来のＰＬ
Ｌ回路のループフィルタ７０′を構成する１次側コンデ
ンサＣ′0 の容量値よりも非常に小さくできる理由につ
いて説明する。
切り換えにおいて、必要となるＰＬＬ回路のゲイン切り
換えが本発明と従来とで異なる点について説明する。特
に、本発明におけるＰＬＬ回路のループフィルタ７０を
構成する１次側コンデンサＣ0 の容量値を、従来のＰＬ
Ｌ回路のループフィルタ７０′を構成する１次側コンデ
ンサＣ′0 の容量値よりも非常に小さくできる理由につ
いて説明する。
【００５３】前述したように、ＣＲ−ＲＯＭでのデータ
転送は上記表１に示す通りである。図２は各速度でのＰ
ＬＬオープンループ特性を示すボード線図である。図２
において、横軸は周波数を示し、縦軸はゲイン（ｄＢ）
および位相（ｄｅｇ）を示す。図２に示すゲイン曲線に
おいて、低周波側で傾きが４０〔ｄＢ／ｄｅｃ〕から２
０〔ｄＢ／ｄｅｃ〕に遷移する周波数を１次側コーナー
周波数ｆc1と呼び、高周波側で傾きが２０〔ｄＢ／ｄｅ
ｃ〕から４０〔ｄＢ／ｄｅｃ〕に遷移する周波数を２次
側コーナー周波数ｆc2と呼び、ゲインが０〔ｄＢ〕のと
きの周波数をユニティゲイン周波数ｆu と呼ぶ。
転送は上記表１に示す通りである。図２は各速度でのＰ
ＬＬオープンループ特性を示すボード線図である。図２
において、横軸は周波数を示し、縦軸はゲイン（ｄＢ）
および位相（ｄｅｇ）を示す。図２に示すゲイン曲線に
おいて、低周波側で傾きが４０〔ｄＢ／ｄｅｃ〕から２
０〔ｄＢ／ｄｅｃ〕に遷移する周波数を１次側コーナー
周波数ｆc1と呼び、高周波側で傾きが２０〔ｄＢ／ｄｅ
ｃ〕から４０〔ｄＢ／ｄｅｃ〕に遷移する周波数を２次
側コーナー周波数ｆc2と呼び、ゲインが０〔ｄＢ〕のと
きの周波数をユニティゲイン周波数ｆu と呼ぶ。
【００５４】速度切り換えでは、これら３つのパラメー
タ周波数ｆc1，ｆc2，ｆu を同時に周波数軸に沿ってシ
フトする必要がある。具体的には、１倍速Ｘ１から２倍
速Ｘ２への切り換えを例に挙げると、下記の表２に示す
ように、速度が倍になった分だけ、上記３つのパラメー
タを倍にしてやれば良い。
タ周波数ｆc1，ｆc2，ｆu を同時に周波数軸に沿ってシ
フトする必要がある。具体的には、１倍速Ｘ１から２倍
速Ｘ２への切り換えを例に挙げると、下記の表２に示す
ように、速度が倍になった分だけ、上記３つのパラメー
タを倍にしてやれば良い。
【００５５】
【表２】 ここで、従来のＰＬＬ回路（図４）における３つのパラ
メータ周波数ｆc1，ｆc2，ｆu と本発明に係るＰＬＬ回
路（図１）における３つのパラメータ周波数ｆc1，
ｆc2，ｆu とを下記の表３に比較して示す。
メータ周波数ｆc1，ｆc2，ｆu と本発明に係るＰＬＬ回
路（図１）における３つのパラメータ周波数ｆc1，
ｆc2，ｆu とを下記の表３に比較して示す。
【００５６】
【表３】 また、下記の表４には、従来のＰＬＬ回路（図４）と本
発明に係るＰＬＬ回路（図１）における速度切り換え時
のパラメータ変更方法を比較して示す。
発明に係るＰＬＬ回路（図１）における速度切り換え時
のパラメータ変更方法を比較して示す。
【００５７】
【表４】 上記表４から１次側コーナー周波数ｆc1の切り換えのみ
が従来と本発明とで異なることが分かる。また、上記表
４におけるＲx は、前述した通り、回路に現れない仮想
抵抗で、上記数式７より下記の数式１２で表される。
が従来と本発明とで異なることが分かる。また、上記表
４におけるＲx は、前述した通り、回路に現れない仮想
抵抗で、上記数式７より下記の数式１２で表される。
【００５８】
【数１２】 上記数式１２より、主制御電流（主チャージポンプ電
流）Ｉｒを従来における制御電流（チャージポンプ電
流）Ｉpcと等しく一定にして、補助制御電流（補助チャ
ージポンプ電流）Ｉｃの電流値のみを可変させると、仮
想抵抗Ｒx の抵抗値が可変することが分かる。すなわ
ち、補助制御電流Ｉｃの電流値を大きくすれば仮想抵抗
Ｒx の抵抗値は小さくなり、補助制御電流Ｉｃの電流値
を小さくすれば仮想抵抗Ｒx の抵抗値は大きくなること
が分かる。
流）Ｉｒを従来における制御電流（チャージポンプ電
流）Ｉpcと等しく一定にして、補助制御電流（補助チャ
ージポンプ電流）Ｉｃの電流値のみを可変させると、仮
想抵抗Ｒx の抵抗値が可変することが分かる。すなわ
ち、補助制御電流Ｉｃの電流値を大きくすれば仮想抵抗
Ｒx の抵抗値は小さくなり、補助制御電流Ｉｃの電流値
を小さくすれば仮想抵抗Ｒx の抵抗値は大きくなること
が分かる。
【００５９】もう一度、本発明に係るＰＬＬ回路のオー
プンループゲインを示す上記数式１１に戻って考察する
と、主制御電流Ｉｒの電流値を固定で、補助制御電流Ｉ
ｃの電流値を変化させると、仮想抵抗Ｒx のみが変化す
るという仕組みになっている。つまり、仮想抵抗Ｒx は
補助制御電流Ｉｃに１対１に対応する。
プンループゲインを示す上記数式１１に戻って考察する
と、主制御電流Ｉｒの電流値を固定で、補助制御電流Ｉ
ｃの電流値を変化させると、仮想抵抗Ｒx のみが変化す
るという仕組みになっている。つまり、仮想抵抗Ｒx は
補助制御電流Ｉｃに１対１に対応する。
【００６０】これを、従来のＰＬＬ回路（図４）を構成
するループフィルタ７０′の１次側コンデンサＣ′0
と、本発明に係るＰＬＬ回路（図１）を構成するループ
フィルタ７０の１次側コンデンサＣ0 という視点で比較
してみる。上記表３より、ループフィルタ７０′の１次
側コンデンサＣ′0 とループフィルタ７０の１次側コン
デンサＣ0 は、それぞれ、下記の数式１３および数式１
４で表される。
するループフィルタ７０′の１次側コンデンサＣ′0
と、本発明に係るＰＬＬ回路（図１）を構成するループ
フィルタ７０の１次側コンデンサＣ0 という視点で比較
してみる。上記表３より、ループフィルタ７０′の１次
側コンデンサＣ′0 とループフィルタ７０の１次側コン
デンサＣ0 は、それぞれ、下記の数式１３および数式１
４で表される。
【００６１】
【数１３】
【００６２】
【数１４】 上記数式１３および数式１４において、仮想抵抗Ｒx の
抵抗値を抵抗器Ｒ1 の抵抗値より高くする（Ｒ1 ＜Ｒx
）と、本発明に係るループフィルタ７０の１次側コン
デンサＣ0 の容量値を従来のループフィルタ７０′の１
次側コンデンサＣ′0 の容量値よりも小さくする（Ｃ′
0 ＞Ｃ0 ）ことが出来る。仮想抵抗Ｒx の抵抗値を高く
する為には、上記数式１２より、補助制御電流Ｉｃの電
流値を小さくすれば良いので、比較的容易に実施でき
る。
抵抗値を抵抗器Ｒ1 の抵抗値より高くする（Ｒ1 ＜Ｒx
）と、本発明に係るループフィルタ７０の１次側コン
デンサＣ0 の容量値を従来のループフィルタ７０′の１
次側コンデンサＣ′0 の容量値よりも小さくする（Ｃ′
0 ＞Ｃ0 ）ことが出来る。仮想抵抗Ｒx の抵抗値を高く
する為には、上記数式１２より、補助制御電流Ｉｃの電
流値を小さくすれば良いので、比較的容易に実施でき
る。
【００６３】以上を要約すると、本発明に係るＰＬＬ回
路（図１）では、補助制御電流（補助チャージポンプ電
流）Ｉｃの電流値を変化させることにより１次側コーナ
ー周波数ｆc1を可変でき、本発明に係るループフィルタ
７０を構成する１次側コンデンサＣ0 の容量値を従来の
ループフィルタ７０′の１次側コンデンサＣ′0 の容量
値よりも小さく設定することが出来る。設計例として、
１次側コーナー周波数ｆc1を８８４Ｈｚとした場合の、
従来および本発明のループフィルタの容量値と抵抗値を
下記の表５に比較して示す。
路（図１）では、補助制御電流（補助チャージポンプ電
流）Ｉｃの電流値を変化させることにより１次側コーナ
ー周波数ｆc1を可変でき、本発明に係るループフィルタ
７０を構成する１次側コンデンサＣ0 の容量値を従来の
ループフィルタ７０′の１次側コンデンサＣ′0 の容量
値よりも小さく設定することが出来る。設計例として、
１次側コーナー周波数ｆc1を８８４Ｈｚとした場合の、
従来および本発明のループフィルタの容量値と抵抗値を
下記の表５に比較して示す。
【００６４】
【表５】 上記表５より、本発明では、ループフィルタを構成する
１次側コンデンサＣ0の容量値を、従来のループフィル
タを構成する１次側コンデンサＣ′0 の容量値の１／１
００にすることが出来る。
１次側コンデンサＣ0の容量値を、従来のループフィル
タを構成する１次側コンデンサＣ′0 の容量値の１／１
００にすることが出来る。
【００６５】上述したように、本発明のＰＬＬ回路にお
いて速度切り換えを行うためには、補助制御電流Ｉｃの
電流値の大きさを変える必要がある。
いて速度切り換えを行うためには、補助制御電流Ｉｃの
電流値の大きさを変える必要がある。
【００６６】図３に補助制御電流Ｉｃの電流値の大きさ
を可変できる電流値可変部８０を補助電流制御部６０と
共に示す。
を可変できる電流値可変部８０を補助電流制御部６０と
共に示す。
【００６７】図示の電流値可変部８０は、ＰチャネルＭ
ＯＳＦＥＴ８１，８２，８３，８４と、トランスファー
ゲート８５および８６と、抵抗器Ｒ2 とを有する。Ｐチ
ャネルＭＯＳＦＥＴ８１において、ソースは正電源端子
１４に接続され、ドレインは抵抗器Ｒ2 を介して接地端
子１５に接続され、ゲートとドレイン間は直接接続さ
れ、いわゆる、ダイオード接続されている。Ｐチャネル
ＭＯＳＦＥＴ８２において、ソースは正電源端子１４に
接続され、ゲートはＰチャネルＭＯＳＦＥＴ８１のゲー
トに接続されている。すなわち、ＰチャネルＭＯＳＦＥ
Ｔ８１および８２の組み合わせはカレントミラー回路を
構成している。
ＯＳＦＥＴ８１，８２，８３，８４と、トランスファー
ゲート８５および８６と、抵抗器Ｒ2 とを有する。Ｐチ
ャネルＭＯＳＦＥＴ８１において、ソースは正電源端子
１４に接続され、ドレインは抵抗器Ｒ2 を介して接地端
子１５に接続され、ゲートとドレイン間は直接接続さ
れ、いわゆる、ダイオード接続されている。Ｐチャネル
ＭＯＳＦＥＴ８２において、ソースは正電源端子１４に
接続され、ゲートはＰチャネルＭＯＳＦＥＴ８１のゲー
トに接続されている。すなわち、ＰチャネルＭＯＳＦＥ
Ｔ８１および８２の組み合わせはカレントミラー回路を
構成している。
【００６８】ＰチャネルＭＯＳＦＥＴ８３において、ソ
ースは正電源端子１４に接続され、ゲートはトランスフ
ァーゲート８５を介してＰチャネルＭＯＳＦＥＴ８１の
ゲートに接続されている。すなわち、トランスファーゲ
ート８５がオン状態のとき、ＰチャネルＭＯＳＦＥＴ８
１および８３の組み合わせはカレントミラー回路を構成
する。同様に、ＰチャネルＭＯＳＦＥＴ８４において、
ソースは正電源端子１４に接続され、ゲートはトランス
ファーゲート８６を介してＰチャネルＭＯＳＦＥＴ８１
のゲートに接続されている。すなわち、トランスファー
ゲート８６がオン状態のとき、ＰチャネルＭＯＳＦＥＴ
８１および８４の組み合わせはカレントミラー回路を構
成する。
ースは正電源端子１４に接続され、ゲートはトランスフ
ァーゲート８５を介してＰチャネルＭＯＳＦＥＴ８１の
ゲートに接続されている。すなわち、トランスファーゲ
ート８５がオン状態のとき、ＰチャネルＭＯＳＦＥＴ８
１および８３の組み合わせはカレントミラー回路を構成
する。同様に、ＰチャネルＭＯＳＦＥＴ８４において、
ソースは正電源端子１４に接続され、ゲートはトランス
ファーゲート８６を介してＰチャネルＭＯＳＦＥＴ８１
のゲートに接続されている。すなわち、トランスファー
ゲート８６がオン状態のとき、ＰチャネルＭＯＳＦＥＴ
８１および８４の組み合わせはカレントミラー回路を構
成する。
【００６９】補助電流制御部６０は、第２のＰチャネル
ＭＯＳＦＥＴ６２と、第２のＮチャネルＭＯＳＦＥＴ６
４と、ＮチャネルＭＯＳＦＥＴ６０−１，６１−１，６
３−１と、ＰチャネルＭＯＳＦＥＴ６１−２および６１
−３とから構成されている。ＮチャネルＭＯＳＦＥＴ６
０−１において、ドレインは電流値可変部８０のＰチャ
ネルＭＯＳＦＥＴ８２〜８４のドレインに接続され、ソ
ースは接地端子１５に接続され、ゲートとドレイン間は
直接接続されて、いわゆる、ダイオード接続されてい
る。ＮチャネルＭＯＳＦＥＴ６３−１において、ドレイ
ンは第２のＮチャネルＭＯＳＦＥＴ６４のソースに接続
され、ソースは接地端子１５に接続され、ゲートはＮチ
ャネルＭＯＳＦＥＴ６０−１のゲートに接続されてい
る。すなわち、ＮチャネルＭＯＳＦＥＴ６０−１とＮチ
ャネルＭＯＳＦＥＴ６３−１との組み合わせはカレント
ミラー回路を構成して、第２の補助定電流源６３（図
１）として動作する。
ＭＯＳＦＥＴ６２と、第２のＮチャネルＭＯＳＦＥＴ６
４と、ＮチャネルＭＯＳＦＥＴ６０−１，６１−１，６
３−１と、ＰチャネルＭＯＳＦＥＴ６１−２および６１
−３とから構成されている。ＮチャネルＭＯＳＦＥＴ６
０−１において、ドレインは電流値可変部８０のＰチャ
ネルＭＯＳＦＥＴ８２〜８４のドレインに接続され、ソ
ースは接地端子１５に接続され、ゲートとドレイン間は
直接接続されて、いわゆる、ダイオード接続されてい
る。ＮチャネルＭＯＳＦＥＴ６３−１において、ドレイ
ンは第２のＮチャネルＭＯＳＦＥＴ６４のソースに接続
され、ソースは接地端子１５に接続され、ゲートはＮチ
ャネルＭＯＳＦＥＴ６０−１のゲートに接続されてい
る。すなわち、ＮチャネルＭＯＳＦＥＴ６０−１とＮチ
ャネルＭＯＳＦＥＴ６３−１との組み合わせはカレント
ミラー回路を構成して、第２の補助定電流源６３（図
１）として動作する。
【００７０】ＮチャネルＭＯＳＦＥＴ６１−１におい
て、ドレインはＰチャネルＭＯＳＦＥＴ６１−２のドレ
インに接続され、ソースは接地端子１５に接続され、ゲ
ートはＮチャネルＭＯＳＦＥＴ６０−１のゲートに接続
されている。すなわち、ＮチャネルＭＯＳＦＥＴ６０−
１とＮチャネルＭＯＳＦＥＴ６１−１との組み合わせは
カレントミラー回路を構成している。ＰチャネルＭＯＳ
ＦＥＴ６１−２において、ソースは正電源端子１４に接
続され、ゲートとドレイン間は直接接続されて、いわゆ
る、ダイオード接続されている。ＰチャネルＭＯＳＦＥ
Ｔ６１−３において、ソースは正電源端子１４に接続さ
れ、ドレインは第２のＰチャネルＭＯＳＦＥＴに接続さ
れ、ゲートはＰチャネルＭＯＳＦＥＴ６１−２のゲート
に接続されている。すなわち、ＰチャネルＭＯＳＦＥＴ
６１−２および６１−３の組み合わせはカレントミラー
回路を構成している。したがって、ＮチャネルＭＯＳＦ
ＥＴ６０−１および６１−１とＰチャネルＭＯＳＦＥＴ
６１−２および６１−３との組み合わせは第１の補助定
電流源６１（図１）として働く。
て、ドレインはＰチャネルＭＯＳＦＥＴ６１−２のドレ
インに接続され、ソースは接地端子１５に接続され、ゲ
ートはＮチャネルＭＯＳＦＥＴ６０−１のゲートに接続
されている。すなわち、ＮチャネルＭＯＳＦＥＴ６０−
１とＮチャネルＭＯＳＦＥＴ６１−１との組み合わせは
カレントミラー回路を構成している。ＰチャネルＭＯＳ
ＦＥＴ６１−２において、ソースは正電源端子１４に接
続され、ゲートとドレイン間は直接接続されて、いわゆ
る、ダイオード接続されている。ＰチャネルＭＯＳＦＥ
Ｔ６１−３において、ソースは正電源端子１４に接続さ
れ、ドレインは第２のＰチャネルＭＯＳＦＥＴに接続さ
れ、ゲートはＰチャネルＭＯＳＦＥＴ６１−２のゲート
に接続されている。すなわち、ＰチャネルＭＯＳＦＥＴ
６１−２および６１−３の組み合わせはカレントミラー
回路を構成している。したがって、ＮチャネルＭＯＳＦ
ＥＴ６０−１および６１−１とＰチャネルＭＯＳＦＥＴ
６１−２および６１−３との組み合わせは第１の補助定
電流源６１（図１）として働く。
【００７１】図３を参照して、電流値可変部８０の動作
について説明する。ＰチャネルＭＯＳＦＥＴ８１のドレ
イン電流をＩ1 とする。トランスファーゲート８５およ
び８６の両方ともオフ状態のとき、ＰチャネルＭＯＳＦ
ＥＴ８２のみがドレイン電流ＩX を流し、補助電流制御
部６０のＮチャネルＭＯＳＦＥＴ６０−１および６０−
１にはこのドレイン電流ＩX に等しいドレイン電流Ｉ2
およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ）。したがっ
て、補助電流制御部６０はドレイン電流ＩX に等しい補
助制御電流Ｉｃを流す。
について説明する。ＰチャネルＭＯＳＦＥＴ８１のドレ
イン電流をＩ1 とする。トランスファーゲート８５およ
び８６の両方ともオフ状態のとき、ＰチャネルＭＯＳＦ
ＥＴ８２のみがドレイン電流ＩX を流し、補助電流制御
部６０のＮチャネルＭＯＳＦＥＴ６０−１および６０−
１にはこのドレイン電流ＩX に等しいドレイン電流Ｉ2
およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ）。したがっ
て、補助電流制御部６０はドレイン電流ＩX に等しい補
助制御電流Ｉｃを流す。
【００７２】トランスファーゲート８５がオン状態で、
トランスファーゲート８６がオフ状態であるとする。こ
の場合、ＰチャネルＭＯＳＦＥＴ８２および８３がドレ
イン電流ＩX およびＩY を流し、補助電流制御部６０の
ＮチャネルＭＯＳＦＥＴ６０−１および６０−１にはこ
れらドレイン電流ＩX およびＩY の和に等しいドレイン
電流Ｉ2 およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ＋
ＩY ）。したがって、補助電流制御部６０は（ＩX ＋Ｉ
Y ）に等しい補助制御電流Ｉｃを流す。
トランスファーゲート８６がオフ状態であるとする。こ
の場合、ＰチャネルＭＯＳＦＥＴ８２および８３がドレ
イン電流ＩX およびＩY を流し、補助電流制御部６０の
ＮチャネルＭＯＳＦＥＴ６０−１および６０−１にはこ
れらドレイン電流ＩX およびＩY の和に等しいドレイン
電流Ｉ2 およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ＋
ＩY ）。したがって、補助電流制御部６０は（ＩX ＋Ｉ
Y ）に等しい補助制御電流Ｉｃを流す。
【００７３】最後に、トランスファーゲート８５および
８６の両方ともオン状態となったとする。この場合、Ｐ
チャネルＭＯＳＦＥＴ８２乃至８４がドレイン電流
ＩX ，ＩY ，ＩZ を流し、補助電流制御部６０のＮチャ
ネルＭＯＳＦＥＴ６０−１および６０−１にはこられド
レイン電流ＩX ，ＩY ，ＩZ の和に等しいドレイン電流
Ｉ2 およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ＋ＩY ＋Ｉ
Z ）。したがって、補助電流制御部６０は（ＩX ＋ＩY
＋ＩZ ）に等しい補助制御電流Ｉｃを流す。
８６の両方ともオン状態となったとする。この場合、Ｐ
チャネルＭＯＳＦＥＴ８２乃至８４がドレイン電流
ＩX ，ＩY ，ＩZ を流し、補助電流制御部６０のＮチャ
ネルＭＯＳＦＥＴ６０−１および６０−１にはこられド
レイン電流ＩX ，ＩY ，ＩZ の和に等しいドレイン電流
Ｉ2 およびＩ3 が流れる（Ｉ2 ＝Ｉ3 ＝ＩX ＋ＩY ＋Ｉ
Z ）。したがって、補助電流制御部６０は（ＩX ＋ＩY
＋ＩZ ）に等しい補助制御電流Ｉｃを流す。
【００７４】このように、電流可変部８０によって補助
電流制御部６０の補助制御電流Ｉｃの電流値を変えるこ
とが出来る。
電流制御部６０の補助制御電流Ｉｃの電流値を変えるこ
とが出来る。
【００７５】本発明は上述した実施の形態には限定せ
ず、本発明の趣旨を逸脱しない範囲内で種々の変更が可
能である。例えば、トランジスタスイッチング手段はＭ
ＯＳＦＥＴに限定せず、バイポーラトランジスタ等の他
のトランジスタでも良い。
ず、本発明の趣旨を逸脱しない範囲内で種々の変更が可
能である。例えば、トランジスタスイッチング手段はＭ
ＯＳＦＥＴに限定せず、バイポーラトランジスタ等の他
のトランジスタでも良い。
【００７６】
【発明の効果】以上の説明より明らかなように、本発明
の制御電圧生成回路では、ループフィルタに電圧電流制
御変換器を設け、チャージポンプ回路を主電流制御部と
補助電流制御部とで構成したので、ループフィルタを構
成する１次側コンデンサの容量値を一定の小さい値に設
定することが出来る。これにより、制御電圧生成回路
（ループフィルタ）をＬＳＩに内蔵化することができ
る。また、本発明に係るＰＬＬ回路をＣＲ−ＲＯＭドラ
イブ用のクロック再生回路として使用して、速度切り換
えを行う場合、１次側コーナー周波数の変更を補助電流
制御部の補助制御電流の電流値を変えることによって対
応できる。
の制御電圧生成回路では、ループフィルタに電圧電流制
御変換器を設け、チャージポンプ回路を主電流制御部と
補助電流制御部とで構成したので、ループフィルタを構
成する１次側コンデンサの容量値を一定の小さい値に設
定することが出来る。これにより、制御電圧生成回路
（ループフィルタ）をＬＳＩに内蔵化することができ
る。また、本発明に係るＰＬＬ回路をＣＲ−ＲＯＭドラ
イブ用のクロック再生回路として使用して、速度切り換
えを行う場合、１次側コーナー周波数の変更を補助電流
制御部の補助制御電流の電流値を変えることによって対
応できる。
【図１】本発明の一実施形態による制御電圧生成回路を
備えたＰＬＬ回路の構成を示すブロック図である。
備えたＰＬＬ回路の構成を示すブロック図である。
【図２】ＣＤ−ＲＯＭドライブにおいて速度切り換えを
行う際の、各速度でのＰＬＬオープンループ特性を示す
ボード線図である。
行う際の、各速度でのＰＬＬオープンループ特性を示す
ボード線図である。
【図３】図１のＰＬＬ回路中の補助電流制御部の電流値
を変えるための電流値可変部の構成を補助電流制御部の
構成と共に示すブロック図である。
を変えるための電流値可変部の構成を補助電流制御部の
構成と共に示すブロック図である。
【図４】従来の制御電圧生成回路を備えたＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
１０ 制御電圧生成回路 ２０ 電圧制御型発振器（ＶＣＯ） ３０ 分周器 ４０ 位相比較器 ５０ 主電流制御部（主チャージポンプ回路） ６０ 補助電流制御部（補助チャージポンプ回路 ７０ ループフィルタ ７１ 電圧電流変換器 ８０ 電流値可変部 Ｃ0 １次側コンデンサ Ｃ2 ２次側コンデンサ Ｒ1 抵抗器
フロントページの続き (56)参考文献 特開 昭62−293818（ＪＰ，Ａ) 特開 平10−98376（ＪＰ，Ａ) 特開 昭56−119520（ＪＰ，Ａ) 特開 平９−312565（ＪＰ，Ａ) 特開 平６−276090（ＪＰ，Ａ) 特開 平６−164383（ＪＰ，Ａ) 特開 平４−227332（ＪＰ，Ａ) 特開 平３−136522（ＪＰ，Ａ) 特開 平７−86930（ＪＰ，Ａ) 特開 平９−205362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/199 G11B 20/14
Claims (10)
- 【請求項１】 ＰＬＬ回路に使用される制御電圧生成回
路であって、位相比較器から供給される上昇指示信号お
よび下降指示信号に応答して電圧制御型発振器用の制御
電圧を生成する制御電圧生成回路において、 前記上昇指示信号および前記下降指示信号に応答して、
主制御電流を流出／流入する主電流制御部と、 前記上昇指示信号および前記下降指示信号に応答して、
前記主制御電流よりも小さい補助制御電流を流出／流入
する補助電流制御部と、 前記主電流制御部と前記補助電流制御部と前記電圧制御
型発振器とに接続され、前記主制御電流と前記補助制御
電流とに基づいて前記制御電圧を発生するループフィル
タとを有し、 該ループフィルタは、前記補助制御電流が流出／流入さ
れて１次側電圧を生成する１次側コンデンサと、前記１
次側電圧を１次側電流に変換する電圧電流変換器と、該
１次側電流と前記主制御電流とが流出／流入される２次
側コンデンサと、該２次側コンデンサに並列に接続され
た抵抗器とを備え、該抵抗器の両端電圧を前記制御電圧
として出力することを特徴とする制御電圧生成回路。 - 【請求項２】 前記主電流制御部は、主出力端子を持
ち、正電源端子に接続され、該正電源端子から前記主制
御電流を流す第１の主定電流源と；該第１の定電流源と
前記主出力端子との間に接続され、前記上昇指示信号に
応答して、前記主制御電流の前記ループフィルタへの流
出を制御する第１の主トランジスタスイッチング手段
と；接地端子に接続され、該接地端子へ前記主制御電流
を流す第２の主定電流源と；該第２の主定電流源と前記
主出力端子との間に接続され、前記下降指示信号に応答
して、前記主制御電流の前記ループフィルタからの流入
を制御する第２の主トランジスタスイッチング手段と；
を備え、前記主出力端子で前記主制御電流の流出／流入
を行うこと、を特徴とする請求項１に記載の制御電圧生
成回路。 - 【請求項３】 前記第１の主トランジスタスイッチング
手段は、ソースが前記第１の主定電流源に接続され、ゲ
ートに前記上昇指示信号が供給され、ドレインが前記主
出力端子に接続されたＰチャネル電界効果トランジスタ
から成り、 前記第２の主トランジスタスイッチング手段は、ソース
が前記第２の主定電流源に接続され、ゲートに前記下降
指示信号が供給され、ドレインが前記主出力端子に接続
されたＮチャネル電界効果トランジスタから成り、 前記Ｐチャネル電界効果トランジスタおよび前記Ｎチャ
ネル電界効果トランジスタのドレインで前記主制御電流
の流出／流入を行うこと、を特徴とする請求項２に記載
の制御電圧生成回路。 - 【請求項４】 前記補助電流制御部は、補助出力端子を
持ち、前記正電源端子に接続され、該正電源端子から前
記補助制御電流を流す第１の補助定電流源と；該第１の
補助定電流源と前記補助出力端子との間に接続され、前
記上昇指示信号に応答して、前記補助制御電流の前記ル
ープフィルタへの流出を制御する第１の補助トランジス
タスイッチング手段と；前記接地端子に接続され、該接
地端子へ前記補助制御電流を流す第２の補助定電流源
と；該第２の補助定電流源と前記補助出力端子との間に
接続され、前記下降指示信号に応答して、前記補助制御
電流の前記ループフィルタからの流入を制御する第２の
補助トランジスタスイッチング手段と；を備え、前記補
助出力端子で前記補助制御電流の流出／流入を行うこ
と、を特徴とする請求項１に記載の制御電圧生成回路。 - 【請求項５】 前記第１の補助トランジスタスイッチン
グ手段は、ソースが前記第１の補助定電流源に接続さ
れ、ゲートに前記上昇指示信号が供給され、ドレインが
前記補助出力端子に接続されたＰチャネル電界効果トラ
ンジスタから成り、 前記第２の補助トランジスタスイッチング手段は、ソー
スが前記第２の補助定電流源に接続され、ゲートに前記
下降指示信号が供給され、ドレインが前記補助出力端子
に接続されたＮチャネル電界効果トランジスタとから成
り、 前記Ｐチャネル電界効果トランジスタおよび前記Ｎチャ
ネル電界効果トランジスタのドレインで前記主制御電流
の流出／流入を行うこと、を特徴とする請求項４に記載
の制御電圧生成回路。 - 【請求項６】 前記補助電流制御部における前記補助制
御電流の電流値の大きさを可変する電流値可変手段をさ
らに備え、前記２次側コンデンサは複数のコンデンサと
スイッチ手段とで構成され、前記スイッチ手段の開閉に
よって前記２次側コンデンサの容量値を可変できるよう
にしたこと、を特徴とする請求項１に記載の制御電圧生
成回路。 - 【請求項７】 パルス状の上昇指示信号および下降指示
信号に応答して制御電圧を生成する制御電圧生成回路
と；前記制御電圧に応答して、発振周波数をもつ発振信
号を発生する電圧制御型発振器と；前記発振信号を分周
比に基づいて分周し、分周した信号を出力信号として生
成する分周器と；入力周波数をもつ入力信号と前記出力
信号とを受け、前記入力信号と前記出力信号との間の位
相周波数差を検出して、該位相周波数差を示す前記パル
ス状の上昇指示信号および下降指示信号を生成する位相
比較器と；を備えたＰＬＬ回路において、前記制御電圧
生成回路は、 前記上昇指示信号および前記下降指示信号に応答して、
主制御電流を流出／流入する主電流制御部と、 前記上昇指示信号および前記下降指示信号に応答して、
補助制御電流を流出／流入する補助電流制御部と、 前記主電流制御部と前記補助電流制御部と前記電圧制御
発振器とに接続され、前記主制御電流と前記補助制御電
流とに基づいて前記制御電圧を発生するループフィルタ
とを有し、 該ループフィルタは、前記補助制御電流が流出／流入さ
れて１次側電圧を生成する１次側コンデンサと、前記１
次側電圧を１次側電流に変換する電圧電流変換器と、該
１次側電流と前記主制御電流とが流出／流入される２次
側コンデンサと、該２次側コンデンサに並列に接続され
た抵抗器とを備え、該抵抗器の両端電圧を前記制御電圧
として出力することを特徴とするＰＬＬ回路。 - 【請求項８】 前記主電流制御部は、主出力端子を持
ち、正電源端子に接続され、該正電源端子から前記主制
御電流を流す第１の主定電流源と；該第１の定電流源と
前記主出力端子との間に接続され、前記上昇指示信号に
応答して、前記主制御電流の前記ループフィルタへの流
出を制御する第１の主トランジスタスイッチング手段
と；接地端子に接続され、該接地端子へ前記主制御電流
を流す第２の主定電流源と；該第２の主定電流源と前記
主出力端子との間に接続され、前記下降指示信号に応答
して、前記主制御電流の前記ループフィルタからの流入
を制御する第２の主トランジスタスイッチング手段と；
を備え、前記主出力端子で前記主制御電流の流出／流入
を行い、 前記補助電流制御部は、補助出力端子を持ち、前記正電
源端子に接続され、該正電源端子から前記補助制御電流
を流す第１の補助定電流源と；該第１の補助定電流源と
前記補助出力端子との間に接続され、前記上昇指示信号
に応答して、前記補助制御電流の前記ループフィルタへ
の流出を制御する第１の補助トランジスタスイッチング
手段と；前記接地端子に接続され、該接地端子へ前記補
助制御電流を流す第２の補助定電流源と；該第２の補助
定電流源と前記補助出力端子との間に接続され、前記下
降指示信号に応答して、前記補助制御電流の前記ループ
フィルタからの流入を制御する第２の補助トランジスタ
スイッチング手段と；を備え、前記補助出力端子で前記
補助制御電流の流出／流入を行うこと、を特徴とする請
求項７に記載のＰＬＬ回路。 - 【請求項９】 前記補助電流制御部における前記補助制
御電流の電流値の大きさを可変する電流値可変手段をさ
らに備え、前記２次側コンデンサは複数のコンデンサと
スイッチ手段とで構成され、前記スイッチ手段の開閉に
よって前記２次側コンデンサの容量値を可変できるよう
にしたこと、を特徴とする請求項７に記載のＰＬＬ回
路。 - 【請求項１０】 請求項７又は９に記載のＰＬＬ回路
を、ＣＤ−ＲＯＭから読み取ったデータを再生するため
クロック再生回路として使用したＣＤ−ＲＯＭドライ
ブ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036543A JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたｐｌｌ回路およびそれを備えたｃｄ−ｒｏｍドライブ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036543A JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたｐｌｌ回路およびそれを備えたｃｄ−ｒｏｍドライブ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233682A JPH10233682A (ja) | 1998-09-02 |
| JP2933134B2 true JP2933134B2 (ja) | 1999-08-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036543A Expired - Fee Related JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたｐｌｌ回路およびそれを備えたｃｄ−ｒｏｍドライブ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933134B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711229B1 (en) | 1999-12-01 | 2004-03-23 | Nec Electronics Corporation | Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100738334B1 (ko) | 2005-12-08 | 2007-07-12 | 한국전자통신연구원 | 가변 밴드폭을 출력시키기 위한 루프 필터 및 그를 이용한위상 동기 루프 주파수 합성기 |
| JP4510039B2 (ja) * | 2007-02-15 | 2010-07-21 | Ｏｋｉセミコンダクタ株式会社 | 位相同期回路 |
| JP2012205046A (ja) | 2011-03-25 | 2012-10-22 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
-
1997
- 1997-02-20 JP JP9036543A patent/JP2933134B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6711229B1 (en) | 1999-12-01 | 2004-03-23 | Nec Electronics Corporation | Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same |
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|---|---|
| JPH10233682A (ja) | 1998-09-02 |
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