JPH10233682A - 制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブ - Google Patents
制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブInfo
- Publication number
- JPH10233682A JPH10233682A JP9036543A JP3654397A JPH10233682A JP H10233682 A JPH10233682 A JP H10233682A JP 9036543 A JP9036543 A JP 9036543A JP 3654397 A JP3654397 A JP 3654397A JP H10233682 A JPH10233682 A JP H10233682A
- Authority
- JP
- Japan
- Prior art keywords
- current
- auxiliary
- main
- control
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
の容量値を回路の特性を変えずに小さくして、LSI内
蔵化を可能とすること。 【解決手段】 主電流制御部50は位相比較器40から
の上昇指示信号UP#および下降指示信号DNに応答し
て、主制御電流Irを流出/流入する。補助電流制御部
60は上昇指示信号UP#および下降指示信号DNに応
答して、主制御電流Irよりも小さい補助制御電流Ic
を流出/流入する。主制御電流Irと補助制御電流Ic
とに基づいて制御電圧を発生するループフィルタは、補
助制御電流Icが流出/流入されて1次側電圧を生成す
る1次側コンデンサC0 と、1次側電圧を1次側電流に
変換する電圧電流変換器71と、1次側電流と主制御電
流とが流出/流入される2次側コンデンサC1 と、2次
側コンデンサに並列に接続された抵抗器R1 とを備え、
抵抗器R1 の両端電圧を制御電圧として出力する。
Description
ed loop )回路に関し、特に、CD−ROMドライブに
よってCD−ROMから読み取られたデータを再生する
ために使用されるクロックを生成するためのPLL回路
に関する。
オ用CD(compact disc)と同じディスクを読出し専用
メモリ(ROM)として利用したものである。ハード・
ディスクなどの同心円状のトラック構造とは異なり、C
D−ROMでは、中心近くから外側に向けて、螺旋状に
データを記録している。そして、データはディスク全体
にわたって同じ密度で記録されている。換言すれば、C
D−ROMではディスクと読出しヘッドの相対速度、い
わゆる線速度を一定にしてデータを読み出す。この方式
をCLV(constant linear velocity)と呼ぶ。このた
め、CD−ROMではディスクの最内周と最外周とでデ
ィスクの回転速度が異なる。
ドライブでは、年々、その回転速度を向上させた製品が
主流になっている。オーディオ用CDと同じ回転速度で
ある標準速ドライブ(1倍速ドライブとも呼ぶ)は、最
内周が約530回転/分、最外周が約200回転/分で
ある。標準速ドライブの何倍かで性能を表記する。例え
ば、標準速の3倍の回転速度をもつCD−ROMドライ
ブは3倍速ドライブと呼ばれる。したがって、一般に、
標準速のn倍の回転速度をもつCD−ROMドライブは
n倍速ドライブと呼ばれる。このように、CD−ROM
ドライブは、1倍速、2倍速、4倍速、8倍速、12倍
速というように、高速化が年々進んでいる。
は、それより低速度のものと互換性を持つことが好まし
い。例えば、オーディオ用CDを駆動する場合には1倍
速で回転する必要があるのに対して、CD−ROMから
データを読み取る場合には、出来るだけ高速(例えば、
12倍速)で読み取ることが好ましい。このような速度
切り換えに対応するためには、後で述べるように、位相
同期回路を構成するループフィルタに対して異なる時定
数を設定することが必要となる。
サンプリング周波数44.1kHz、精度16ビットで
直線量子化され、誤り訂正符号処理を行い、変調はEF
M(eight to fourteen modulation,8−14変換変
調)方式を用いディスク上に記録されている。再生時に
はEFM復調と誤り訂正符号の解読、訂正処理が施され
D−A変換器でアナログ信号に戻される。一方、CD−
ROMでは、A−D変換、D−A変換に相当する部分が
ないのを除いて、オーディオ用CDと同様である。した
がって、CD−ROMのデータ再生時には、EFM変調
された信号が入力信号としてCD−ROMドライブに供
給される。EFM復調を行うためには、入力信号に同期
したクロック信号を再生する必要である。この入力信号
からクロック信号をクロック再生回路としてPLL回路
が使用される。
L回路は、一般に、コンデンサを含むループフィルタ
と、電圧制御型発振器(VCO)と、分周器と、位相比
較器と、チャージポンプ回路とを有する。ループフィル
タはローパスフィルタとして動作し、コンデンサの端子
間電圧を制御電圧として生成する。電圧制御型発振器は
制御電圧に応答して、発振周波数をもつ発振信号を発生
する。分周器は発振信号を分周比に基づいて分周し、分
周した信号を出力信号として生成する。位相比較器は入
力周波数をもつ入力信号と出力信号とを受け、入力信号
と出力信号との間の位相周波数差を検出して、この位相
周波数差を示すパルス状の上昇指示信号および下降指示
信号を生成する。チャージポンプ回路は上昇指示信号に
応答して、ループフィルタへ制御電流を流出してそのコ
ンデンサに電荷を充電する。また、チャージポンプ回路
は下降指示信号に応答して、ループフィルタから制御電
流を流入してそのコンデンサに蓄えられた電荷を放電す
る。
ィルタとの組み合わせを制御電圧生成回路と呼ぶことに
する。すなわち、制御電圧生成回路は、位相比較器から
供給される上昇指示信号および下降指示信号に応答して
制御電圧を生成する回路である。
イブに使用されるPLL回路について説明する。図示の
PLL回路は、制御電圧生成回路10′と、電圧制御型
発振器(VCO)20と、分周器30と、位相比較器4
0とを備えている。
P#を入力する第1の入力端子11と、下降指示信号D
Nを入力する第2の入力端子12と、制御電圧を電圧制
御型発振器20へ供給するための出力端子13と、正電
源電圧が供給される正電源端子14と、接地端子15と
を持つ。上昇指示信号UP#はアクティブローの信号で
あり、下降指示信号DNはアクティブハイの信号であ
る。制御電圧生成回路10′はチャージポンプ回路5
0′と、ループフィルタ70′とから構成されている。
ープフィルタであって、抵抗器R1と、第1および第2
のコンデンサ部C′0 およびC1 とから構成されてい
る。また、第1のコンデンサ部C′0 は、図示の如く、
並列接続された3個のコンデンサC0-1 ,C0-2 ,C0-
3 と2個のスイッチ回路とから構成され、スイッチ回路
の開閉により、その容量値を選択することが可能であ
る。同様に、第2のコンデンサ部CC1 も、図示の如
く、並列接続された3個のコンデンサC1-1 ,C1-2,
C1-3 と2つのスイッチ回路とから構成され、スイッチ
回路の開閉により、その容量値を選択することが可能で
ある。このスイッチ回路の切り換えは、後述するような
速度切り換えのために行われる。なお、第1のコンデン
サ部C′0 は1次側コンデンサと呼ばれ、第2のコンデ
ンサ部C1 は2次側コンデンサと呼ばれる。
る。制御電圧型発振器20は制御電圧に応答して、発振
周波数をもつ発振信号を発生する。分周器30は発振信
号を分周比(1/N)に基づいて分周し、分周した信号
を出力信号として生成する。位相比較器40は、入力周
波数をもつ入力信号(EFM信号)と出力信号とを受
け、入力信号と出力信号との間の位相周波数差を検出し
て、この位相周波数差を示すパルス状の上昇指示信号U
P#および下降指示信号DNを生成する。チャージポン
プ回路50′は、上昇指示信号UP#に応答して、ルー
プフィルタ70′へ制御電流Ipcを流出して第1および
第2のコンデンサ部C′0 およびC1 に電荷を充電す
る。また、チャージポンプ回路50′は、下降指示信号
DNに応答して、ループフィルタ70′から制御電流I
pcを流入して第1および第2のコンデンサ部C′0 およ
びC1 に蓄えられた電荷を放電する。
流源51′と、第1のトランジスタスイッチング手段と
して働く第1のPチャネル金属酸化膜半導体電界効果ト
ランジスタ(MOSFET)52′と、第2の定電流源
53′と、第2のトランジスタスイッチング手段として
働く第1のNチャネルMOSFET54′とを備えてい
る。
接続されており、この正電源端子14から制御電流Ipc
を流す。第1のPチャネルMOSFET52′は、正電
源端子14と出力端子55′との間に接続されており、
上昇指示信号UP#に応答して、制御電流Ipcの出力端
子55′への流出を制御している。第1のPチャネルM
OSFET52′において、ソースは第1の定電流源5
1′に接続され、ゲートには上昇指示信号UP#が供給
され、ドレインは出力端子55′に接続されている。主
下降定電流源53′は接地端子15に接続されており、
この接地端子15へ制御電流Ipcを流す。第1のNチャ
ネルMOSFET54′は、第2の定電流源53′と出
力端子55′との間に接続されており、下降指示信号D
Nに応答して、制御電流Ipcの出力端子55′からの流
入を制御している。第1のNチャネルMOSFET5
4′において、ソースは第2の定電流源53′に接続さ
れ、ゲートには下降指示信号DNが供給され、ドレイン
は出力端子55′に接続されている。
0′において、第1のPチャネルMOSFET52′お
よび第1のNチャネルMOSFET54′のオン/オフ
動作によって、ループフィルタ70′に対して制御電流
Ipcの流出/流入を行っている。換言すれば、位相比較
器40から供給される上昇指示信号UP#および下降指
示信号DNのパルスの幅に応じて、チャージポンプ回路
50´は電荷をループフィルタ70′に送ったり、電荷
をループフィルタ70′から取り出したりする動作を行
う。ループフィルタ70′から出力される制御電圧によ
って、電圧制御型発振器20から発生される発振信号の
発振周波数が変化する。
レータ型PLLと呼ばれ、入力信号(データ)の変化点
に分周器30の出力信号が同期する。すなわち、分周器
30の出力信号がデータを再生するるためのクロック信
号PLCKとして使用される。
Mドライブのクロック再生回路として使用して速度切り
換えをする際には、ループフィルタ70′を構成する第
1および第2のコンデンサ部C′0 およびC1 の容量値
と分周器30の分周比Nを切り換える必要がある。ここ
で、「速度」とは、CD−ROMなどのメディアからピ
ックアップや高周波増幅器などを通してシリアルに入力
されるデータの転送速度のことをいう。また、「速度切
り換え」とは、データの転送速度を速くしたり遅くした
りと切り換えることをいう。データの読み出し速度が高
い程、上記容量値を小さく、分周比/Nも小さくして、
PLL回路のオープンループゲインのコーナー周波数を
高域に、ユニティゲイン周波数を高く設定することが、
PLL回路の時定数切り換えの一般的な手法である。C
D−ROMでは、データの転送速度は下記の表1で表さ
れる。
れぞれ、1倍速ドライブ(標準速ドライブ)、2倍速ド
ライブ、4倍速ドライブ、8倍速ドライブ、12倍速ド
ライブを示している。
特開平3−295316号公報には、位相比較器の回路
構成を変更せずにしかも高抵抗等の特殊部品を用いるこ
となく位相比較器の動作点を容易に不感帯の外に設定す
ることができるようにした「PLL回路」が開示されて
いる。すなわち、この先行技術は、電圧制御型発振器の
発振出力を分周器を介して位相比較器に帰還し、この位
相比較器で上記帰還信号を基準信号とを位相比較してそ
の比較出力に応じてループフィルタから制御電圧を発生
し前記電圧制御型発振器に供給するPLL回路におい
て、前記基準信号または帰還信号に同期して、前記ルー
プフィルタの蓄積電荷量を前記位相比較器とは独立して
制御するための付加回路を備えたことを特徴とするPL
L回路である。
示した従来のPLL回路をCR−ROMドライブのクロ
ック再生回路として使用した場合、次のような欠点があ
る。すなわち、1倍速でデータを読み出す場合、コーナ
ー周波数が最も低く設定される。コーナー周波数を3.
5kHz、ループフィルタ70′を構成する抵抗器R1
の抵抗値を15kΩとした場合、ループフィルタ70′
を構成する1次側コンデンサC′0 の容量値としては3
000pFが必要となる。この容量値は1次側コンデン
サC′0 をLSIに内蔵するには大きすぎる値である。
そのため、ループフィルタ70′を構成する1次側コン
デンサC′0 を外付けにする必要がある。速度互換型C
R−ROMドライブにおいて、速度切り換えする場合に
は、2倍速でコーナー周波数を1倍速のそれの倍にし
て、ループフィルタ70′を構成する1次側コンデンサ
C′0 の容量値としては1500pFが必要となる。同
様に、4倍速では750pF、8倍速では375pF、
12倍速では250pFの容量値が必要となる。したが
って、12倍速より下のCLV速度では、ループフィル
タ70′を構成する1次側コンデンサC′0 をLSIに
内蔵化することは難しい。
ルタを構成する1次側コンデンサをLSIに内蔵化する
ことが可能な制御電圧生成回路を提供することにある。
動作点を容易に不感帯の外に設定するようにした技術思
想を開示するのみで、ループフィルタを構成する1次側
コンデンサの容量値を小さくしようとする本発明とは全
く目的が異なる。
成回路は、PLL回路に使用される制御電圧生成回路で
あって、位相比較器から供給される上昇指示信号および
下降指示信号に応答して電圧制御型発振器用の制御電圧
を生成する制御電圧生成回路において、上昇指示信号お
よび前記下降指示信号に応答して、主制御電流を流出/
流入する主電流制御部と、上昇指示信号および下降指示
信号に応答して、主制御電流よりも小さい補助制御電流
を流出/流入する補助電流制御部と、主電流制御部と補
助電流制御部と電圧制御型発振器とに接続され、主制御
電流と補助制御電流とに基づいて制御電圧を発生するル
ープフィルタとを有し、このループフィルタは、補助制
御電流が流出/流入されて1次側電圧を生成する1次側
コンデンサと、1次側電圧を1次側電流に変換する電圧
電流変換器と、1次側電流と主制御電流とが流出/流入
される2次側コンデンサと、2次側コンデンサに並列に
接続された抵抗器とを備え、抵抗器の両端電圧を制御電
圧として出力することを特徴とする。
状の上昇指示信号および下降指示信号に応答して制御電
圧を生成する制御電圧生成回路と;制御電圧に応答し
て、発振周波数をもつ発振信号を発生する電圧制御型発
振器と;発振信号を分周比に基づいて分周し、分周した
信号を出力信号として生成する分周器と;入力周波数を
もつ入力信号と出力信号とを受け、入力信号と出力信号
との間の位相周波数差を検出して、位相周波数差を示す
パルス状の上昇指示信号および下降指示信号を生成する
位相比較器と;を備えたPLL回路において、制御電圧
生成回路は、上昇指示信号および下降指示信号に応答し
て、主制御電流を流出/流入する主電流制御部と、上昇
指示信号および下降指示信号に応答して、主制御電流よ
り小さい補助制御電流を流出/流入する補助電流制御部
と、主電流制御部と補助電流制御部と電圧制御型発振器
とに接続され、主制御電流と補助制御電流とに基づいて
制御電圧を発生するループフィルタであって、補助制御
電流が流出/流入されて1次側電圧を生成する1次側コ
ンデンサと、1次側電圧を1次側電流に変換する電圧電
流変換器と、1次側電流と主制御電流とが流出/流入さ
れる2次側コンデンサと、2次側コンデンサに並列に接
続された抵抗器とを備え、抵抗器の両端電圧を制御電圧
として出力する前記ループフィルタと、を備えたことを
特徴とする。
ブは、上記PLL回路を、CD−ROMから読み取った
データを再生するためクロック再生回路として使用した
ことを特徴とする。
図面を参照して詳細に説明する。
よるPLL回路は、制御電圧生成回路の構成が図4に示
すものと相違している点を除いて、図4に示されたもの
と同様の構成を有する。したがって、制御電圧生成回路
に10の参照符号を付し、図4に示されたものと同様の
機能を有するものには同一の参照符号を付して、それら
の説明を省略し、以下では、相違点のみについて詳細に
説明する。
と、補助電流制御部60と、ループフィルタ70とから
構成されている。主電流制御部50は上昇指示信号UP
#および下降指示信号DNに応答して、主制御電流Ir
を流出/流入する。補助電流制御部60は上昇指示信号
UP#および下降指示信号DNに応答して、主制御電流
よりも小さい補助制御電流を流出/流入する。ループフ
ィルタ70は、主電流制御部50と補助電流制御部60
と電圧制御型発振器20とに接続されており、後述する
ように、主制御電流と補助制御電流とに基づいて制御電
圧を発生する。
出力端子55を持ち、第1の主定電流源51と、第1の
主トランジスタスイッチング手段として働く第1のPチ
ャネルMOSFET52と、第2の主定電流源53と、
第2の主トランジスタスイッチング手段として働く第1
のNチャネルMOSFET54とを備えている。
接続されており、この正電源端子14から主制御電流I
rを流す。第1のPチャネルMOSFET52は、第1
の定電流源51と主出力端子55との間に接続されてお
り、上昇指示信号UP#に応答して、主制御電流Irの
ループフィルタ70への流出を制御している。第1のP
チャネルMOSFET52において、ソースは第1の主
定電流源51に接続され、ゲートには上昇指示信号UP
#が供給され、ドレインは主出力端子55に接続されて
いる。第2の主定電流源53は接地端子15に接続され
ており、この接地端子15へ主制御電流Irを流す。第
1のNチャネルMOSFET54は、第2の主定電流源
53と主出力端子55との間に接続されており、下降指
示信号DNに応答して、主制御電流Irのループフィル
タ70からの流入を制御している。第1のNチャネルM
OSFET54において、ソースは第2の主定電流源5
3に接続され、ゲートには下降指示信号DNが供給さ
れ、ドレインは記主出力端子55に接続されている。す
なわち、主出力端子55(第1のPチャネルMOSFE
T52および第1のNチャネルMOSFET54のドレ
イン)で主制御電流Irの流出/流入を行っている。
持ち、第1の補助定電流源61と、第1の補助トランジ
スタスイッチング手段として動作する第2のPチャネル
MOSFET62と、第2の補助定電流源63と、第2
の補助トランジスタスイッチング手段として動作する第
2のNチャネルMOSFET64とを有する。
に接続されており、この正電源端子から補助制御電流I
cを流す。第2のPチャネルMOSFET62は、第1
の補助定電流源61と補助出力端子65との間に接続さ
れており、上昇指示信号UP#に応答して、補助制御電
流Icのループフィルタ70への流出を制御している。
第2のPチャネルMOSFET62において、ソースは
第1の補助定電流源61に接続され、ゲートには上昇指
示信号UP#が供給され、ドレインは補助出力端子65
に接続されている。第2の補助定電流源63は接地端子
15に接続されており、接地端子15へ補助制御電流I
cを流す。第2のNチャネルMOSFET64は第2の
補助定電流源63と補助出力端子65との間に接続され
ており、下降指示信号DNに応答して、補助制御電流I
cのループフィルタ70からの流入を制御する。第2の
NチャネルMOSFET64において、ソースは第2の
補助定電流源63に接続され、ゲートには下降指示信号
DNが供給され、ドレインは補助出力端子65に接続さ
れている。すなわち、補助出力端子65(第2のPチャ
ネルMOSFET62および第2のNチャネルMOSF
ET64のドレイン)で補助制御電流Irの流出/流入
を行っている。
ポンプ回路とも呼び、補助電流制御部60を補助チェー
ジポンプ回路とも呼ぶことにする。したがって、主制御
電流Irは主チャージポンプ電流とも呼ばれ、補助制御
電流Icは補助チャージポンプ電流と呼ばれる。
C0 と、2次側コンデンサC1 と、抵抗器R1 と、電圧
電流変換器71とを備えている。1次側コンデンサC0
は、補助電流制御部60の補助出力端子65と接地端子
15との間に接続されており、補助制御電流Icが流出
/流入されて1次側電圧を生成する。電圧電流変換器7
1は1次側電圧を1次側電流に変換する。電圧電流変換
器71の出力端は主電流制御部50の主出力端子55に
接続されている。2次側コンデンサC1 は、電圧電流変
換器71の出力端(主電流制御部50の主出力端子5
5)と接地端子15との間に接続されており、1次側電
流と主制御電流Irとが流出/流入される。抵抗器R1
は、この2次側コンデンサC1 に並列に接続されてお
り、抵抗器R1 の両端電圧は制御電圧として出力端子1
3から電圧制御発振器30へ供給される。
は、並列接続された3個のコンデンサC1-1 ,C1-2 ,
C1-3 と、2個のスイッチ回路から構成されており、ス
イッチ回路を開閉することにより、2次側コンデンサC
1 の容量値を選択することができる。すなわち、2次側
コンデンサC1 はその容量値を可変することができる。
するように、主制御電流Irでコーナー周波数のR側を
決めているので、見かけ上の抵抗値を大きく設定でき、
その代わりにループフィルタ70を構成する1次側コン
デンサC0 の容量値を小さく設定できるので、制御電圧
生成回路10(ループフィルタ70)をLSI化するこ
とが可能となる。さらに、速度の切り換えで生じるコー
ナー周波数のC側の変更を補助制御電流Icを可変して
補うことができる。従って、ループフィルタ70を構成
する1次側コンデンサC0 を1個のコンデンサで代用す
ることができる。
ループゲイン(開ループ伝達関数)と図4に示した従来
のPLL回路のオープンループゲイン(開ループ伝達関
数)とを等しくできることを証明する。
オープンループゲインK′o を求める。そのために、P
LL回路を構成する各構成要素を規定する定数を以下に
述べるように仮定する。位相比較器40のゲインをKpc
[V/rad]で表す。チャージポンプ回路50′の制
御電流をIpc[A]で表す。ループフィルタ70′を構
成する抵抗器R1 の抵抗値をR1 [Ω]で表す。ループ
フィルタ70′を構成する1次側コンデンサC′0 の容
量値をC′0 [F]で表す。ループフィルタ70′を構
成する2次側コンデンサC1 の容量値をC1 [F]で表
す。電圧制御型発振器20のゲインをKvco [rad/
V]で表す。分周器30の分周比を(1/N)で表す。
このとき、ループフィルタ70′のインピーダンスZ
LPF は、下記の数式1で表される。
オープンループゲインK′o は、下記の数式2で表され
る。
0,000[pF]程度であるのに対して、2次側コン
デンサC1 の容量値C1 は10[pF]程度である。し
たがって、C′0 >>C1 とすると、上記数式2は下記
の数式3に近似できる。
Ko を求める。そのために、PLL回路を構成する各構
成要素を規定する定数を以下に述べるように仮定する。
位相比較器40のゲインをKpc[V/rad]で表す。
主電流制御部(主チャージポンプ回路)50の主制御電
流をIr[A]で表す。補助電流制御部(補助チャージ
ポンプ回路)60の補助制御電流をIc[A]で表す。
ループフィルタ70を構成する抵抗器R1 の抵抗値をR
1 [Ω]で表す。ループフィルタ70を構成する1次側
コンデンサC0 の容量値をC0 [F]で表す。ループフ
ィルタ70を構成する2次側コンデンサC1 の容量値を
C1 [F]で表す。ループフィルタ70を構成する電圧
電流変換器71のコンダクタンスをgmo[1/Ω]で表
す。電圧制御型発振器20のゲインをKvco [rad/
V]で表す。分周器30の分周比を(1/N)で表す。
デンサC1 と抵抗器R1 の並列回路部分のインピーダン
スZgmo は下記の数式4で表される。
13で発生する電圧Vgmo は、下記の数式5で表され
る。
ルタ70を構成する1次側コンデンサC0 および電圧電
流変換器71との組み合わせ回路部分を流れる等価電流
である。この等価電流Igmo は下記の数式6で表され
る。
る主制御電流(主チャージポンプ電流)Irを次の数式
7で定める。
数式6および数式7を利用して、下記の数式8で表され
る。
L回路のオープンループゲインKo は下記の数式9で表
される。
o と本発明に係るPLL回路のオープンループゲインK
o を比較するために、それらを、再び下記の数式10お
よび数式11で表す。
ポンプ回路50′の制御電流(チャージポンプ電流)I
pcを主電流制御部(主チャージポンプ回路)50の主制
御電流(主チャージポンプ電流)Irと等しくなる(I
pc=Ir)ように、かつ、ループフィルタ70′の時定
数(C′0 ・R1 )をループフィルタ70の時定数(C
0 ・Rx )と等しくなる(C′0 ・R1 =C0 ・Rx )
ように設計すれば、従来と本発明のPLL回路のオープ
ンループゲインK′o とKo が完全に一致することが分
かる。
切り換えにおいて、必要となるPLL回路のゲイン切り
換えが本発明と従来とで異なる点について説明する。特
に、本発明におけるPLL回路のループフィルタ70を
構成する1次側コンデンサC0 の容量値を、従来のPL
L回路のループフィルタ70′を構成する1次側コンデ
ンサC′0 の容量値よりも非常に小さくできる理由につ
いて説明する。
転送は上記表1に示す通りである。図2は各速度でのP
LLオープンループ特性を示すボード線図である。図2
において、横軸は周波数を示し、縦軸はゲイン(dB)
および位相(deg)を示す。図2に示すゲイン曲線に
おいて、低周波側で傾きが40〔dB/dec〕から2
0〔dB/dec〕に遷移する周波数を1次側コーナー
周波数fc1と呼び、高周波側で傾きが20〔dB/de
c〕から40〔dB/dec〕に遷移する周波数を2次
側コーナー周波数fc2と呼び、ゲインが0〔dB〕のと
きの周波数をユニティゲイン周波数fu と呼ぶ。
タ周波数fc1,fc2,fu を同時に周波数軸に沿ってシ
フトする必要がある。具体的には、1倍速X1から2倍
速X2への切り換えを例に挙げると、下記の表2に示す
ように、速度が倍になった分だけ、上記3つのパラメー
タを倍にしてやれば良い。
メータ周波数fc1,fc2,fu と本発明に係るPLL回
路(図1)における3つのパラメータ周波数fc1,
fc2,fu とを下記の表3に比較して示す。
発明に係るPLL回路(図1)における速度切り換え時
のパラメータ変更方法を比較して示す。
が従来と本発明とで異なることが分かる。また、上記表
4におけるRx は、前述した通り、回路に現れない仮想
抵抗で、上記数式7より下記の数式12で表される。
流)Irを従来における制御電流(チャージポンプ電
流)Ipcと等しく一定にして、補助制御電流(補助チャ
ージポンプ電流)Icの電流値のみを可変させると、仮
想抵抗Rx の抵抗値が可変することが分かる。すなわ
ち、補助制御電流Icの電流値を大きくすれば仮想抵抗
Rx の抵抗値は小さくなり、補助制御電流Icの電流値
を小さくすれば仮想抵抗Rx の抵抗値は大きくなること
が分かる。
プンループゲインを示す上記数式11に戻って考察する
と、主制御電流Irの電流値を固定で、補助制御電流I
cの電流値を変化させると、仮想抵抗Rx のみが変化す
るという仕組みになっている。つまり、仮想抵抗Rx は
補助制御電流Icに1対1に対応する。
するループフィルタ70′の1次側コンデンサC′0
と、本発明に係るPLL回路(図1)を構成するループ
フィルタ70の1次側コンデンサC0 という視点で比較
してみる。上記表3より、ループフィルタ70′の1次
側コンデンサC′0 とループフィルタ70の1次側コン
デンサC0 は、それぞれ、下記の数式13および数式1
4で表される。
抵抗値を抵抗器R1 の抵抗値より高くする(R1 <Rx
)と、本発明に係るループフィルタ70の1次側コン
デンサC0 の容量値を従来のループフィルタ70′の1
次側コンデンサC′0 の容量値よりも小さくする(C′
0 >C0 )ことが出来る。仮想抵抗Rx の抵抗値を高く
する為には、上記数式12より、補助制御電流Icの電
流値を小さくすれば良いので、比較的容易に実施でき
る。
路(図1)では、補助制御電流(補助チャージポンプ電
流)Icの電流値を変化させることにより1次側コーナ
ー周波数fc1を可変でき、本発明に係るループフィルタ
70を構成する1次側コンデンサC0 の容量値を従来の
ループフィルタ70′の1次側コンデンサC′0 の容量
値よりも小さく設定することが出来る。設計例として、
1次側コーナー周波数fc1を884Hzとした場合の、
従来および本発明のループフィルタの容量値と抵抗値を
下記の表5に比較して示す。
1次側コンデンサC0の容量値を、従来のループフィル
タを構成する1次側コンデンサC′0 の容量値の1/1
00にすることが出来る。
いて速度切り換えを行うためには、補助制御電流Icの
電流値の大きさを変える必要がある。
を可変できる電流値可変部80を補助電流制御部60と
共に示す。
OSFET81,82,83,84と、トランスファー
ゲート85および86と、抵抗器R2 とを有する。Pチ
ャネルMOSFET81において、ソースは正電源端子
14に接続され、ドレインは抵抗器R2 を介して接地端
子15に接続され、ゲートとドレイン間は直接接続さ
れ、いわゆる、ダイオード接続されている。Pチャネル
MOSFET82において、ソースは正電源端子14に
接続され、ゲートはPチャネルMOSFET81のゲー
トに接続されている。すなわち、PチャネルMOSFE
T81および82の組み合わせはカレントミラー回路を
構成している。
ースは正電源端子14に接続され、ゲートはトランスフ
ァーゲート85を介してPチャネルMOSFET81の
ゲートに接続されている。すなわち、トランスファーゲ
ート85がオン状態のとき、PチャネルMOSFET8
1および83の組み合わせはカレントミラー回路を構成
する。同様に、PチャネルMOSFET84において、
ソースは正電源端子14に接続され、ゲートはトランス
ファーゲート86を介してPチャネルMOSFET81
のゲートに接続されている。すなわち、トランスファー
ゲート86がオン状態のとき、PチャネルMOSFET
81および84の組み合わせはカレントミラー回路を構
成する。
MOSFET62と、第2のNチャネルMOSFET6
4と、NチャネルMOSFET60−1,61−1,6
3−1と、PチャネルMOSFET61−2および61
−3とから構成されている。NチャネルMOSFET6
0−1において、ドレインは電流値可変部80のPチャ
ネルMOSFET82〜84のドレインに接続され、ソ
ースは接地端子15に接続され、ゲートとドレイン間は
直接接続されて、いわゆる、ダイオード接続されてい
る。NチャネルMOSFET63−1において、ドレイ
ンは第2のNチャネルMOSFET64のソースに接続
され、ソースは接地端子15に接続され、ゲートはNチ
ャネルMOSFET60−1のゲートに接続されてい
る。すなわち、NチャネルMOSFET60−1とNチ
ャネルMOSFET63−1との組み合わせはカレント
ミラー回路を構成して、第2の補助定電流源63(図
1)として動作する。
て、ドレインはPチャネルMOSFET61−2のドレ
インに接続され、ソースは接地端子15に接続され、ゲ
ートはNチャネルMOSFET60−1のゲートに接続
されている。すなわち、NチャネルMOSFET60−
1とNチャネルMOSFET61−1との組み合わせは
カレントミラー回路を構成している。PチャネルMOS
FET61−2において、ソースは正電源端子14に接
続され、ゲートとドレイン間は直接接続されて、いわゆ
る、ダイオード接続されている。PチャネルMOSFE
T61−3において、ソースは正電源端子14に接続さ
れ、ドレインは第2のPチャネルMOSFETに接続さ
れ、ゲートはPチャネルMOSFET61−2のゲート
に接続されている。すなわち、PチャネルMOSFET
61−2および61−3の組み合わせはカレントミラー
回路を構成している。したがって、NチャネルMOSF
ET60−1および61−1とPチャネルMOSFET
61−2および61−3との組み合わせは第1の補助定
電流源61(図1)として働く。
について説明する。PチャネルMOSFET81のドレ
イン電流をI1 とする。トランスファーゲート85およ
び86の両方ともオフ状態のとき、PチャネルMOSF
ET82のみがドレイン電流IX を流し、補助電流制御
部60のNチャネルMOSFET60−1および60−
1にはこのドレイン電流IX に等しいドレイン電流I2
およびI3 が流れる(I2 =I3 =IX )。したがっ
て、補助電流制御部60はドレイン電流IX に等しい補
助制御電流Icを流す。
トランスファーゲート86がオフ状態であるとする。こ
の場合、PチャネルMOSFET82および83がドレ
イン電流IX およびIY を流し、補助電流制御部60の
NチャネルMOSFET60−1および60−1にはこ
れらドレイン電流IX およびIY の和に等しいドレイン
電流I2 およびI3 が流れる(I2 =I3 =IX +
IY )。したがって、補助電流制御部60は(IX +I
Y )に等しい補助制御電流Icを流す。
86の両方ともオン状態となったとする。この場合、P
チャネルMOSFET82乃至84がドレイン電流
IX ,IY ,IZ を流し、補助電流制御部60のNチャ
ネルMOSFET60−1および60−1にはこられド
レイン電流IX ,IY ,IZ の和に等しいドレイン電流
I2 およびI3 が流れる(I2 =I3 =IX +IY +I
Z )。したがって、補助電流制御部60は(IX +IY
+IZ )に等しい補助制御電流Icを流す。
電流制御部60の補助制御電流Icの電流値を変えるこ
とが出来る。
ず、本発明の趣旨を逸脱しない範囲内で種々の変更が可
能である。例えば、トランジスタスイッチング手段はM
OSFETに限定せず、バイポーラトランジスタ等の他
のトランジスタでも良い。
の制御電圧生成回路では、ループフィルタに電圧電流制
御変換器を設け、チャージポンプ回路を主電流制御部と
補助電流制御部とで構成したので、ループフィルタを構
成する1次側コンデンサの容量値を一定の小さい値に設
定することが出来る。これにより、制御電圧生成回路
(ループフィルタ)をLSIに内蔵化することができ
る。また、本発明に係るPLL回路をCR−ROMドラ
イブ用のクロック再生回路として使用して、速度切り換
えを行う場合、1次側コーナー周波数の変更を補助電流
制御部の補助制御電流の電流値を変えることによって対
応できる。
備えたPLL回路の構成を示すブロック図である。
行う際の、各速度でのPLLオープンループ特性を示す
ボード線図である。
を変えるための電流値可変部の構成を補助電流制御部の
構成と共に示すブロック図である。
構成を示すブロック図である。
Claims (10)
- 【請求項1】 PLL回路に使用される制御電圧生成回
路であって、位相比較器から供給される上昇指示信号お
よび下降指示信号に応答して電圧制御型発振器用の制御
電圧を生成する制御電圧生成回路において、 前記上昇指示信号および前記下降指示信号に応答して、
主制御電流を流出/流入する主電流制御部と、 前記上昇指示信号および前記下降指示信号に応答して、
前記主制御電流よりも小さい補助制御電流を流出/流入
する補助電流制御部と、 前記主電流制御部と前記補助電流制御部と前記電圧制御
型発振器とに接続され、前記主制御電流と前記補助制御
電流とに基づいて前記制御電圧を発生するループフィル
タとを有し、 該ループフィルタは、前記補助制御電流が流出/流入さ
れて1次側電圧を生成する1次側コンデンサと、前記1
次側電圧を1次側電流に変換する電圧電流変換器と、該
1次側電流と前記主制御電流とが流出/流入される2次
側コンデンサと、該2次側コンデンサに並列に接続され
た抵抗器とを備え、該抵抗器の両端電圧を前記制御電圧
として出力することを特徴とする制御電圧生成回路。 - 【請求項2】 前記主電流制御部は、主出力端子を持
ち、正電源端子に接続され、該正電源端子から前記主制
御電流を流す第1の主定電流源と;該第1の定電流源と
前記主出力端子との間に接続され、前記上昇指示信号に
応答して、前記主制御電流の前記ループフィルタへの流
出を制御する第1の主トランジスタスイッチング手段
と;接地端子に接続され、該接地端子へ前記主制御電流
を流す第2の主定電流源と;該第2の主定電流源と前記
主出力端子との間に接続され、前記下降指示信号に応答
して、前記主制御電流の前記ループフィルタからの流入
を制御する第2の主トランジスタスイッチング手段と;
を備え、前記主出力端子で前記主制御電流の流出/流入
を行うこと、を特徴とする請求項1に記載の制御電圧生
成回路。 - 【請求項3】 前記第1の主トランジスタスイッチング
手段は、ソースが前記第1の主定電流源に接続され、ゲ
ートに前記上昇指示信号が供給され、ドレインが前記主
出力端子に接続されたPチャネル電界効果トランジスタ
から成り、 前記第2の主トランジスタスイッチング手段は、ソース
が前記第2の主定電流源に接続され、ゲートに前記下降
指示信号が供給され、ドレインが前記主出力端子に接続
されたNチャネル電界効果トランジスタから成り、 前記Pチャネル電界効果トランジスタおよび前記Nチャ
ネル電界効果トランジスタのドレインで前記主制御電流
の流出/流入を行うこと、を特徴とする請求項2に記載
の制御電圧生成回路。 - 【請求項4】 前記補助電流制御部は、補助出力端子を
持ち、前記正電源端子に接続され、該正電源端子から前
記補助制御電流を流す第1の補助定電流源と;該第1の
補助定電流源と前記補助出力端子との間に接続され、前
記上昇指示信号に応答して、前記補助制御電流の前記ル
ープフィルタへの流出を制御する第1の補助トランジス
タスイッチング手段と;前記接地端子に接続され、該接
地端子へ前記補助制御電流を流す第2の補助定電流源
と;該第2の補助定電流源と前記補助出力端子との間に
接続され、前記下降指示信号に応答して、前記補助制御
電流の前記ループフィルタからの流入を制御する第2の
補助トランジスタスイッチング手段と;を備え、前記補
助出力端子で前記補助制御電流の流出/流入を行うこ
と、を特徴とする請求項1に記載の制御電圧生成回路。 - 【請求項5】 前記第1の補助トランジスタスイッチン
グ手段は、ソースが前記第1の補助定電流源に接続さ
れ、ゲートに前記上昇指示信号が供給され、ドレインが
前記補助出力端子に接続されたPチャネル電界効果トラ
ンジスタから成り、 前記第2の補助トランジスタスイッチング手段は、ソー
スが前記第2の補助定電流源に接続され、ゲートに前記
下降指示信号が供給され、ドレインが前記補助出力端子
に接続されたNチャネル電界効果トランジスタとから成
り、 前記Pチャネル電界効果トランジスタおよび前記Nチャ
ネル電界効果トランジスタのドレインで前記主制御電流
の流出/流入を行うこと、を特徴とする請求項4に記載
の制御電圧生成回路。 - 【請求項6】 前記補助電流制御部における前記補助制
御電流の電流値の大きさを可変する電流値可変手段をさ
らに備え、前記2次側コンデンサは複数のコンデンサと
スイッチ手段とで構成され、前記スイッチ手段の開閉に
よって前記2次側コンデンサの容量値を可変できるよう
にしたこと、を特徴とする請求項1に記載の制御電圧生
成回路。 - 【請求項7】 パルス状の上昇指示信号および下降指示
信号に応答して制御電圧を生成する制御電圧生成回路
と;前記制御電圧に応答して、発振周波数をもつ発振信
号を発生する電圧制御型発振器と;前記発振信号を分周
比に基づいて分周し、分周した信号を出力信号として生
成する分周器と;入力周波数をもつ入力信号と前記出力
信号とを受け、前記入力信号と前記出力信号との間の位
相周波数差を検出して、該位相周波数差を示す前記パル
ス状の上昇指示信号および下降指示信号を生成する位相
比較器と;を備えたPLL回路において、前記制御電圧
生成回路は、 前記上昇指示信号および前記下降指示信号に応答して、
主制御電流を流出/流入する主電流制御部と、 前記上昇指示信号および前記下降指示信号に応答して、
補助制御電流を流出/流入する補助電流制御部と、 前記主電流制御部と前記補助電流制御部と前記電圧制御
発振器とに接続され、前記主制御電流と前記補助制御電
流とに基づいて前記制御電圧を発生するループフィルタ
とを有し、 該ループフィルタは、前記補助制御電流が流出/流入さ
れて1次側電圧を生成する1次側コンデンサと、前記1
次側電圧を1次側電流に変換する電圧電流変換器と、該
1次側電流と前記主制御電流とが流出/流入される2次
側コンデンサと、該2次側コンデンサに並列に接続され
た抵抗器とを備え、該抵抗器の両端電圧を前記制御電圧
として出力することを特徴とするPLL回路。 - 【請求項8】 前記主電流制御部は、主出力端子を持
ち、正電源端子に接続され、該正電源端子から前記主制
御電流を流す第1の主定電流源と;該第1の定電流源と
前記主出力端子との間に接続され、前記上昇指示信号に
応答して、前記主制御電流の前記ループフィルタへの流
出を制御する第1の主トランジスタスイッチング手段
と;接地端子に接続され、該接地端子へ前記主制御電流
を流す第2の主定電流源と;該第2の主定電流源と前記
主出力端子との間に接続され、前記下降指示信号に応答
して、前記主制御電流の前記ループフィルタからの流入
を制御する第2の主トランジスタスイッチング手段と;
を備え、前記主出力端子で前記主制御電流の流出/流入
を行い、 前記補助電流制御部は、補助出力端子を持ち、前記正電
源端子に接続され、該正電源端子から前記補助制御電流
を流す第1の補助定電流源と;該第1の補助定電流源と
前記補助出力端子との間に接続され、前記上昇指示信号
に応答して、前記補助制御電流の前記ループフィルタへ
の流出を制御する第1の補助トランジスタスイッチング
手段と;前記接地端子に接続され、該接地端子へ前記補
助制御電流を流す第2の補助定電流源と;該第2の補助
定電流源と前記補助出力端子との間に接続され、前記下
降指示信号に応答して、前記補助制御電流の前記ループ
フィルタからの流入を制御する第2の補助トランジスタ
スイッチング手段と;を備え、前記補助出力端子で前記
補助制御電流の流出/流入を行うこと、を特徴とする請
求項7に記載のPLL回路。 - 【請求項9】 前記補助電流制御部における前記補助制
御電流の電流値の大きさを可変する電流値可変手段をさ
らに備え、前記2次側コンデンサは複数のコンデンサと
スイッチ手段とで構成され、前記スイッチ手段の開閉に
よって前記2次側コンデンサの容量値を可変できるよう
にしたこと、を特徴とする請求項7に記載のPLL回
路。 - 【請求項10】 請求項7又は9に記載のPLL回路
を、CD−ROMから読み取ったデータを再生するため
クロック再生回路として使用したCD−ROMドライ
ブ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9036543A JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9036543A JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10233682A true JPH10233682A (ja) | 1998-09-02 |
JP2933134B2 JP2933134B2 (ja) | 1999-08-09 |
Family
ID=12472696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9036543A Expired - Fee Related JP2933134B2 (ja) | 1997-02-20 | 1997-02-20 | 制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2933134B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100738334B1 (ko) | 2005-12-08 | 2007-07-12 | 한국전자통신연구원 | 가변 밴드폭을 출력시키기 위한 루프 필터 및 그를 이용한위상 동기 루프 주파수 합성기 |
JP2008199480A (ja) * | 2007-02-15 | 2008-08-28 | Oki Electric Ind Co Ltd | 位相同期回路 |
US8368441B2 (en) | 2011-03-25 | 2013-02-05 | Renesas Electronics Corporation | Semiconductor integrated circuit having an on-chip PLL and operating method thereof |
JP2017195437A (ja) * | 2016-04-18 | 2017-10-26 | ザインエレクトロニクス株式会社 | Pll周波数シンセサイザ |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3360667B2 (ja) | 1999-12-01 | 2002-12-24 | 日本電気株式会社 | 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置 |
-
1997
- 1997-02-20 JP JP9036543A patent/JP2933134B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100738334B1 (ko) | 2005-12-08 | 2007-07-12 | 한국전자통신연구원 | 가변 밴드폭을 출력시키기 위한 루프 필터 및 그를 이용한위상 동기 루프 주파수 합성기 |
JP2008199480A (ja) * | 2007-02-15 | 2008-08-28 | Oki Electric Ind Co Ltd | 位相同期回路 |
JP4510039B2 (ja) * | 2007-02-15 | 2010-07-21 | Okiセミコンダクタ株式会社 | 位相同期回路 |
US8368441B2 (en) | 2011-03-25 | 2013-02-05 | Renesas Electronics Corporation | Semiconductor integrated circuit having an on-chip PLL and operating method thereof |
US8400198B1 (en) | 2011-03-25 | 2013-03-19 | Renesas Electronics Corporation | Semiconductor integrated circuit having an on-chip PLL and operating method thereof |
JP2017195437A (ja) * | 2016-04-18 | 2017-10-26 | ザインエレクトロニクス株式会社 | Pll周波数シンセサイザ |
Also Published As
Publication number | Publication date |
---|---|
JP2933134B2 (ja) | 1999-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4683088B2 (ja) | 位相同期回路並びに記録再生装置および電子機器 | |
US6496470B2 (en) | Disk reproducing apparatus having active wide-range PLL device | |
JP3119205B2 (ja) | Pll回路 | |
JP4083077B2 (ja) | 電圧制御発振器 | |
JP4018221B2 (ja) | チャージポンプ回路、pll回路、及び、pll周波数シンセサイザ | |
JP3327271B2 (ja) | Pll回路及びデータ読み出し回路 | |
JPH0863892A (ja) | 磁気記録再生装置および位相同期回路 | |
JP2933134B2 (ja) | 制御電圧生成回路、それを備えたpll回路およびそれを備えたcd−romドライブ | |
US5805024A (en) | Phase lock loop system including a primary phase lock loop apparatus and a high order phase lock loop apparatus | |
US6933790B2 (en) | Phase locked loop circuit | |
EP0785549B1 (en) | Signal processing circuit and read apparatus using the same | |
JP3605023B2 (ja) | クロック生成回路 | |
US20080292629A1 (en) | System Clock Generation Circuit | |
US20080290916A1 (en) | System Clock Generation Circuit | |
KR100307125B1 (ko) | 디스크 재생 장치 및 rf 증폭기 제어 회로 | |
KR100545979B1 (ko) | Pll 회로 및 데이터 기록 제어 장치 | |
JP2001135038A (ja) | Pll回路及びデータ読み取り装置 | |
JP2003023354A (ja) | デジタル制御発振器 | |
JP3759650B2 (ja) | マルチ倍速の光ディスク再生装置のスピンドルサーボ回路 | |
JPH1116293A (ja) | 電圧制御発振回路及びディスク再生装置 | |
US6081492A (en) | Disc player reproduction circuit with reproduction speed dependent VFO | |
JP2685529B2 (ja) | ビット同期回路 | |
JP3248508B2 (ja) | 光ディスク再生装置用pll回路及びそのオープンループゲインの連続的増加方法 | |
JP3831197B2 (ja) | レーザ駆動回路 | |
JP2002290232A (ja) | チャージポンプ回路及び位相同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990428 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |