JP4066500B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基準信号に基づき設定された位相または周波数を有する発振信号を供給するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ、位相同期ループ）回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、入力信号を基準信号の位相または周波数に追従させて所定の位相または周波数を有する発振信号を生成することができる。このため、例えば、周波数または位相変調を利用した通信装置において受信信号に基づき送信側の信号に同期した発振信号を発生し、それに基づきもとの送信信号を復元する場合に、ＰＬＬ回路は有効な発振手段として幅広く利用されている。
【０００３】
図６は一般的に使用されているＰＬＬ回路の一例を示す回路図である。図示のように、本例のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎトランジスタＴＲ２からなるチャージポンプ（チャージ電流発生回路）２０、キャパシタ（静電容量素子）Ｃ０，Ｃ１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたループフィルタ（制御回路）３０、電圧制御型発振回路（ＶＣＯ：Ｖｏｌｔｅｄ−ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）４０およびＶＣＯからの発振信号を所定の分周比で分周した信号を位相比較回路１０に供給する分周回路５０により構成されている。
【０００４】
ＶＣＯ４０はループフィルタ３０の出力電圧Ｖ２に応じて位相または周波数で制御された発振信号ＳＯを出力する。
位相比較回路１０は、分周回路５０からの分周信号Ｓｄと基準信号Ｓｒｅｆの位相を比較し、正負の位相差を示すパルス信号ＰＡ，ＰＢを出力する。
チャージポンプ２０は、位相比較回路１０からパルス信号ＰＡが出力されたとき第１のチャージ電流ｉＣＲ１をループフィルタ３０に出力し、逆に位相比較回路１０からパルス信号ＰＢが出力されたとき第２のチャージ電流ｉＣＲ２、即ち、ループフィルタ３０からチャージポンプ２０の出力端子を介して接地（大地）電位ＧＮＤに流れる電流を発生する。
【０００５】
ループフィルタ３０は、チャージポンプ２０からのチャージ電流ｉＣＲ１またはｉＣＲ２に応じて出力信号Ｖ２のレベルを制御する。ＶＣＯ４０は、信号Ｖ２のレベルに応じて発振信号ＳＯの位相または周波数を制御する。ＶＣＯ４０からの発振信号ＳＯは分周回路５０により設定された分周比Ｎで分周され、分周信号Ｓｄが位相比較回路１０に出力される。
【０００６】
上記のように構成されたＰＬＬ回路において、基準信号Ｓｒｅｆの周波数をｆ０とすると、ＶＣＯの出力信号ＳＯの周波数ｆ１はＮｆ０に安定するように制御される。このため、基準信号Ｓｒｅｆおよび分周回路５０に設定された分周比Ｎに応じて、安定した周波数を有する発振信号ＳＯを獲得できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のＰＬＬ回路において、チャージポンプ２０は導電型の異なる二つのトランジスタＴＲ１およびＴＲ２が直列接続されて構成されている。このため、トランジスタＴＲ１，ＴＲ２のコレクタ同士の接続点、即ちチャージポンプ２０の出力端子の電圧Ｖ０が電源電圧ＶＣＣより一定の値、例えば、０．７Ｖ低く、さらに接地電位ＧＮＤにより一定の値、例えば、０．７Ｖ高く保持される範囲でなければ、これらのトランジスタの何れかが飽和状態に陥る。このとき、チャージポンプ２０は希望の動作を行わず、ＶＣＯ４０を所定の発振周波数に制御するために十分な電圧信号Ｖ２を発生できなくなり、これによってＰＬＬ回路における周波数ロック（位相同期）までの時間が長くなり、ＰＬＬ回路のレスポンス特性（応答特性）が低下するという不利益がある。
【０００８】
図７は、チャージポンプ２０およびループフィルタ３０の一部分を示す回路図である。位相比較回路１０からパルスＰＡが入力されると、トランジスタＴＲ１がオン状態になり、出力ノードＮＤ１からループフィルタ３０にチャージ電流ｉＣＲ１が出力される。このチャージ電流をソース電流（Source current）と呼ばれている。逆に、位相比較回路１０からパルスＰＢが入力されると、トランジスタＴＲ２がオン状態になり、ループフィルタ３０から出力ノードＮＤ１およびトランジスタＴＲ２を通して、接地側に流れるチャージ電流ｉＣＲ２が出力される。このチャージ電流をシンク電流（Sink current）と呼ばれている。
【０００９】
ループフィルタ３０は、チャージポンプ２０からのソース電流ｉＣＲ１およびシンク電流ｉＣＲ２に応じて、キャパシタＣ０およびＣ１が充電若しくは放電を行い、それに応じてチャージポンプ２０の出力電圧Ｖ０が設定される。即ち、出力電圧Ｖ０は、位相比較回路１０からのパルスＰＡおよびＰＢにより設定される。出力電圧Ｖ０に応じて、図６に示すループフィルタ３０の出力電圧Ｖ２のレベルが制御される。ＶＣＯ４０は、電圧Ｖ２に基づいて設定された所定の発振周波数で発振する。ＶＣＯ４０の発振信号ＳＯは分周回路５０により分周され、分周信号Ｓｄは基準信号Ｓｒｅｆとともに位相比較回路１０に入力される。
【００１０】
位相比較回路１０において、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差に基づきパルスＰＡまたはパルスＰＢの何れかが出力される。また、これらのパルス信号の幅は、位相差に応じて設定される。図８は、その一例として、チャージポンプ２０のチャージ電流ｉＣＲ１、出力電圧Ｖ０およびキャパシタＣ１の電圧Ｖ１を示している。図示のように、位相比較回路１０から所定の幅を有するパルスＰＡが出力されたとき、当該パルスＰＡのパルス期間中にチャージポンプ２０の出力ノードＮＤ１からソース電流ｉＣＲ１が出力される。これに応じてキャパシタＣ０が充電され、電圧Ｖ０が図示のように上昇する。電圧Ｖ０が上昇し、電圧Ｖ１より高くなると、抵抗素子Ｒ１の両端に電位差が生じ電流が流れるので、キャパシタＣ１が充電される。この結果、電圧Ｖ１も上昇し、徐々に電圧Ｖ０に近づいていく。電圧Ｖ０に応じてループフィルタ３０の出力電圧Ｖ２が設定され、これに応じてＶＣＯ４０の発振周波数が制御される。
【００１１】
即ち、一回の位相比較によってＶＣＯ４０はある所定の発振周波数に制御される。この動作が数回〜数百回繰り返した結果、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差および周波数差が縮め、ＶＣＯ４０の発振周波数は目的値に達する。ＶＣＯ４０の発振周波数が希望値に安定した状態をロック（位相同期）状態と呼ばれている。ロック状態に達したとき位相比較回路１０より出力されたパルスＰＡまたはパルスＰＢの幅が非常に短いが、ロック状態に達するまでの間に、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差が大きく、パルスＰＡまたはＰＢの幅は非常に長い。
【００１２】
図９に示すように、パルスＰＡの幅がＷ０のとき、それに応じて時間Ｗ０の間にチャージ電流ｉＣＲ１が発生され、キャパシタＣ０が充電された結果、電圧Ｖ０が上昇してトランジスタＴＲ１が飽和状態になる。トランジスタＴＲ１が飽和状態に陥ると、出力電流が低下する。このため、パルスＰＡの幅がＷ０以上に伸びても、チャージポンプ２０の出力電圧Ｖ０が所定の電圧Ｖｓａｔに制限され、それ以上には上昇できない。トランジスタＴＲ１が飽和時のコレクタ・エミッタ電圧をＶｃｅ１とすると、電圧Ｖ０の上限電圧Ｖｓａｔは、次式により求められる。
【００１３】
【数１】
Ｖｓａｔ＝ＶＣＣ−Ｖｃｅ１
…（１）
【００１４】
トランジスタＴＲ１が飽和状態になると、ソース電流ｉＣＲ１が十分に出力できなくなり、チャージポンプ２０の出力電圧Ｖ０が十分なレベルに達成できなくなる。この結果、ループフィルタ３０は、ＶＣＯ４０を制御するために十分な電圧Ｖ２を出力することができず、ＰＬＬ回路がロック状態に達するまでの所要時間が伸びてしまう。
【００１５】
以上、位相比較回路１０からパルスＰＡが出力されたときトランジスタＴＲ１の動作状態について考察したが、同じく位相比較回路１０からパルスＰＢが出力されたとき、そのパルス幅がある一定の値以上になると、トランジスタＴＲ２が飽和状態に陥り、チャージポンプ２０の出力電圧Ｖ０が所定値以下にはならない。ここで、トランジスタＴＲ２が飽和時のコレクタ・エミッタ電圧をＶｃｅ２とすると、電圧Ｖ０の下限電圧Ｖｓａｔ２は、次式により求められる。
【００１６】
【数２】
Ｖｓａｔ２＝Ｖｃｅ２
…（２）
【００１７】
このように、チャージポンプ２０の出力電圧Ｖ０は、（Ｖｓａｔ２＜Ｖ０＜Ｖｓａｔ）の範囲内に制限されている。電圧Ｖ０がこの範囲を越えると、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態に陥るので、チャージポンプ２０は正常に動作することができなくなる。
【００１８】
図１０は、トランジスタが飽和状態に陥ることなく理想的なチャージポンプを用いた場合の位相引き込みと電圧Ｖ０の変化を示すグラフである。図示のように、理想的なチャージポンプの場合に、ＰＬＬ回路は初期状態から短い時間を経てロック状態に達せられる。しかし、実際のチャージポンプを構成するトランジスタは、バイアス電圧により飽和状態に陥り電流出力が正常に行われなくなるため、図１１に示すように、ロック状態に達するまで理想的なチャージポンプより２倍以上の時間がかかる。
【００１９】
トランジスタの飽和による影響を低減する方法と一つとして、電源電圧ＶＣＣを引き上げる方法が考えられるが、そのために余計な電圧変換回路などを必要とするのみではなく、消費電力の増加を招き、現在進められている低電圧化の流れから勘案すれば現実的ではない。
【００２０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、トランジスタの飽和による影響を回避でき、応答特性の向上を実現でき、且つ低電圧動作を容易に実現できるＰＬＬ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＬＬ回路は、位相比較回路と、チャージ電流発生回路と、ループフィルタと、電圧制御型発振回路と、状態検出回路と、補助チャージ電流発生回路とを有し、
上記位相比較回路は、上記電圧制御型発振回路の出力信号と基準信号との位相を比較し、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでいるときにその位相差の大きさを示す第１の位相差信号を出力し、または、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れているときにその位相差の大きさを示す第２の位相差信号を出力し、
上記チャージ電流発生回路は、電源電圧と共通電位との間に直列接続されている第１のトランジスタと第２のトランジスタとを有し、上記第１のトランジスタの制御ゲートに上記第１の位相差信号が印加されたとき当該第１のトランジスタがオン状態となり、上記ループフィルタから上記第１のトランジスタと上記第２のトランジスタの共通の接続部である第１の出力端子を経由して上記共通電位に向かって放電電流を流し、上記第２のトランジスタの制御ゲートに上記第２の位相差信号が印加されたとき当該第２のトランジスタがオン状態となり、上記第１の出力端子を経由して上記ループフィルタに流れる充電電流を発生させ、
上記ループフィルタは、上記チャージ電流発生回路の上記第１の出力端子に接続され、上記第１の出力端子を経由して流れる上記充電電流または上記放電電流に応じて充電または放電する第１の容量素子と、上記第１の容量素子の後段に上記第１の容量素子と並列に接続された第２の容量素子と、当該第２の容量素子の後段に接続されたローパスフィルタとを含み、
上記電圧制御型発振回路は、上記ループフィルタ内の上記ローパスフィルタの出力電圧信号に応じて発振した発振周波数を示す信号を発生して上記位相比較回路に出力し、
上記状態検出回路は、上記チャージ電流発生回路に含まれる上記第１のトランジスタまたは上記第２のトランジスタが飽和状態を検出する飽和検出回路を有し、
上記補助チャージ電流発生回路は、上記電源電圧と上記共通電位との間に直列接続されている第３のトランジスタと第４のトランジスタとを有し、上記第３のトランジスタと上記第４のトランジスタとの共通接続点である第２の出力端子が上記ループフィルタ内の上記第２の容量素子の入力端子に接続され、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでおり、かつ、その位相差の大きさを示す上記第１の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第１のトランジスタが飽和したことを検出した信号とが上記第３のトランジスタの制御ゲートに印加されたとき当該第３のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子から上記共通電位に向かって放電電流を流し、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れており、かつ、その位相差の大きさを示す上記第２の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第２のトランジスタが飽和したことを検出した信号とが上記第４のトランジスタの制御ゲートに印加されたとき当該第４のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子に流れる上記充電電流を発生させる。
【００２２】
好ましくは、上記飽和検出回路は、上記第１のトランジスタの飽和状態を検出するための第１飽和検出電圧および上記第２のトランジスタの飽和状態を検出するための第２の飽和検出電圧を発生する電圧発生回路と、上記チャージ電流発生回路の上記出力端子の電圧が上記第１の飽和検出電圧より高いとき第１の飽和信号を出力する第１のコンパレータと、上記チャージ電流発生回路の上記出力端子の電圧が上記第２の飽和検出電圧より低いとき第２の飽和信号を出力する第２のコンパレータと、上記第１の飽和信号または第２の飽和信号の何れかの飽和信号が出力されたとき、上記位相比較回路により出力された上記第１のパルス信号および第２のパルス信号を上記補助チャージ電流発生回路に供給する切り換え回路とを有する。
【００２３】
好ましくは、上記位相比較回路は、上記電圧制御型発振回路の出力信号（Ｓ 0 ）に応じて上記位相比較回路の第１の出力端子が上記電源電圧レベルに設定され、上記第１の位相差信号を出力する第１のフリップフロップと、上記基準信号に応じて当該位相比較回路の第２の出力端子が上記電源電圧レベルに設定され、上記第２の位相差信号を出力する第２のフリップフロップと、上記第１のフリップフロップの出力端子と上記第２のフリップフロップの出力端子がともに上記電源電圧レベルにあるとき、上記第１および第２のフリップフロップの上記出力端子を共通電位に設定するリセット信号を発生するリセット回路とを有する。
また好ましくは、上記リセット回路は、上記第１のフリップフロップの出力信号と上記第２のフリップフロップの出力信号の論理和を出力する論理ゲートにより構成されている。
【００２４】
好ましくは、上記電圧制御型発振回路の出力信号を分周し、分周信号を上記電圧制御型発振回路の出力信号として上記位相比較回路に供給する分周回路をさらに有する。
【００２５】
本発明によれば、位相比較回路、チャージ電流発生回路、制御回路（ループフィルタ）およびＶＣＯを有するＰＬＬ回路において、チャージ電流発生回路を構成するトランジスタが飽和状態にあるか否かを検出する飽和検出回路、切り換え回路および補助チャージ電流発生回路が設けられ、チャージ電流発生回路のトランジスタが飽和状態にあると検出されたとき、切り換え回路により上記位相比較回路から出力された位相差信号が補助チャージ電流発生回路に供給され、それに応じて補助チャージ電流が発生され、制御回路に供給される。このため、チャージ電流発生回路を構成するトランジスタが飽和状態にあり、正常にチャージ電流を供給できなくなる場合に、補助チャージ電流発生回路により補助チャージ電流が出力されるので、これに基づき制御回路によって制御信号が生成され、ＶＣＯの発振周波数を制御することができる。
【００２６】
この結果、例えば、初期状態において位相差が大きく、位相比較回路から幅の長いパルス信号からなる位相差信号が出力されることにより、チャージ電流発生回路が飽和状態になって正常にチャージ電流が出力されなくなる場合に、代わりに補助チャージ電流発生回路が動作し、補助チャージ電流が出力される。これに応じた制御信号が出力され、ＶＣＯの発振周波数の制御が正常に行われるので、ＰＬＬ回路のロックアップ（位相同期に到達する）時間が短縮でき、レスポンス特性の向上を実現できる。
【００２７】
【発明の実施の形態】
図１は本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
図示のように、本実施形態のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎトランジスタＴＲ２からなるチャージポンプ２０、キャパシタＣ０，Ｃ１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたループフィルタ（制御回路）３０、ＶＣＯ４０、分周回路５０、飽和検出電圧を発生する電圧発生回路６０、飽和検出回路７０、切り換え回路８０および補助チャージ電流発生回路９０により構成されている。
【００２８】
以下、図１を参照しつつ本実施形態のＰＬＬ回路の構成について詳細に説明する。位相比較回路１０は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１により構成され、分周回路５０からの分周信号Ｓｄおよび基準信号Ｓｒｅｆを受けて、これらの信号の位相差に応じた位相差信号、即ちパルスＰＡ，ＰＢを出力する。
【００２９】
チャージポンプ２０は、インバータＩＮＶ１および電源電圧ＶＣＣと接地電位ＧＮＤとの間に直列接続されているトランジスタＴＲ１，ＴＲ２により構成されている。トランジスタＴＲ１のエミッタは電源電圧ＶＣＣに接続され、トランジスタＴＲ２のエミッタが接地され、これらのトランジスタのコレクタ同士が共通に接続され、その接続ノードＮＤ１はチャージポンプ２０の出力端子を構成している。位相比較回路１０からのパルスＰＡはインバータＩＮＶ１により反転され、トランジスタＴＲ１のベースに入力され、パルスＰＢは直接トランジスタＴＲ２のベースに入力される。このため、位相比較回路１０からパルスＰＡが入力されると、トランジスタＴＲ１がオン状態になり、出力ノードＮＤ１からループフィルタ３０にチャージ電流ｉＣＲ１、即ちソース電流ｉＣＲ１が出力される。一方、位相比較回路１０からパルスＰＢが入力されると、トランジスタＴＲ２がオン状態になり、ループフィルタ３０から出力ノードＮＤ１およびトランジスタＴＲ２を通して、接地側に流れるチャージ電流ｉＣＲ２、即ちシンク電流ｉＣＲ２が出力される。
【００３０】
図２はチャージポンプ２０の動作状態の遷移図である。図示のようにチャージポンプ２０は三つの動作状態、０１，００，１０があり、動作状態０１において、シンク電流が出力され、動作状態１０においてソース電流が出力される。動作状態００において、何れのチャージ電流も出力されない。位相比較回路１０からのパルスＰＡ、ＰＢ（Ｐｕｌｓｅ Ａ，Ｐｕｌｓｅ Ｂ）に応じて、チャージポンプ２０の三つの動作状態は状態遷移図に示すように遷移する。
【００３１】
ループフィルタ３０は、抵抗素子Ｒ１，Ｒ２およびキャパシタＣ０，Ｃ１，Ｃ２により構成されている。抵抗素子Ｒ１、キャパシタＣ０およびＣ１からなる回路はチャージポンプ２０からのソース電流ｉＣＲ１またはシンク電流ｉＣＲ２に応じて、充電または放電しチャージポンプ２０の出力ノードＮＤ１の電圧Ｖ０のレベルを制御する。抵抗素子Ｒ２およびキャパシタＣ２によりローパスフィルタが構成されている。当該ローパスフィルタによりチャージポンプ２０の出力電圧Ｖ０の高周波成分が減衰され、低周波数成分の電圧信号Ｖ２が出力される。
【００３２】
ＶＣＯ４０はループフィルタ３０の出力電圧Ｖ２に応じて位相または周波数が制御された発振信号ＳＯを出力する。ＶＣＯ４０からの発振信号ＳＯは分周回路５０により設定された分周比Ｎで分周され、分周信号Ｓｄが位相比較回路１０に出力される。
【００３３】
上述したＰＬＬ回路において、基準信号Ｓｒｅｆの周波数ｆ０および分周回路５０に設定された分周比Ｎに応じて、ＶＣＯ４０から所定の周波数を有する発振信号ＳＯが出力される。即ち、ＰＬＬ回路がロック（位相同期）状態に達したとき、発振信号ＳＯの周波数ｆ１はＮｆ０に安定するように制御される。例えば、発振信号ＳＯの周波数が所定の値より高くなると、分周回路５０の分周信号Ｓｄの位相が基準信号Ｓｒｅｆより進み、位相比較回路１０からパルスＰＢが出力される。これに応じてチャージポンプ２０によりシンク電流ｉＣＲ２が出力される。この結果、ループフィルタ３０の出力電圧Ｖ２のレベルが低下し、ＶＣＯ４０の発振周波数が低くなるように制御される。
【００３４】
逆に、ＶＣＯ４０の発振信号ＳＯの周波数が所定の値より低くなると、分周回路５０の分周信号Ｓｄの位相が基準信号Ｓｒｅｆより遅れ、位相比較回路１０からパルスＰＡが出力される。これに応じてチャージポンプ２０によりソース電流ｉＣＲ１が出力され、ループフィルタ３０の出力電圧Ｖ２のレベルが上昇するので、ＶＣＯ４０の発振周波数が高くなるように制御される。
【００３５】
このように、ＰＬＬ回路においてＶＣＯ４０の発振周波数ｆ１が常に基準信号Ｓｒｅｆおよび分周比Ｎにより設定された目標周波数になるように制御され、ＶＣＯ４０の発振周波数が目標の周波数からずれたとき、そのずれの分に応じた修正信号が位相比較回路１０、チャージポンプ２０およびループフィルタ３０により発生され、それに応じてＶＣＯ４０の発振周波数が目標値に戻るように修正される。
【００３６】
ところで、上述したようにチャージポンプ２０は、直列に接続されている二つのトランジスタＴＲ１，ＴＲ２により構成されているので、チャージポンプ２０の出力電圧Ｖ０が一定の範囲内に制限される。例えば、トランジスタＴＲ１およびＴＲ２が飽和したときのコレクタ・エミッタ電圧をそれぞれＶｃｅ１，Ｖｃｅ２とすると、チャージポンプ２０の出力電圧Ｖ０が（Ｖｃｅ２＜Ｖ０＜ＶＣＣ−Ｖｃｅ１）の範囲内に制限される。電圧Ｖ０がこの範囲を越えると、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態になり、チャージポンプ２０は正常に動作できなくなる。例えば、電圧Ｖ０が電圧Ｖｃｅ２以下に下がったとき、トランジスタＴＲ２が飽和し、そのコレクタ電流が極端に低下するためシンク電流ｉＣＲ２が正常に出力されなくなる。逆に、電圧Ｖ０が電圧（ＶＣＣ−Ｖｃｅ１）以上に上昇したとき、トランジスタＴＲ１が飽和しソース電流ｉＣＲ１が正常に出力されなくなる。
【００３７】
トランジスタが飽和状態に陥ると、チャージポンプ２０から正常にチャージ電流の供給が得られなくなり、このためループフィルタ３０からＶＣＯ４０を制御するための十分の出力電圧が得られず、ＰＬＬ回路のレスポンス特性が低下してしまう。
【００３８】
本実施形態は、この問題を解決するためにチャージポンプ２０のトランジスタが飽和状態にあることを検出し、何れかのトランジスタが飽和状態になったとき、位相比較回路１０からのパルスＰＡ，ＰＢを切り換えて補助チャージポンプ９０に入力するので、補助チャージポンプ９０により補助チャージ電流を出力し、ループフィルタ３０のキャパシタＣ１に対して直接充電また放電を行う。これによってチャージポンプ２０のトランジスタが飽和状態になっても、ループフィルタ３０から十分な制御電圧Ｖ２を出力することができ、ＰＬＬ回路のレスポンス特性の向上が実現される。
【００３９】
以下、図１を参照しつつ、補助チャージ電流の発生について説明する。図示のように、ダイオードＤ１，Ｄ２および抵抗素子Ｒ３により、飽和検出電圧ＶＳＡ１，ＶＳＡ２が生成される。ここで、ダイオードＤ１およびＤ２の順方向バイアス降下電圧をそれぞれＶＤ１，ＶＤ２とすると、飽和検出電圧ＶＳＡ１，ＶＳＡ２はそれぞれ次式により与えられる。
【００４０】
【数３】
ＶＳＡ１＝ＶＣＣ−ＶＤ１
ＶＳＡ２＝ＶＤ２
…（３）
【００４１】
本実施形態はダイオードＤ１，Ｄ２の順方向バイアス降下電圧がトランジスタＴＲ１，ＴＲ２の飽和時のコレクタ・エミッタ間電圧とほぼ一致することを利用して、チャージポンプ２０を構成するトランジスタＴＲ１，ＴＲ２が飽和状態になっているか否かを検出する。
【００４２】
図示のように、飽和検出回路７０は、コンパレータＣＭＰ１，ＣＭＰ２およびＯＲゲートＯＲ１により構成されている。コンパレータＣＭＰ１はチャージポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶＳＡ１とを比較し、電圧Ｖ０が飽和検出電圧ＶＳＡ１より高いときハイレベルの信号を出力し、それ以外のときローレベルの信号を出力する。コンパレータＣＭＰ２はチャージポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶＳＡ２とを比較し、電圧Ｖ０が飽和検出電圧ＶＳＡ２より低いときハイレベルの信号を出力し、それ以外のときローレベルの信号を出力する。
【００４３】
このため、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態になると、コンパレータＣＭＰ１またはＣＭＰ２の出力信号がローレベルからハイレベルに切り換わる。これに応じてＯＲゲートＯＲ１の出力信号もローレベルからハイレベルに切り換わる。
【００４４】
切り換え回路８０は、飽和検出回路の検出信号、即ち、ＯＲゲートＯＲ１の出力信号に応じてパルスＰＡ，ＰＢを補助チャージポンプ９０に供給する。図示のように、切り換え回路８０は、ＡＮＤゲートＡＮＤ１，ＡＮＤ２により構成され、ＯＲゲートＯＲ１の出力信号がローレベルのとき、これらのＡＮＤゲートの出力信号がローレベルに保持され、このとき補助チャージポンプ９０は動作しない。一方、ＯＲゲートＯＲ１の出力信号がハイレベルのとき、ＡＮＤゲートＡＮＤ１の出力端子からパルスＰＡが出力され、ＡＮＤゲートＡＮＤ２の出力端子からパルスＰＢが出力される。
【００４５】
即ち、チャージポンプ２０が正常に動作しているとき、パルスＰＡ，ＰＢが補助チャージポンプ９０に供給されず、補助チャージポンプ９０は待機状態に保持される。チャージポンプ２０の何れかのトランジスタが飽和状態にあるとき、パルスＰＡ，ＰＢが補助チャージポンプ９０に供給されるので、補助チャージポンプ９０が動作する。このとき、位相比較回路１０からパルスＰＡが出力されたとき、補助チャージポンプ９０においてトランジスタＴＲ３がオン状態となり、補助チャージ電流ｉＡ１が出力される。逆に、位相比較回路１０からパルスＰＢが出力されたとき、補助チャージポンプ９０においてトランジスタＴＲ４がオン状態となり、補助チャージ電流ｉＡ２が出力される。
【００４６】
補助チャージ電流ｉＡ１およびｉＡ２が直接ループフィルタ３０のキャパシタＣ１の端子に入力されるので、キャパシタＣ１は補助チャージ電流ｉＡ１またはｉＡ２に応じて充電または放電し、その端子電圧Ｖ１が設定される。即ち、補助チャージ電流ｉＡ１が出力されたときキャパシタＣ１が充電され、端子電圧Ｖ１が上昇する。逆に、補助チャージ電流ｉＡ２が出力されたときキャパシタＣ１が放電され、端子電圧Ｖ１が降下する。
【００４７】
補助チャージポンプ９０の動作により、ループフィルタ３０の出力電圧Ｖ２が制御されるので、ＶＣＯ４０は電圧Ｖ２に基づき発振周波数が制御される。このため、チャージポンプ２０がトランジスタの飽和により正常な動作ができなくなったとき、その代わりに補助チャージポンプ９０が動作し、ＶＣＯ４０を制御するので、トランジスタの飽和により影響を低減でき、ＰＬＬ回路のレスポンス特性が向上する。
【００４８】
図４は、チャージポンプ２０と補助チャージポンプ９０の切り換えおよびそれに伴うループフィルタ３０の電圧Ｖ０，Ｖ１の変化を示している。図示のように、チャージポンプ２０の出力電圧Ｖ０が飽和電圧Ｖｓａｔに達するまで、チャージポンプ２０によりソース電流ｉＣＲ１が正常に供給される。これに応じてチャージポンプ２０の出力電圧Ｖ０が上昇し続ける。出力電圧Ｖ０が飽和電圧Ｖｓａｔに達すると、チャージポンプ２０のトランジスタＴＲ１が飽和状態になり、ソース電流ｉＣＲ１の供給が正常にされなくなる。飽和検出回路７０によりこれが検出され、位相比較回路１０からのパルスＰＡが補助チャージポンプ９０に入力されるので、補助チャージポンプ９０が動作し、補助チャージ電流ｉＡ１が出力される。補助チャージ電流ｉＡ１によりキャパシタＣ１が充電され、電圧Ｖ１が上昇するので、ループフィルタ３０の出力電圧Ｖ２が十分なレベルに設定され、これに応じてＶＣＯ４０の発振周波数は所定の目標値に近づくように制御される。
【００４９】
図５は、補助チャージポンプ９０が設けた本実施形態のＰＬＬ回路の一動作例を示す図であり、位相引き込みとチャージポンプ２０の出力電圧Ｖ０の変化を示すグラフである。図示のように、本実施形態において補助チャージポンプ９０が設けられたことにより、チャージポンプ２０がトランジスタの飽和による機能低下は補助チャージポンプ９０により補われ、ＰＬＬ回路のレスポンス特性が向上し、ロックアップする時間が補助チャージポンプが設けていないＰＬＬ回路に較べて短縮される。
【００５０】
以上説明したように、本実施形態によれば、飽和検出回路７０および補助チャージポンプ９０を設けて、チャージポンプ２０のトランジスタが飽和状態になることを検出したとき位相比較回路から位相差に応じたパルスＰＡ，ＰＢを補助チャージポンプ９０に出力し、補助チャージポンプ９０により補助チャージ電流ｉ Ａ１ またはｉＡ２を出力し、これに応じてループフィルタ３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発振周波数を制御することにより、トランジスタの飽和によるＰＬＬ回路のレスポンス特性の低下を回避でき、回路規模を増大させることなく高性能をＰＬＬ回路を実現できる。
【００５１】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路によれば、トランジスタの飽和による影響を低減でき、レスポンス特性の向上を実現できる。また、回路構成上低電源電圧動作に好都合であり、低消費電力化を容易に実現できる。また、飽和検出回路の構成が単純で誤動作が少なく、位相引き込みの過程において必要なときのみ補助チャージポンプを動作させるので、ロック状態における動作安定性の向上を実現できる利点がある。
さらに、本発明は従来のＰＬＬ回路に較べて付加する回路が小規模であるうえ、ＩＣ化に適しており回路実装面積を増大させない利点がある。
【図面の簡単な説明】
【図１】 本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】 チャージポンプの動作状態遷移図である。
【図３】 チャージポンプの動作を示す波形図である。
【図４】 補助チャージポンプの動作切り換えを示す波形図である。
【図５】 ＰＬＬ回路の位相引き込みおよびチャージポンプの出力電圧を示すグラフである。
【図６】 従来のＰＬＬ回路の一例を示す回路図である。
【図７】 チャージポンプの構成を示す回路図である。
【図８】 チャージポンプの出力電流およびループフィルタの電圧変化を示す波形図である。
【図９】 トランジスタが飽和したときのチャージポンプ出力電圧の変化を示す波形図である。
【図１０】 理想的なＰＬＬ回路の位相引き込みおよびチャージポンプの出力を示すグラフである。
【図１１】 トランジスタが飽和する場合の位相引き込みおよびチャージポンプの出力を示すグラフである。
【符号の説明】
１０…位相比較回路、２０…チャージポンプ、３０…ループフィルタ、４０…ＶＣＯ、５０…分周回路、６０…電圧発生回路、７０…飽和検出回路、８０…切り換え回路、９０…補助チャージポンプ、ＶＣＣ…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、基準信号に基づき設定された位相または周波数を有する発振信号を供給するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ、位相同期ループ）回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、入力信号を基準信号の位相または周波数に追従させて所定の位相または周波数を有する発振信号を生成することができる。このため、例えば、周波数または位相変調を利用した通信装置において受信信号に基づき送信側の信号に同期した発振信号を発生し、それに基づきもとの送信信号を復元する場合に、ＰＬＬ回路は有効な発振手段として幅広く利用されている。
【０００３】
図６は一般的に使用されているＰＬＬ回路の一例を示す回路図である。図示のように、本例のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎトランジスタＴＲ２からなるチャージポンプ（チャージ電流発生回路）２０、キャパシタ（静電容量素子）Ｃ０，Ｃ１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたループフィルタ（制御回路）３０、電圧制御型発振回路（ＶＣＯ：Ｖｏｌｔｅｄ−ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）４０およびＶＣＯからの発振信号を所定の分周比で分周した信号を位相比較回路１０に供給する分周回路５０により構成されている。
【０００４】
ＶＣＯ４０はループフィルタ３０の出力電圧Ｖ２に応じて位相または周波数で制御された発振信号ＳＯを出力する。
位相比較回路１０は、分周回路５０からの分周信号Ｓｄと基準信号Ｓｒｅｆの位相を比較し、正負の位相差を示すパルス信号ＰＡ，ＰＢを出力する。
チャージポンプ２０は、位相比較回路１０からパルス信号ＰＡが出力されたとき第１のチャージ電流ｉＣＲ１をループフィルタ３０に出力し、逆に位相比較回路１０からパルス信号ＰＢが出力されたとき第２のチャージ電流ｉＣＲ２、即ち、ループフィルタ３０からチャージポンプ２０の出力端子を介して接地（大地）電位ＧＮＤに流れる電流を発生する。
【０００５】
ループフィルタ３０は、チャージポンプ２０からのチャージ電流ｉＣＲ１またはｉＣＲ２に応じて出力信号Ｖ２のレベルを制御する。ＶＣＯ４０は、信号Ｖ２のレベルに応じて発振信号ＳＯの位相または周波数を制御する。ＶＣＯ４０からの発振信号ＳＯは分周回路５０により設定された分周比Ｎで分周され、分周信号Ｓｄが位相比較回路１０に出力される。
【０００６】
上記のように構成されたＰＬＬ回路において、基準信号Ｓｒｅｆの周波数をｆ０とすると、ＶＣＯの出力信号ＳＯの周波数ｆ１はＮｆ０に安定するように制御される。このため、基準信号Ｓｒｅｆおよび分周回路５０に設定された分周比Ｎに応じて、安定した周波数を有する発振信号ＳＯを獲得できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のＰＬＬ回路において、チャージポンプ２０は導電型の異なる二つのトランジスタＴＲ１およびＴＲ２が直列接続されて構成されている。このため、トランジスタＴＲ１，ＴＲ２のコレクタ同士の接続点、即ちチャージポンプ２０の出力端子の電圧Ｖ０が電源電圧ＶＣＣより一定の値、例えば、０．７Ｖ低く、さらに接地電位ＧＮＤにより一定の値、例えば、０．７Ｖ高く保持される範囲でなければ、これらのトランジスタの何れかが飽和状態に陥る。このとき、チャージポンプ２０は希望の動作を行わず、ＶＣＯ４０を所定の発振周波数に制御するために十分な電圧信号Ｖ２を発生できなくなり、これによってＰＬＬ回路における周波数ロック（位相同期）までの時間が長くなり、ＰＬＬ回路のレスポンス特性（応答特性）が低下するという不利益がある。
【０００８】
図７は、チャージポンプ２０およびループフィルタ３０の一部分を示す回路図である。位相比較回路１０からパルスＰＡが入力されると、トランジスタＴＲ１がオン状態になり、出力ノードＮＤ１からループフィルタ３０にチャージ電流ｉＣＲ１が出力される。このチャージ電流をソース電流（Source current）と呼ばれている。逆に、位相比較回路１０からパルスＰＢが入力されると、トランジスタＴＲ２がオン状態になり、ループフィルタ３０から出力ノードＮＤ１およびトランジスタＴＲ２を通して、接地側に流れるチャージ電流ｉＣＲ２が出力される。このチャージ電流をシンク電流（Sink current）と呼ばれている。
【０００９】
ループフィルタ３０は、チャージポンプ２０からのソース電流ｉＣＲ１およびシンク電流ｉＣＲ２に応じて、キャパシタＣ０およびＣ１が充電若しくは放電を行い、それに応じてチャージポンプ２０の出力電圧Ｖ０が設定される。即ち、出力電圧Ｖ０は、位相比較回路１０からのパルスＰＡおよびＰＢにより設定される。出力電圧Ｖ０に応じて、図６に示すループフィルタ３０の出力電圧Ｖ２のレベルが制御される。ＶＣＯ４０は、電圧Ｖ２に基づいて設定された所定の発振周波数で発振する。ＶＣＯ４０の発振信号ＳＯは分周回路５０により分周され、分周信号Ｓｄは基準信号Ｓｒｅｆとともに位相比較回路１０に入力される。
【００１０】
位相比較回路１０において、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差に基づきパルスＰＡまたはパルスＰＢの何れかが出力される。また、これらのパルス信号の幅は、位相差に応じて設定される。図８は、その一例として、チャージポンプ２０のチャージ電流ｉＣＲ１、出力電圧Ｖ０およびキャパシタＣ１の電圧Ｖ１を示している。図示のように、位相比較回路１０から所定の幅を有するパルスＰＡが出力されたとき、当該パルスＰＡのパルス期間中にチャージポンプ２０の出力ノードＮＤ１からソース電流ｉＣＲ１が出力される。これに応じてキャパシタＣ０が充電され、電圧Ｖ０が図示のように上昇する。電圧Ｖ０が上昇し、電圧Ｖ１より高くなると、抵抗素子Ｒ１の両端に電位差が生じ電流が流れるので、キャパシタＣ１が充電される。この結果、電圧Ｖ１も上昇し、徐々に電圧Ｖ０に近づいていく。電圧Ｖ０に応じてループフィルタ３０の出力電圧Ｖ２が設定され、これに応じてＶＣＯ４０の発振周波数が制御される。
【００１１】
即ち、一回の位相比較によってＶＣＯ４０はある所定の発振周波数に制御される。この動作が数回〜数百回繰り返した結果、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差および周波数差が縮め、ＶＣＯ４０の発振周波数は目的値に達する。ＶＣＯ４０の発振周波数が希望値に安定した状態をロック（位相同期）状態と呼ばれている。ロック状態に達したとき位相比較回路１０より出力されたパルスＰＡまたはパルスＰＢの幅が非常に短いが、ロック状態に達するまでの間に、分周信号Ｓｄと基準信号Ｓｒｅｆとの位相差が大きく、パルスＰＡまたはＰＢの幅は非常に長い。
【００１２】
図９に示すように、パルスＰＡの幅がＷ０のとき、それに応じて時間Ｗ０の間にチャージ電流ｉＣＲ１が発生され、キャパシタＣ０が充電された結果、電圧Ｖ０が上昇してトランジスタＴＲ１が飽和状態になる。トランジスタＴＲ１が飽和状態に陥ると、出力電流が低下する。このため、パルスＰＡの幅がＷ０以上に伸びても、チャージポンプ２０の出力電圧Ｖ０が所定の電圧Ｖｓａｔに制限され、それ以上には上昇できない。トランジスタＴＲ１が飽和時のコレクタ・エミッタ電圧をＶｃｅ１とすると、電圧Ｖ０の上限電圧Ｖｓａｔは、次式により求められる。
【００１３】
【数１】
Ｖｓａｔ＝ＶＣＣ−Ｖｃｅ１
…（１）
【００１４】
トランジスタＴＲ１が飽和状態になると、ソース電流ｉＣＲ１が十分に出力できなくなり、チャージポンプ２０の出力電圧Ｖ０が十分なレベルに達成できなくなる。この結果、ループフィルタ３０は、ＶＣＯ４０を制御するために十分な電圧Ｖ２を出力することができず、ＰＬＬ回路がロック状態に達するまでの所要時間が伸びてしまう。
【００１５】
以上、位相比較回路１０からパルスＰＡが出力されたときトランジスタＴＲ１の動作状態について考察したが、同じく位相比較回路１０からパルスＰＢが出力されたとき、そのパルス幅がある一定の値以上になると、トランジスタＴＲ２が飽和状態に陥り、チャージポンプ２０の出力電圧Ｖ０が所定値以下にはならない。ここで、トランジスタＴＲ２が飽和時のコレクタ・エミッタ電圧をＶｃｅ２とすると、電圧Ｖ０の下限電圧Ｖｓａｔ２は、次式により求められる。
【００１６】
【数２】
Ｖｓａｔ２＝Ｖｃｅ２
…（２）
【００１７】
このように、チャージポンプ２０の出力電圧Ｖ０は、（Ｖｓａｔ２＜Ｖ０＜Ｖｓａｔ）の範囲内に制限されている。電圧Ｖ０がこの範囲を越えると、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態に陥るので、チャージポンプ２０は正常に動作することができなくなる。
【００１８】
図１０は、トランジスタが飽和状態に陥ることなく理想的なチャージポンプを用いた場合の位相引き込みと電圧Ｖ０の変化を示すグラフである。図示のように、理想的なチャージポンプの場合に、ＰＬＬ回路は初期状態から短い時間を経てロック状態に達せられる。しかし、実際のチャージポンプを構成するトランジスタは、バイアス電圧により飽和状態に陥り電流出力が正常に行われなくなるため、図１１に示すように、ロック状態に達するまで理想的なチャージポンプより２倍以上の時間がかかる。
【００１９】
トランジスタの飽和による影響を低減する方法と一つとして、電源電圧ＶＣＣを引き上げる方法が考えられるが、そのために余計な電圧変換回路などを必要とするのみではなく、消費電力の増加を招き、現在進められている低電圧化の流れから勘案すれば現実的ではない。
【００２０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、トランジスタの飽和による影響を回避でき、応答特性の向上を実現でき、且つ低電圧動作を容易に実現できるＰＬＬ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＬＬ回路は、位相比較回路と、チャージ電流発生回路と、ループフィルタと、電圧制御型発振回路と、状態検出回路と、補助チャージ電流発生回路とを有し、
上記位相比較回路は、上記電圧制御型発振回路の出力信号と基準信号との位相を比較し、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでいるときにその位相差の大きさを示す第１の位相差信号を出力し、または、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れているときにその位相差の大きさを示す第２の位相差信号を出力し、
上記チャージ電流発生回路は、電源電圧と共通電位との間に直列接続されている第１のトランジスタと第２のトランジスタとを有し、上記第１のトランジスタの制御ゲートに上記第１の位相差信号が印加されたとき当該第１のトランジスタがオン状態となり、上記ループフィルタから上記第１のトランジスタと上記第２のトランジスタの共通の接続部である第１の出力端子を経由して上記共通電位に向かって放電電流を流し、上記第２のトランジスタの制御ゲートに上記第２の位相差信号が印加されたとき当該第２のトランジスタがオン状態となり、上記第１の出力端子を経由して上記ループフィルタに流れる充電電流を発生させ、
上記ループフィルタは、上記チャージ電流発生回路の上記第１の出力端子に接続され、上記第１の出力端子を経由して流れる上記充電電流または上記放電電流に応じて充電または放電する第１の容量素子と、上記第１の容量素子の後段に上記第１の容量素子と並列に接続された第２の容量素子と、当該第２の容量素子の後段に接続されたローパスフィルタとを含み、
上記電圧制御型発振回路は、上記ループフィルタ内の上記ローパスフィルタの出力電圧信号に応じて発振した発振周波数を示す信号を発生して上記位相比較回路に出力し、
上記状態検出回路は、上記チャージ電流発生回路に含まれる上記第１のトランジスタまたは上記第２のトランジスタが飽和状態を検出する飽和検出回路を有し、
上記補助チャージ電流発生回路は、上記電源電圧と上記共通電位との間に直列接続されている第３のトランジスタと第４のトランジスタとを有し、上記第３のトランジスタと上記第４のトランジスタとの共通接続点である第２の出力端子が上記ループフィルタ内の上記第２の容量素子の入力端子に接続され、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでおり、かつ、その位相差の大きさを示す上記第１の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第１のトランジスタが飽和したことを検出した信号とが上記第３のトランジスタの制御ゲートに印加されたとき当該第３のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子から上記共通電位に向かって放電電流を流し、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れており、かつ、その位相差の大きさを示す上記第２の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第２のトランジスタが飽和したことを検出した信号とが上記第４のトランジスタの制御ゲートに印加されたとき当該第４のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子に流れる上記充電電流を発生させる。
【００２２】
好ましくは、上記飽和検出回路は、上記第１のトランジスタの飽和状態を検出するための第１飽和検出電圧および上記第２のトランジスタの飽和状態を検出するための第２の飽和検出電圧を発生する電圧発生回路と、上記チャージ電流発生回路の上記出力端子の電圧が上記第１の飽和検出電圧より高いとき第１の飽和信号を出力する第１のコンパレータと、上記チャージ電流発生回路の上記出力端子の電圧が上記第２の飽和検出電圧より低いとき第２の飽和信号を出力する第２のコンパレータと、上記第１の飽和信号または第２の飽和信号の何れかの飽和信号が出力されたとき、上記位相比較回路により出力された上記第１のパルス信号および第２のパルス信号を上記補助チャージ電流発生回路に供給する切り換え回路とを有する。
【００２３】
好ましくは、上記位相比較回路は、上記電圧制御型発振回路の出力信号（Ｓ 0 ）に応じて上記位相比較回路の第１の出力端子が上記電源電圧レベルに設定され、上記第１の位相差信号を出力する第１のフリップフロップと、上記基準信号に応じて当該位相比較回路の第２の出力端子が上記電源電圧レベルに設定され、上記第２の位相差信号を出力する第２のフリップフロップと、上記第１のフリップフロップの出力端子と上記第２のフリップフロップの出力端子がともに上記電源電圧レベルにあるとき、上記第１および第２のフリップフロップの上記出力端子を共通電位に設定するリセット信号を発生するリセット回路とを有する。
また好ましくは、上記リセット回路は、上記第１のフリップフロップの出力信号と上記第２のフリップフロップの出力信号の論理和を出力する論理ゲートにより構成されている。
【００２４】
好ましくは、上記電圧制御型発振回路の出力信号を分周し、分周信号を上記電圧制御型発振回路の出力信号として上記位相比較回路に供給する分周回路をさらに有する。
【００２５】
本発明によれば、位相比較回路、チャージ電流発生回路、制御回路（ループフィルタ）およびＶＣＯを有するＰＬＬ回路において、チャージ電流発生回路を構成するトランジスタが飽和状態にあるか否かを検出する飽和検出回路、切り換え回路および補助チャージ電流発生回路が設けられ、チャージ電流発生回路のトランジスタが飽和状態にあると検出されたとき、切り換え回路により上記位相比較回路から出力された位相差信号が補助チャージ電流発生回路に供給され、それに応じて補助チャージ電流が発生され、制御回路に供給される。このため、チャージ電流発生回路を構成するトランジスタが飽和状態にあり、正常にチャージ電流を供給できなくなる場合に、補助チャージ電流発生回路により補助チャージ電流が出力されるので、これに基づき制御回路によって制御信号が生成され、ＶＣＯの発振周波数を制御することができる。
【００２６】
この結果、例えば、初期状態において位相差が大きく、位相比較回路から幅の長いパルス信号からなる位相差信号が出力されることにより、チャージ電流発生回路が飽和状態になって正常にチャージ電流が出力されなくなる場合に、代わりに補助チャージ電流発生回路が動作し、補助チャージ電流が出力される。これに応じた制御信号が出力され、ＶＣＯの発振周波数の制御が正常に行われるので、ＰＬＬ回路のロックアップ（位相同期に到達する）時間が短縮でき、レスポンス特性の向上を実現できる。
【００２７】
【発明の実施の形態】
図１は本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
図示のように、本実施形態のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎトランジスタＴＲ２からなるチャージポンプ２０、キャパシタＣ０，Ｃ１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたループフィルタ（制御回路）３０、ＶＣＯ４０、分周回路５０、飽和検出電圧を発生する電圧発生回路６０、飽和検出回路７０、切り換え回路８０および補助チャージ電流発生回路９０により構成されている。
【００２８】
以下、図１を参照しつつ本実施形態のＰＬＬ回路の構成について詳細に説明する。位相比較回路１０は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲートＮＡＮＤ１により構成され、分周回路５０からの分周信号Ｓｄおよび基準信号Ｓｒｅｆを受けて、これらの信号の位相差に応じた位相差信号、即ちパルスＰＡ，ＰＢを出力する。
【００２９】
チャージポンプ２０は、インバータＩＮＶ１および電源電圧ＶＣＣと接地電位ＧＮＤとの間に直列接続されているトランジスタＴＲ１，ＴＲ２により構成されている。トランジスタＴＲ１のエミッタは電源電圧ＶＣＣに接続され、トランジスタＴＲ２のエミッタが接地され、これらのトランジスタのコレクタ同士が共通に接続され、その接続ノードＮＤ１はチャージポンプ２０の出力端子を構成している。位相比較回路１０からのパルスＰＡはインバータＩＮＶ１により反転され、トランジスタＴＲ１のベースに入力され、パルスＰＢは直接トランジスタＴＲ２のベースに入力される。このため、位相比較回路１０からパルスＰＡが入力されると、トランジスタＴＲ１がオン状態になり、出力ノードＮＤ１からループフィルタ３０にチャージ電流ｉＣＲ１、即ちソース電流ｉＣＲ１が出力される。一方、位相比較回路１０からパルスＰＢが入力されると、トランジスタＴＲ２がオン状態になり、ループフィルタ３０から出力ノードＮＤ１およびトランジスタＴＲ２を通して、接地側に流れるチャージ電流ｉＣＲ２、即ちシンク電流ｉＣＲ２が出力される。
【００３０】
図２はチャージポンプ２０の動作状態の遷移図である。図示のようにチャージポンプ２０は三つの動作状態、０１，００，１０があり、動作状態０１において、シンク電流が出力され、動作状態１０においてソース電流が出力される。動作状態００において、何れのチャージ電流も出力されない。位相比較回路１０からのパルスＰＡ、ＰＢ（Ｐｕｌｓｅ Ａ，Ｐｕｌｓｅ Ｂ）に応じて、チャージポンプ２０の三つの動作状態は状態遷移図に示すように遷移する。
【００３１】
ループフィルタ３０は、抵抗素子Ｒ１，Ｒ２およびキャパシタＣ０，Ｃ１，Ｃ２により構成されている。抵抗素子Ｒ１、キャパシタＣ０およびＣ１からなる回路はチャージポンプ２０からのソース電流ｉＣＲ１またはシンク電流ｉＣＲ２に応じて、充電または放電しチャージポンプ２０の出力ノードＮＤ１の電圧Ｖ０のレベルを制御する。抵抗素子Ｒ２およびキャパシタＣ２によりローパスフィルタが構成されている。当該ローパスフィルタによりチャージポンプ２０の出力電圧Ｖ０の高周波成分が減衰され、低周波数成分の電圧信号Ｖ２が出力される。
【００３２】
ＶＣＯ４０はループフィルタ３０の出力電圧Ｖ２に応じて位相または周波数が制御された発振信号ＳＯを出力する。ＶＣＯ４０からの発振信号ＳＯは分周回路５０により設定された分周比Ｎで分周され、分周信号Ｓｄが位相比較回路１０に出力される。
【００３３】
上述したＰＬＬ回路において、基準信号Ｓｒｅｆの周波数ｆ０および分周回路５０に設定された分周比Ｎに応じて、ＶＣＯ４０から所定の周波数を有する発振信号ＳＯが出力される。即ち、ＰＬＬ回路がロック（位相同期）状態に達したとき、発振信号ＳＯの周波数ｆ１はＮｆ０に安定するように制御される。例えば、発振信号ＳＯの周波数が所定の値より高くなると、分周回路５０の分周信号Ｓｄの位相が基準信号Ｓｒｅｆより進み、位相比較回路１０からパルスＰＢが出力される。これに応じてチャージポンプ２０によりシンク電流ｉＣＲ２が出力される。この結果、ループフィルタ３０の出力電圧Ｖ２のレベルが低下し、ＶＣＯ４０の発振周波数が低くなるように制御される。
【００３４】
逆に、ＶＣＯ４０の発振信号ＳＯの周波数が所定の値より低くなると、分周回路５０の分周信号Ｓｄの位相が基準信号Ｓｒｅｆより遅れ、位相比較回路１０からパルスＰＡが出力される。これに応じてチャージポンプ２０によりソース電流ｉＣＲ１が出力され、ループフィルタ３０の出力電圧Ｖ２のレベルが上昇するので、ＶＣＯ４０の発振周波数が高くなるように制御される。
【００３５】
このように、ＰＬＬ回路においてＶＣＯ４０の発振周波数ｆ１が常に基準信号Ｓｒｅｆおよび分周比Ｎにより設定された目標周波数になるように制御され、ＶＣＯ４０の発振周波数が目標の周波数からずれたとき、そのずれの分に応じた修正信号が位相比較回路１０、チャージポンプ２０およびループフィルタ３０により発生され、それに応じてＶＣＯ４０の発振周波数が目標値に戻るように修正される。
【００３６】
ところで、上述したようにチャージポンプ２０は、直列に接続されている二つのトランジスタＴＲ１，ＴＲ２により構成されているので、チャージポンプ２０の出力電圧Ｖ０が一定の範囲内に制限される。例えば、トランジスタＴＲ１およびＴＲ２が飽和したときのコレクタ・エミッタ電圧をそれぞれＶｃｅ１，Ｖｃｅ２とすると、チャージポンプ２０の出力電圧Ｖ０が（Ｖｃｅ２＜Ｖ０＜ＶＣＣ−Ｖｃｅ１）の範囲内に制限される。電圧Ｖ０がこの範囲を越えると、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態になり、チャージポンプ２０は正常に動作できなくなる。例えば、電圧Ｖ０が電圧Ｖｃｅ２以下に下がったとき、トランジスタＴＲ２が飽和し、そのコレクタ電流が極端に低下するためシンク電流ｉＣＲ２が正常に出力されなくなる。逆に、電圧Ｖ０が電圧（ＶＣＣ−Ｖｃｅ１）以上に上昇したとき、トランジスタＴＲ１が飽和しソース電流ｉＣＲ１が正常に出力されなくなる。
【００３７】
トランジスタが飽和状態に陥ると、チャージポンプ２０から正常にチャージ電流の供給が得られなくなり、このためループフィルタ３０からＶＣＯ４０を制御するための十分の出力電圧が得られず、ＰＬＬ回路のレスポンス特性が低下してしまう。
【００３８】
本実施形態は、この問題を解決するためにチャージポンプ２０のトランジスタが飽和状態にあることを検出し、何れかのトランジスタが飽和状態になったとき、位相比較回路１０からのパルスＰＡ，ＰＢを切り換えて補助チャージポンプ９０に入力するので、補助チャージポンプ９０により補助チャージ電流を出力し、ループフィルタ３０のキャパシタＣ１に対して直接充電また放電を行う。これによってチャージポンプ２０のトランジスタが飽和状態になっても、ループフィルタ３０から十分な制御電圧Ｖ２を出力することができ、ＰＬＬ回路のレスポンス特性の向上が実現される。
【００３９】
以下、図１を参照しつつ、補助チャージ電流の発生について説明する。図示のように、ダイオードＤ１，Ｄ２および抵抗素子Ｒ３により、飽和検出電圧ＶＳＡ１，ＶＳＡ２が生成される。ここで、ダイオードＤ１およびＤ２の順方向バイアス降下電圧をそれぞれＶＤ１，ＶＤ２とすると、飽和検出電圧ＶＳＡ１，ＶＳＡ２はそれぞれ次式により与えられる。
【００４０】
【数３】
ＶＳＡ１＝ＶＣＣ−ＶＤ１
ＶＳＡ２＝ＶＤ２
…（３）
【００４１】
本実施形態はダイオードＤ１，Ｄ２の順方向バイアス降下電圧がトランジスタＴＲ１，ＴＲ２の飽和時のコレクタ・エミッタ間電圧とほぼ一致することを利用して、チャージポンプ２０を構成するトランジスタＴＲ１，ＴＲ２が飽和状態になっているか否かを検出する。
【００４２】
図示のように、飽和検出回路７０は、コンパレータＣＭＰ１，ＣＭＰ２およびＯＲゲートＯＲ１により構成されている。コンパレータＣＭＰ１はチャージポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶＳＡ１とを比較し、電圧Ｖ０が飽和検出電圧ＶＳＡ１より高いときハイレベルの信号を出力し、それ以外のときローレベルの信号を出力する。コンパレータＣＭＰ２はチャージポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶＳＡ２とを比較し、電圧Ｖ０が飽和検出電圧ＶＳＡ２より低いときハイレベルの信号を出力し、それ以外のときローレベルの信号を出力する。
【００４３】
このため、トランジスタＴＲ１またはＴＲ２の何れかが飽和状態になると、コンパレータＣＭＰ１またはＣＭＰ２の出力信号がローレベルからハイレベルに切り換わる。これに応じてＯＲゲートＯＲ１の出力信号もローレベルからハイレベルに切り換わる。
【００４４】
切り換え回路８０は、飽和検出回路の検出信号、即ち、ＯＲゲートＯＲ１の出力信号に応じてパルスＰＡ，ＰＢを補助チャージポンプ９０に供給する。図示のように、切り換え回路８０は、ＡＮＤゲートＡＮＤ１，ＡＮＤ２により構成され、ＯＲゲートＯＲ１の出力信号がローレベルのとき、これらのＡＮＤゲートの出力信号がローレベルに保持され、このとき補助チャージポンプ９０は動作しない。一方、ＯＲゲートＯＲ１の出力信号がハイレベルのとき、ＡＮＤゲートＡＮＤ１の出力端子からパルスＰＡが出力され、ＡＮＤゲートＡＮＤ２の出力端子からパルスＰＢが出力される。
【００４５】
即ち、チャージポンプ２０が正常に動作しているとき、パルスＰＡ，ＰＢが補助チャージポンプ９０に供給されず、補助チャージポンプ９０は待機状態に保持される。チャージポンプ２０の何れかのトランジスタが飽和状態にあるとき、パルスＰＡ，ＰＢが補助チャージポンプ９０に供給されるので、補助チャージポンプ９０が動作する。このとき、位相比較回路１０からパルスＰＡが出力されたとき、補助チャージポンプ９０においてトランジスタＴＲ３がオン状態となり、補助チャージ電流ｉＡ１が出力される。逆に、位相比較回路１０からパルスＰＢが出力されたとき、補助チャージポンプ９０においてトランジスタＴＲ４がオン状態となり、補助チャージ電流ｉＡ２が出力される。
【００４６】
補助チャージ電流ｉＡ１およびｉＡ２が直接ループフィルタ３０のキャパシタＣ１の端子に入力されるので、キャパシタＣ１は補助チャージ電流ｉＡ１またはｉＡ２に応じて充電または放電し、その端子電圧Ｖ１が設定される。即ち、補助チャージ電流ｉＡ１が出力されたときキャパシタＣ１が充電され、端子電圧Ｖ１が上昇する。逆に、補助チャージ電流ｉＡ２が出力されたときキャパシタＣ１が放電され、端子電圧Ｖ１が降下する。
【００４７】
補助チャージポンプ９０の動作により、ループフィルタ３０の出力電圧Ｖ２が制御されるので、ＶＣＯ４０は電圧Ｖ２に基づき発振周波数が制御される。このため、チャージポンプ２０がトランジスタの飽和により正常な動作ができなくなったとき、その代わりに補助チャージポンプ９０が動作し、ＶＣＯ４０を制御するので、トランジスタの飽和により影響を低減でき、ＰＬＬ回路のレスポンス特性が向上する。
【００４８】
図４は、チャージポンプ２０と補助チャージポンプ９０の切り換えおよびそれに伴うループフィルタ３０の電圧Ｖ０，Ｖ１の変化を示している。図示のように、チャージポンプ２０の出力電圧Ｖ０が飽和電圧Ｖｓａｔに達するまで、チャージポンプ２０によりソース電流ｉＣＲ１が正常に供給される。これに応じてチャージポンプ２０の出力電圧Ｖ０が上昇し続ける。出力電圧Ｖ０が飽和電圧Ｖｓａｔに達すると、チャージポンプ２０のトランジスタＴＲ１が飽和状態になり、ソース電流ｉＣＲ１の供給が正常にされなくなる。飽和検出回路７０によりこれが検出され、位相比較回路１０からのパルスＰＡが補助チャージポンプ９０に入力されるので、補助チャージポンプ９０が動作し、補助チャージ電流ｉＡ１が出力される。補助チャージ電流ｉＡ１によりキャパシタＣ１が充電され、電圧Ｖ１が上昇するので、ループフィルタ３０の出力電圧Ｖ２が十分なレベルに設定され、これに応じてＶＣＯ４０の発振周波数は所定の目標値に近づくように制御される。
【００４９】
図５は、補助チャージポンプ９０が設けた本実施形態のＰＬＬ回路の一動作例を示す図であり、位相引き込みとチャージポンプ２０の出力電圧Ｖ０の変化を示すグラフである。図示のように、本実施形態において補助チャージポンプ９０が設けられたことにより、チャージポンプ２０がトランジスタの飽和による機能低下は補助チャージポンプ９０により補われ、ＰＬＬ回路のレスポンス特性が向上し、ロックアップする時間が補助チャージポンプが設けていないＰＬＬ回路に較べて短縮される。
【００５０】
以上説明したように、本実施形態によれば、飽和検出回路７０および補助チャージポンプ９０を設けて、チャージポンプ２０のトランジスタが飽和状態になることを検出したとき位相比較回路から位相差に応じたパルスＰＡ，ＰＢを補助チャージポンプ９０に出力し、補助チャージポンプ９０により補助チャージ電流ｉ Ａ１ またはｉＡ２を出力し、これに応じてループフィルタ３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発振周波数を制御することにより、トランジスタの飽和によるＰＬＬ回路のレスポンス特性の低下を回避でき、回路規模を増大させることなく高性能をＰＬＬ回路を実現できる。
【００５１】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路によれば、トランジスタの飽和による影響を低減でき、レスポンス特性の向上を実現できる。また、回路構成上低電源電圧動作に好都合であり、低消費電力化を容易に実現できる。また、飽和検出回路の構成が単純で誤動作が少なく、位相引き込みの過程において必要なときのみ補助チャージポンプを動作させるので、ロック状態における動作安定性の向上を実現できる利点がある。
さらに、本発明は従来のＰＬＬ回路に較べて付加する回路が小規模であるうえ、ＩＣ化に適しており回路実装面積を増大させない利点がある。
【図面の簡単な説明】
【図１】 本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】 チャージポンプの動作状態遷移図である。
【図３】 チャージポンプの動作を示す波形図である。
【図４】 補助チャージポンプの動作切り換えを示す波形図である。
【図５】 ＰＬＬ回路の位相引き込みおよびチャージポンプの出力電圧を示すグラフである。
【図６】 従来のＰＬＬ回路の一例を示す回路図である。
【図７】 チャージポンプの構成を示す回路図である。
【図８】 チャージポンプの出力電流およびループフィルタの電圧変化を示す波形図である。
【図９】 トランジスタが飽和したときのチャージポンプ出力電圧の変化を示す波形図である。
【図１０】 理想的なＰＬＬ回路の位相引き込みおよびチャージポンプの出力を示すグラフである。
【図１１】 トランジスタが飽和する場合の位相引き込みおよびチャージポンプの出力を示すグラフである。
【符号の説明】
１０…位相比較回路、２０…チャージポンプ、３０…ループフィルタ、４０…ＶＣＯ、５０…分周回路、６０…電圧発生回路、７０…飽和検出回路、８０…切り換え回路、９０…補助チャージポンプ、ＶＣＣ…電源電圧、ＧＮＤ…接地電位。
Claims (5)
- 位相比較回路と、
チャージ電流発生回路と、
ループフィルタと、
電圧制御型発振回路と、
状態検出回路と、
補助チャージ電流発生回路と
を有し、
上記位相比較回路は、上記電圧制御型発振回路の出力信号と基準信号との位相を比較し、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでいるときにその位相差の大きさを示す第１の位相差信号を出力し、または、上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れているときにその位相差の大きさを示す第２の位相差信号を出力し、
上記チャージ電流発生回路は、
電源電圧と共通電位との間に直列接続されている第１のトランジスタと第２のトランジスタとを有し、
上記第１のトランジスタの制御ゲートに上記第１の位相差信号が印加されたとき当該第１のトランジスタがオン状態となり、上記ループフィルタから上記第１のトランジスタと上記第２のトランジスタの共通の接続部である第１の出力端子を経由して上記共通電位に向かって放電電流を流し、
上記第２のトランジスタの制御ゲートに上記第２の位相差信号が印加されたとき当該第２のトランジスタがオン状態となり、上記第１の出力端子を経由して上記ループフィルタに流れる充電電流を発生させ、
上記ループフィルタは、上記チャージ電流発生回路の上記第１の出力端子に接続され、上記第１の出力端子を経由して流れる上記充電電流または上記放電電流に応じて充電または放電する第１の容量素子と、上記第１の容量素子の後段に上記第１の容量素子と並列に接続された第２の容量素子と、当該第２の容量素子の後段に接続されたローパスフィルタとを含み、
上記電圧制御型発振回路は、上記ループフィルタ内の上記ローパスフィルタの出力電圧信号に応じて発振した発振周波数を示す信号を発生して上記位相比較回路に出力し、
上記状態検出回路は、上記チャージ電流発生回路に含まれる上記第１のトランジスタまたは上記第２のトランジスタが飽和状態を検出する飽和検出回路を有し、
上記補助チャージ電流発生回路は、
上記電源電圧と上記共通電位との間に直列接続されている第３のトランジスタと第４のトランジスタとを有し、
上記第３のトランジスタと上記第４のトランジスタとの共通接続点である第２の出力端子が上記ループフィルタ内の上記第２の容量素子の入力端子に接続され、
上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が進んでおり、かつ、その位相差の大きさを示す上記第１の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第１のトランジスタが飽和したことを検出した信号とが上記第３のトランジスタの制御ゲートに印加されたとき当該第３のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子から上記共通電位に向かって放電電流を流し、
上記基準信号の位相に対する上記電圧制御型発振回路の出力信号の位相が遅れており、かつ、その位相差の大きさを示す上記第２の位相差信号と、上記状態検出回路が上記チャージ電流発生回路に含まれる上記第２のトランジスタが飽和したことを検出した信号とが上記第４のトランジスタの制御ゲートに印加されたとき当該第４のトランジスタがオン状態となり、上記第２の出力端子を経由して上記第２の容量素子に流れる上記充電電流を発生させる
ＰＬＬ回路。 - 上記飽和検出回路は、
上記第１のトランジスタの飽和状態を検出するための第１飽和検出電圧および上記第２のトランジスタの飽和状態を検出するための第２の飽和検出電圧を発生する電圧発生回路と、
上記チャージ電流発生回路の上記出力端子の電圧が上記第１の飽和検出電圧より高いとき第１の飽和信号を出力する第１のコンパレータと、
上記チャージ電流発生回路の上記出力端子の電圧が上記第２の飽和検出電圧より低いとき第２の飽和信号を出力する第２のコンパレータと、
上記第１の飽和信号または第２の飽和信号の何れかの飽和信号が出力されたとき、上記位相比較回路により出力された上記第１のパルス信号および第２のパルス信号を上記補助チャージ電流発生回路に供給する切り換え回路と
を有する、請求項１記載のＰＬＬ回路。 - 上記位相比較回路は、
上記電圧制御型発振回路の出力信号に応じて上記位相比較回路の第１の出力端子が上記電源電圧レベルに設定され、上記第１の位相差信号を出力する第１のフリップフロップと、
上記基準信号に応じて当該位相比較回路の第２の出力端子が上記電源電圧レベルに設定され、上記第２の位相差信号を出力する第２のフリップフロップと、
上記第１のフリップフロップの出力端子と上記第２のフリップフロップの出力端子がともに上記電源電圧レベルにあるとき、上記第１および第２のフリップフロップの上記出力端子を共通電位に設定するリセット信号を発生するリセット回路と
を有する請求項１記載のＰＬＬ回路。 - 上記リセット回路は、上記第１のフリップフロップの出力信号と上記第２のフリップフロップの出力信号の論理和を出力する論理ゲートにより構成されている
請求項３記載のＰＬＬ回路。 - 上記電圧制御型発振回路の出力信号を分周し、分周信号を上記電圧制御型発振回路の出力信号として上記位相比較回路に供給する分周回路を有する、
請求項１記載のＰＬＬ回路。
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