JPH11298321A - Ｐｌｌ回路 - Google Patents
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- JPH11298321A JPH11298321A JP10096285A JP9628598A JPH11298321A JP H11298321 A JPH11298321 A JP H11298321A JP 10096285 A JP10096285 A JP 10096285A JP 9628598 A JP9628598 A JP 9628598A JP H11298321 A JPH11298321 A JP H11298321A
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Abstract
(57)【要約】
【課題】 トランジスタの飽和による影響を回避でき、
応答特性の向上を実現でき、且つ低電圧動作を容易に実
現できるＰＬＬ回路を提供する。 【解決手段】 飽和検出回路７０および補助チャージポ
ンプ９０を設けて、チャージポンプ２０のトランジスタ
が飽和状態になることを検出したとき位相比較回路から
位相差に応じたパルスＰＡ，ＰＢを補助チャージポンプ
９０に出力し、補助チャージポンプ９０により補助チャ
ージ電流ｉA1またはｉA2を出力し、これに応じてループ
フィルタ３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発
振周波数を制御することにより、トランジスタの飽和に
よるＰＬＬ回路のレスポンス特性の低下を回避でき、回
路規模を増大させることなく高性能をＰＬＬ回路を実現
できる。
応答特性の向上を実現でき、且つ低電圧動作を容易に実
現できるＰＬＬ回路を提供する。 【解決手段】 飽和検出回路７０および補助チャージポ
ンプ９０を設けて、チャージポンプ２０のトランジスタ
が飽和状態になることを検出したとき位相比較回路から
位相差に応じたパルスＰＡ，ＰＢを補助チャージポンプ
９０に出力し、補助チャージポンプ９０により補助チャ
ージ電流ｉA1またはｉA2を出力し、これに応じてループ
フィルタ３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発
振周波数を制御することにより、トランジスタの飽和に
よるＰＬＬ回路のレスポンス特性の低下を回避でき、回
路規模を増大させることなく高性能をＰＬＬ回路を実現
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、基準信号に基づき
設定された位相または周波数を有する発振信号を供給す
るＰＬＬ回路に関するものである。
設定された位相または周波数を有する発振信号を供給す
るＰＬＬ回路に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は、基準信号の位相または周
波数を追従して所定の位相または周波数を有する発振信
号を生成することができる。このため、例えば、周波数
または位相変調を利用した通信装置において受信信号に
基づき送信側の信号に同期した発振信号を発生し、それ
に基づきもとの送信信号を復元する場合に、ＰＬＬ回路
は有効な発振手段として幅広く利用されている。
波数を追従して所定の位相または周波数を有する発振信
号を生成することができる。このため、例えば、周波数
または位相変調を利用した通信装置において受信信号に
基づき送信側の信号に同期した発振信号を発生し、それ
に基づきもとの送信信号を復元する場合に、ＰＬＬ回路
は有効な発振手段として幅広く利用されている。
【０００３】図６は一般的に使用されているＰＬＬ回路
の一例を示す回路図である。図示のように、本例のＰＬ
Ｌ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤ
ゲートＮＡＮＤ１からなる位相比較回路１０、インバー
タＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎト
ランジスタＴＲ２からなるチャージポンプ（チャージ電
流発生回路）２０、キャパシタ（容量素子）Ｃ０，Ｃ
１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたル
ープフィルタ（制御回路）３０、電圧制御発振回路（Ｖ
ＣＯ）４０およびＶＣＯからの発振信号を所定の分周比
で分周した信号を位相比較回路１０に供給する分周回路
５０により構成されている。
の一例を示す回路図である。図示のように、本例のＰＬ
Ｌ回路は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤ
ゲートＮＡＮＤ１からなる位相比較回路１０、インバー
タＩＮＶ１、ｐｎｐトランジスタＴＲ１およびｎｐｎト
ランジスタＴＲ２からなるチャージポンプ（チャージ電
流発生回路）２０、キャパシタ（容量素子）Ｃ０，Ｃ
１，Ｃ２および抵抗素子Ｒ１，Ｒ２により構成されたル
ープフィルタ（制御回路）３０、電圧制御発振回路（Ｖ
ＣＯ）４０およびＶＣＯからの発振信号を所定の分周比
で分周した信号を位相比較回路１０に供給する分周回路
５０により構成されている。
【０００４】ＶＣＯ４０はループフィルタ３０の出力電
圧Ｖ２に応じて位相または周波数が制御された発振信号
ＳO を出力する。位相比較回路１０は、分周回路５０か
らの分周信号Ｓd と基準信号Ｓref の位相を比較し、位
相差を示すパルス信号ＰＡ，ＰＢを出力する。チャージ
ポンプ２０は、位相比較回路１０からパルス信号ＰＡが
出力されたとき第１のチャージ電流ｉCR1 をループフィ
ルタ３０に出力し、逆に位相比較回路１０からパルス信
号ＰＢが出力されたとき第２のチャージ電流ｉCR2 、即
ち、ループフィルタ３０からチャージポンプ２０の出力
端子を介して接地電位ＧＮＤに流れる電流を発生する。
圧Ｖ２に応じて位相または周波数が制御された発振信号
ＳO を出力する。位相比較回路１０は、分周回路５０か
らの分周信号Ｓd と基準信号Ｓref の位相を比較し、位
相差を示すパルス信号ＰＡ，ＰＢを出力する。チャージ
ポンプ２０は、位相比較回路１０からパルス信号ＰＡが
出力されたとき第１のチャージ電流ｉCR1 をループフィ
ルタ３０に出力し、逆に位相比較回路１０からパルス信
号ＰＢが出力されたとき第２のチャージ電流ｉCR2 、即
ち、ループフィルタ３０からチャージポンプ２０の出力
端子を介して接地電位ＧＮＤに流れる電流を発生する。
【０００５】ループフィルタ３０は、チャージポンプ２
０からのチャージ電流ｉCR1 またはｉCR2 に応じて出力
信号Ｖ２のレベルを制御する。ＶＣＯ４０は、信号Ｖ２
のレベルに応じて発振信号ＳO の位相または周波数を制
御する。ＶＣＯ４０からの発振信号ＳO は分周回路５０
により設定された分周比Ｎで分周され、分周信号Ｓdが
位相比較回路１０に出力される。
０からのチャージ電流ｉCR1 またはｉCR2 に応じて出力
信号Ｖ２のレベルを制御する。ＶＣＯ４０は、信号Ｖ２
のレベルに応じて発振信号ＳO の位相または周波数を制
御する。ＶＣＯ４０からの発振信号ＳO は分周回路５０
により設定された分周比Ｎで分周され、分周信号Ｓdが
位相比較回路１０に出力される。
【０００６】上記のように構成されたＰＬＬ回路におい
て、基準信号Ｓref の周波数をｆ０とすると、ＶＣＯの
出力信号ＳＯ の周波数ｆ1 はＮｆ0 に安定するように
制御される。このため、基準信号Ｓref および分周回路
５０に設定された分周比Ｎに応じて、安定した周波数を
有する発振信号ＳO を獲得できる。
て、基準信号Ｓref の周波数をｆ０とすると、ＶＣＯの
出力信号ＳＯ の周波数ｆ1 はＮｆ0 に安定するように
制御される。このため、基準信号Ｓref および分周回路
５０に設定された分周比Ｎに応じて、安定した周波数を
有する発振信号ＳO を獲得できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のＰＬＬ回路において、チャージポンプ２０は導電型
の異なる二つのトランジスタＴＲ１およびＴＲ２が直列
接続されて構成されている。このため、トランジスタＴ
Ｒ１，ＴＲ２のコレクタ同士の接続点、即ちチャージポ
ンプ２０の出力端子の電圧Ｖ０が電源電圧ＶCCより一定
の値、例えば、０．７Ｖ低く、さらに接地電位ＧＮＤに
より一定の値、例えば、０．７Ｖ高く保持される範囲で
なければ、これらのトランジスタの何れかが飽和状態に
陥る。このとき、チャージポンプ２０は希望の動作を行
わず、ＶＣＯ４０を所定の発振周波数に制御するために
十分な電圧信号Ｖ２を発生できなくなり、これによって
ＰＬＬ回路における周波数ロックまでの時間が長くな
り、ＰＬＬ回路のレスポンス特性（応答特性）が低下す
るという不利益がある。
来のＰＬＬ回路において、チャージポンプ２０は導電型
の異なる二つのトランジスタＴＲ１およびＴＲ２が直列
接続されて構成されている。このため、トランジスタＴ
Ｒ１，ＴＲ２のコレクタ同士の接続点、即ちチャージポ
ンプ２０の出力端子の電圧Ｖ０が電源電圧ＶCCより一定
の値、例えば、０．７Ｖ低く、さらに接地電位ＧＮＤに
より一定の値、例えば、０．７Ｖ高く保持される範囲で
なければ、これらのトランジスタの何れかが飽和状態に
陥る。このとき、チャージポンプ２０は希望の動作を行
わず、ＶＣＯ４０を所定の発振周波数に制御するために
十分な電圧信号Ｖ２を発生できなくなり、これによって
ＰＬＬ回路における周波数ロックまでの時間が長くな
り、ＰＬＬ回路のレスポンス特性（応答特性）が低下す
るという不利益がある。
【０００８】図７は、チャージポンプ２０およびループ
フィルタ３０の一部分を示す回路図である。位相比較回
路１０からパルスＰＡが入力されると、トランジスタＴ
Ｒ１がオン状態になり、出力ノードＮＤ１からループフ
ィルタ３０にチャージ電流ｉCR1 が出力される。このチ
ャージ電流をソース電流（Source current）と呼ばれて
いる。逆に、位相比較回路１０からパルスＰＢが入力さ
れると、トランジスタＴＲ２がオン状態になり、ループ
フィルタ３０から出力ノードＮＤ１およびトランジスタ
ＴＲ２を通して、接地側に流れるチャージ電流ｉCR2 が
出力される。このチャージ電流をシンク電流（Sink cur
rent）と呼ばれている。
フィルタ３０の一部分を示す回路図である。位相比較回
路１０からパルスＰＡが入力されると、トランジスタＴ
Ｒ１がオン状態になり、出力ノードＮＤ１からループフ
ィルタ３０にチャージ電流ｉCR1 が出力される。このチ
ャージ電流をソース電流（Source current）と呼ばれて
いる。逆に、位相比較回路１０からパルスＰＢが入力さ
れると、トランジスタＴＲ２がオン状態になり、ループ
フィルタ３０から出力ノードＮＤ１およびトランジスタ
ＴＲ２を通して、接地側に流れるチャージ電流ｉCR2 が
出力される。このチャージ電流をシンク電流（Sink cur
rent）と呼ばれている。
【０００９】ループフィルタ３０は、チャージポンプ２
０からのソース電流ｉCR1 およびシンク電流ｉCR2 に応
じて、キャパシタＣ０およびＣ１が充電若しくは放電を
行い、それに応じてチャージポンプ２０の出力電圧Ｖ０
が設定される。即ち、出力電圧Ｖ０は、位相比較回路１
０からのパルスＰＡおよびＰＢにより設定される。出力
電圧Ｖ０に応じて、図６に示すループフィルタ３０の出
力電圧Ｖ２のレベルが制御される。ＶＣＯ４０は、電圧
Ｖ２に基づいて設定された所定の発振周波数で発振す
る。ＶＣＯ４０の発振信号ＳO は分周回路５０により分
周され、分周信号Ｓd は基準信号Ｓref とともに位相比
較回路１０に入力される。
０からのソース電流ｉCR1 およびシンク電流ｉCR2 に応
じて、キャパシタＣ０およびＣ１が充電若しくは放電を
行い、それに応じてチャージポンプ２０の出力電圧Ｖ０
が設定される。即ち、出力電圧Ｖ０は、位相比較回路１
０からのパルスＰＡおよびＰＢにより設定される。出力
電圧Ｖ０に応じて、図６に示すループフィルタ３０の出
力電圧Ｖ２のレベルが制御される。ＶＣＯ４０は、電圧
Ｖ２に基づいて設定された所定の発振周波数で発振す
る。ＶＣＯ４０の発振信号ＳO は分周回路５０により分
周され、分周信号Ｓd は基準信号Ｓref とともに位相比
較回路１０に入力される。
【００１０】位相比較回路１０において、分周信号Ｓd
と基準信号Ｓref との位相差に基づきパルスＰＡまたは
パルスＰＢの何れかが出力される。また、これらのパル
ス信号の幅は、位相差に応じて設定される。図８は、そ
の一例として、チャージポンプ２０のチャージ電流ｉ
CR1 、出力電圧Ｖ０およびキャパシタＣ１の電圧Ｖ１を
示している。図示のように、位相比較回路１０から所定
の幅を有するパルスＰＡが出力されたとき、当該パルス
ＰＡのパルス期間中にチャージポンプ２０の出力ノード
ＮＤ１からソース電流ｉCR1 が出力される。これに応じ
てキャパシタＣ０が充電され、電圧Ｖ０が図示のように
上昇する。電圧Ｖ０が上昇し、電圧Ｖ１より高くなる
と、抵抗素子Ｒ１の両端に電位差が生じ電流が流れるの
で、キャパシタＣ１が充電される。この結果電圧Ｖ１も
上昇し、徐々に電圧Ｖ０に近づいていく。電圧Ｖ０に応
じてループフィルタ３０の出力電圧Ｖ２が設定され、こ
れに応じてＶＣＯ４０の発振周波数が制御される。
と基準信号Ｓref との位相差に基づきパルスＰＡまたは
パルスＰＢの何れかが出力される。また、これらのパル
ス信号の幅は、位相差に応じて設定される。図８は、そ
の一例として、チャージポンプ２０のチャージ電流ｉ
CR1 、出力電圧Ｖ０およびキャパシタＣ１の電圧Ｖ１を
示している。図示のように、位相比較回路１０から所定
の幅を有するパルスＰＡが出力されたとき、当該パルス
ＰＡのパルス期間中にチャージポンプ２０の出力ノード
ＮＤ１からソース電流ｉCR1 が出力される。これに応じ
てキャパシタＣ０が充電され、電圧Ｖ０が図示のように
上昇する。電圧Ｖ０が上昇し、電圧Ｖ１より高くなる
と、抵抗素子Ｒ１の両端に電位差が生じ電流が流れるの
で、キャパシタＣ１が充電される。この結果電圧Ｖ１も
上昇し、徐々に電圧Ｖ０に近づいていく。電圧Ｖ０に応
じてループフィルタ３０の出力電圧Ｖ２が設定され、こ
れに応じてＶＣＯ４０の発振周波数が制御される。
【００１１】即ち、一回の位相比較によってＶＣＯ４０
はある所定の発振周波数に制御される。この動作が数回
〜数百回繰り返した結果、分周信号Ｓd と基準信号Ｓ
ref との位相差および周波数差が縮め、ＶＣＯ４０の発
振周波数は目的値に達する。ＶＣＯ４０の発振周波数が
希望値に安定した状態をロック状態と呼ばれている。ロ
ック状態に達したとき位相比較回路１０より出力された
パルスＰＡまたはパルスＰＢの幅が非常に短いが、ロッ
ク状態に達するまでの間に、分周信号Ｓd と基準信号Ｓ
ref との位相差が大きく、パルスＰＡまはたＰＢの幅は
非常に長い。
はある所定の発振周波数に制御される。この動作が数回
〜数百回繰り返した結果、分周信号Ｓd と基準信号Ｓ
ref との位相差および周波数差が縮め、ＶＣＯ４０の発
振周波数は目的値に達する。ＶＣＯ４０の発振周波数が
希望値に安定した状態をロック状態と呼ばれている。ロ
ック状態に達したとき位相比較回路１０より出力された
パルスＰＡまたはパルスＰＢの幅が非常に短いが、ロッ
ク状態に達するまでの間に、分周信号Ｓd と基準信号Ｓ
ref との位相差が大きく、パルスＰＡまはたＰＢの幅は
非常に長い。
【００１２】図９に示すように、パルスＰＡの幅がＷ０
のとき、それに応じて時間Ｗ０の間にチャージ電流ｉ
CR1 が発生され、キャパシタＣ０が充電された結果、電
圧Ｖ０が上昇してトランジスタＴＲ１が飽和状態にな
る。トランジスタＴＲ１が飽和状態に陥ると、出力電流
が低下する。このため、パルスＰＡの幅がＷ０以上に伸
びても、チャージポンプ２０の出力電圧Ｖ０が所定の電
圧Ｖsat に制限され、それ以上には上昇できない。トラ
ンジスタＴＲ１が飽和時のコレクタ・エミッタ電圧をＶ
ce1 とすると、電圧Ｖ０の上限電圧Ｖsat は、次式によ
り求められる。
のとき、それに応じて時間Ｗ０の間にチャージ電流ｉ
CR1 が発生され、キャパシタＣ０が充電された結果、電
圧Ｖ０が上昇してトランジスタＴＲ１が飽和状態にな
る。トランジスタＴＲ１が飽和状態に陥ると、出力電流
が低下する。このため、パルスＰＡの幅がＷ０以上に伸
びても、チャージポンプ２０の出力電圧Ｖ０が所定の電
圧Ｖsat に制限され、それ以上には上昇できない。トラ
ンジスタＴＲ１が飽和時のコレクタ・エミッタ電圧をＶ
ce1 とすると、電圧Ｖ０の上限電圧Ｖsat は、次式によ
り求められる。
【００１３】
【数１】 Ｖsat ＝ＶCC−Ｖce1 …（１）
【００１４】トランジスタＴＲ１が飽和状態になると、
ソース電流ｉCR1 が十分に出力できなくなり、チャージ
ポンプ２０の出力電圧Ｖ０が十分なレベルに達成できな
くなる。この結果、ループフィルタ３０は、ＶＣＯ４０
を制御するために十分な電圧Ｖ２を出力することができ
ず、ＰＬＬ回路がロック状態に達するまでの所要時間が
伸びてしまう。
ソース電流ｉCR1 が十分に出力できなくなり、チャージ
ポンプ２０の出力電圧Ｖ０が十分なレベルに達成できな
くなる。この結果、ループフィルタ３０は、ＶＣＯ４０
を制御するために十分な電圧Ｖ２を出力することができ
ず、ＰＬＬ回路がロック状態に達するまでの所要時間が
伸びてしまう。
【００１５】以上、位相比較回路１０からパルスＰＡが
出力されたときトランジスタＴＲ１の動作状態について
考察したが、同じく位相比較回路１０からパルスＰＢが
出力されたとき、そのパルス幅がある一定の値以上にな
ると、トランジスタＴＲ２が飽和状態に陥り、チャージ
ポンプ２０の出力電圧Ｖ０が所定値以下にはならない。
ここで、トランジスタＴＲ２が飽和時のコレクタ・エミ
ッタ電圧をＶce2 とすると、電圧Ｖ０の下限電圧Ｖsat2
は、次式により求められる。
出力されたときトランジスタＴＲ１の動作状態について
考察したが、同じく位相比較回路１０からパルスＰＢが
出力されたとき、そのパルス幅がある一定の値以上にな
ると、トランジスタＴＲ２が飽和状態に陥り、チャージ
ポンプ２０の出力電圧Ｖ０が所定値以下にはならない。
ここで、トランジスタＴＲ２が飽和時のコレクタ・エミ
ッタ電圧をＶce2 とすると、電圧Ｖ０の下限電圧Ｖsat2
は、次式により求められる。
【００１６】
【数２】 Ｖsat2＝Ｖce2 …（２）
【００１７】このように、チャージポンプ２０の出力電
圧Ｖ０は、（Ｖsat2＜Ｖ０＜Ｖsat）の範囲内に制限さ
れている。電圧Ｖ０がこの範囲を越えると、トランジス
タＴＲ１またはＴＲ２の何れかが飽和状態に陥るので、
チャージポンプ２０は正常に動作することができなくな
る。
圧Ｖ０は、（Ｖsat2＜Ｖ０＜Ｖsat）の範囲内に制限さ
れている。電圧Ｖ０がこの範囲を越えると、トランジス
タＴＲ１またはＴＲ２の何れかが飽和状態に陥るので、
チャージポンプ２０は正常に動作することができなくな
る。
【００１８】図１０は、トランジスタが飽和状態に陥る
ことなく理想的なチャージポンプを用いた場合の位相引
き込みと電圧Ｖ０の変化を示すグラフである。図示のよ
うに、理想的なチャージポンプの場合に、ＰＬＬ回路は
初期状態から短い時間を経てロック状態に達せられる。
しかし、実際のチャージポンプを構成するトランジスタ
は、バイアス電圧により飽和状態に陥り電流出力が正常
に行われなくなるため、図１１に示すように、ロック状
態に達するまで理想的なチャージポンプより２倍以上の
時間がかかる。
ことなく理想的なチャージポンプを用いた場合の位相引
き込みと電圧Ｖ０の変化を示すグラフである。図示のよ
うに、理想的なチャージポンプの場合に、ＰＬＬ回路は
初期状態から短い時間を経てロック状態に達せられる。
しかし、実際のチャージポンプを構成するトランジスタ
は、バイアス電圧により飽和状態に陥り電流出力が正常
に行われなくなるため、図１１に示すように、ロック状
態に達するまで理想的なチャージポンプより２倍以上の
時間がかかる。
【００１９】トランジスタの飽和による影響を低減する
方法と一つとして、電源電圧ＶCCを引き上げる方法が考
えられるが、そのために余計な電圧変換回路などを必要
とするのみではなく、消費電力の増加を招き、現在進め
られている低電圧化の流れから勘案すれば現実的ではな
い。
方法と一つとして、電源電圧ＶCCを引き上げる方法が考
えられるが、そのために余計な電圧変換回路などを必要
とするのみではなく、消費電力の増加を招き、現在進め
られている低電圧化の流れから勘案すれば現実的ではな
い。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、トランジスタの飽和による影響
を回避でき、応答特性の向上を実現でき、且つ低電圧動
作を容易に実現できるＰＬＬ回路を提供することにあ
る。
のであり、その目的は、トランジスタの飽和による影響
を回避でき、応答特性の向上を実現でき、且つ低電圧動
作を容易に実現できるＰＬＬ回路を提供することにあ
る。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、入力信号と基準信号との位
相を比較し、比較結果に応じた位相差信号を出力する位
相比較回路と、上記位相差信号に応じて、第１または第
２のチャージ電流を発生するチャージ電流発生手段と、
上記チャージ電流発生手段により発生された上記第１ま
たは第２のチャージ電流に応じて充電または放電を行う
容量素子の端子電圧に応じて、制御信号を発生する制御
回路と、上記制御信号により設定された所定の位相を有
する発振信号を発生し、当該発振信号を上記入力信号と
して、上記位相比較回路に供給する電圧制御発振回路
と、上記チャージ電流発生回路が上記第１または第２の
チャージ電流を正常に出力しない所定の動作状態にある
か否かを検出する状態検出回路と、上記状態検出回路が
上記所定の動作状態を検出したとき、上記位相検出回路
からの上記位相差信号に応じて第１まはた第２の補助チ
ャージ電流を発生して上記制御回路に供給し、これら第
１または第２の補助チャージ電流に応じて所定のレベル
を有する上記制御信号を出力させる補助チャージ電流発
生回路とを有する。
め、本発明のＰＬＬ回路は、入力信号と基準信号との位
相を比較し、比較結果に応じた位相差信号を出力する位
相比較回路と、上記位相差信号に応じて、第１または第
２のチャージ電流を発生するチャージ電流発生手段と、
上記チャージ電流発生手段により発生された上記第１ま
たは第２のチャージ電流に応じて充電または放電を行う
容量素子の端子電圧に応じて、制御信号を発生する制御
回路と、上記制御信号により設定された所定の位相を有
する発振信号を発生し、当該発振信号を上記入力信号と
して、上記位相比較回路に供給する電圧制御発振回路
と、上記チャージ電流発生回路が上記第１または第２の
チャージ電流を正常に出力しない所定の動作状態にある
か否かを検出する状態検出回路と、上記状態検出回路が
上記所定の動作状態を検出したとき、上記位相検出回路
からの上記位相差信号に応じて第１まはた第２の補助チ
ャージ電流を発生して上記制御回路に供給し、これら第
１または第２の補助チャージ電流に応じて所定のレベル
を有する上記制御信号を出力させる補助チャージ電流発
生回路とを有する。
【００２２】また、本発明では、好適には、上記位相比
較回路は、上記入力信号が上記基準信号より位相が進ん
でいるとき、上記入力信号と上記基準信号との位相差に
応じた幅を有する第１のパルス信号を出力し、上記入力
信号が上記基準信号より位相が遅れているとき、上記入
力信号と上記基準信号との位相差に応じた幅を有する第
２のパルス信号を出力し、上記チャージ電流発生回路
は、電源電圧と共通電位間に直列接続されている第１と
第２のトランジスタにより構成され、上記第１のトラン
ジスタの制御ゲートに上記第１のパルス信号が入力され
たとき当該第１のトランジスタがオン状態になり、上記
第１と第２のトランジスタの共通の接続点により構成さ
れた出力端子に上記第１のチャージ電流が出力され、上
記第２のトランジスタの制御ゲートに上記第２のパルス
信号が入力されたとき当該第２のトランジスタがオン状
態になり、上記出力端子に上記第２のチャージ電流が出
力される。
較回路は、上記入力信号が上記基準信号より位相が進ん
でいるとき、上記入力信号と上記基準信号との位相差に
応じた幅を有する第１のパルス信号を出力し、上記入力
信号が上記基準信号より位相が遅れているとき、上記入
力信号と上記基準信号との位相差に応じた幅を有する第
２のパルス信号を出力し、上記チャージ電流発生回路
は、電源電圧と共通電位間に直列接続されている第１と
第２のトランジスタにより構成され、上記第１のトラン
ジスタの制御ゲートに上記第１のパルス信号が入力され
たとき当該第１のトランジスタがオン状態になり、上記
第１と第２のトランジスタの共通の接続点により構成さ
れた出力端子に上記第１のチャージ電流が出力され、上
記第２のトランジスタの制御ゲートに上記第２のパルス
信号が入力されたとき当該第２のトランジスタがオン状
態になり、上記出力端子に上記第２のチャージ電流が出
力される。
【００２３】また、本発明では、好適には、上記状態検
出回路は、チャージ電流発生回路を構成する上記第１ま
た第２のトランジスタの何れかが飽和状態にあることを
検出する飽和検出回路を有し、上記飽和検出回路は、第
１および第２の飽和検出電圧を発生する電圧発生回路
と、上記チャージ電流発生回路の出力端子の電圧が上記
第１の飽和検出電圧より高いとき第１の飽和信号を出力
する第１のコンパレータと、上記チャージ電流発生回路
の出力端子の電圧が上記第２の飽和検出電圧より低いと
き第２の飽和信号を出力する第２のコンパレータと、上
記第１または第２の何れかの飽和信号が出力されたと
き、上記位相比較回路により出力された上記第１および
第２のパルス信号を上記補助チャージ電流発生回路に供
給する切り換え信号を出力する切り換え回路とを有す
る。
出回路は、チャージ電流発生回路を構成する上記第１ま
た第２のトランジスタの何れかが飽和状態にあることを
検出する飽和検出回路を有し、上記飽和検出回路は、第
１および第２の飽和検出電圧を発生する電圧発生回路
と、上記チャージ電流発生回路の出力端子の電圧が上記
第１の飽和検出電圧より高いとき第１の飽和信号を出力
する第１のコンパレータと、上記チャージ電流発生回路
の出力端子の電圧が上記第２の飽和検出電圧より低いと
き第２の飽和信号を出力する第２のコンパレータと、上
記第１または第２の何れかの飽和信号が出力されたと
き、上記位相比較回路により出力された上記第１および
第２のパルス信号を上記補助チャージ電流発生回路に供
給する切り換え信号を出力する切り換え回路とを有す
る。
【００２４】さらに、本発明では、上記補助チャージ電
流発生回路は、電源電圧と共通電位間に直列接続されて
いる第３と第４のトランジスタにより構成され、上記第
３のトランジスタの制御ゲートに上記第１のパルス信号
が入力されたとき当該第３のトランジスタがオン状態と
なり、上記第３と第４のトランジスタの共通の接続点に
より構成された出力端子に上記第１の補助チャージ電流
が出力され、上記第４のトランジスタの制御ゲートに上
記第２のパルス信号が入力されたとき当該第４のトラン
ジスタがオン状態となり、上記出力端子に上記第２の補
助チャージ電流が出力される。
流発生回路は、電源電圧と共通電位間に直列接続されて
いる第３と第４のトランジスタにより構成され、上記第
３のトランジスタの制御ゲートに上記第１のパルス信号
が入力されたとき当該第３のトランジスタがオン状態と
なり、上記第３と第４のトランジスタの共通の接続点に
より構成された出力端子に上記第１の補助チャージ電流
が出力され、上記第４のトランジスタの制御ゲートに上
記第２のパルス信号が入力されたとき当該第４のトラン
ジスタがオン状態となり、上記出力端子に上記第２の補
助チャージ電流が出力される。
【００２５】本発明によれば、位相比較回路、チャージ
電流発生回路、制御回路（ループフィルタ）およびＶＣ
Ｏを有するＰＬＬ回路において、チャージ電流発生回路
を構成するトランジスタが飽和状態にあるか否かを検出
する飽和検出回路、切り換え回路および補助チャージ電
流発生回路が設けられ、チャージ電流発生回路のトラン
ジスタが飽和状態にあると検出されたとき、切り換え回
路により上記位相比較回路から出力された位相差信号が
補助チャージ電流発生回路に供給され、それに応じて補
助チャージ電流が発生され、制御回路に供給される。こ
のため、チャージ電流発生回路を構成するトランジスタ
が飽和状態にあり、正常にチャージ電流を供給できなく
なる場合に、補助チャージ電流発生回路により補助チャ
ージ電流が出力されるので、これに基づき制御回路によ
って制御信号が生成され、ＶＣＯの発振周波数を制御す
ることができる。
電流発生回路、制御回路（ループフィルタ）およびＶＣ
Ｏを有するＰＬＬ回路において、チャージ電流発生回路
を構成するトランジスタが飽和状態にあるか否かを検出
する飽和検出回路、切り換え回路および補助チャージ電
流発生回路が設けられ、チャージ電流発生回路のトラン
ジスタが飽和状態にあると検出されたとき、切り換え回
路により上記位相比較回路から出力された位相差信号が
補助チャージ電流発生回路に供給され、それに応じて補
助チャージ電流が発生され、制御回路に供給される。こ
のため、チャージ電流発生回路を構成するトランジスタ
が飽和状態にあり、正常にチャージ電流を供給できなく
なる場合に、補助チャージ電流発生回路により補助チャ
ージ電流が出力されるので、これに基づき制御回路によ
って制御信号が生成され、ＶＣＯの発振周波数を制御す
ることができる。
【００２６】この結果、例えば、初期状態において位相
差が大きく、位相比較回路から幅の長いパルス信号から
なる位相差信号が出力されることにより、チャージ電流
発生回路が飽和状態になって正常にチャージ電流が出力
されなくなる場合に、代わりに補助チャージ電流発生回
路が動作し、補助チャージ電流が出力される。これに応
じた制御信号が出力され、ＶＣＯの発振周波数の制御が
正常に行われるので、ＰＬＬ回路のロックアップ時間が
短縮でき、レスポンス特性の向上を実現できる。
差が大きく、位相比較回路から幅の長いパルス信号から
なる位相差信号が出力されることにより、チャージ電流
発生回路が飽和状態になって正常にチャージ電流が出力
されなくなる場合に、代わりに補助チャージ電流発生回
路が動作し、補助チャージ電流が出力される。これに応
じた制御信号が出力され、ＶＣＯの発振周波数の制御が
正常に行われるので、ＰＬＬ回路のロックアップ時間が
短縮でき、レスポンス特性の向上を実現できる。
【００２７】
【発明の実施の形態】図１は本発明に係るＰＬＬ回路の
一実施形態を示す回路図である。図示のように、本実施
形態のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２
とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１
０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１お
よびｎｐｎトランジスタＴＲ２からなるチャージポンプ
２０、キャパシタＣ０，Ｃ１，Ｃ２および抵抗素子Ｒ
１，Ｒ２により構成されたループフィルタ（制御回路）
３０、ＶＣＯ４０、分周回路５０、飽和検出電圧を発生
する電圧発生回路６０、飽和検出回路７０、切り換え回
路８０および補助チャージ電流発生回路９０により構成
されている。
一実施形態を示す回路図である。図示のように、本実施
形態のＰＬＬ回路は、フリップフロップＦＦ１，ＦＦ２
とＮＡＮＤゲートＮＡＮＤ１からなる位相比較回路１
０、インバータＩＮＶ１、ｐｎｐトランジスタＴＲ１お
よびｎｐｎトランジスタＴＲ２からなるチャージポンプ
２０、キャパシタＣ０，Ｃ１，Ｃ２および抵抗素子Ｒ
１，Ｒ２により構成されたループフィルタ（制御回路）
３０、ＶＣＯ４０、分周回路５０、飽和検出電圧を発生
する電圧発生回路６０、飽和検出回路７０、切り換え回
路８０および補助チャージ電流発生回路９０により構成
されている。
【００２８】以下、図１を参照しつつ本実施形態のＰＬ
Ｌ回路の構成について詳細に説明する。位相比較回路１
０は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲー
トＮＡＮＤ１により構成され、分周回路５０からの分周
信号Ｓd および基準信号Ｓref を受けて、これらの信号
の位相差に応じた位相差信号、即ちパルスＰＡ，ＰＢを
出力する。
Ｌ回路の構成について詳細に説明する。位相比較回路１
０は、フリップフロップＦＦ１，ＦＦ２とＮＡＮＤゲー
トＮＡＮＤ１により構成され、分周回路５０からの分周
信号Ｓd および基準信号Ｓref を受けて、これらの信号
の位相差に応じた位相差信号、即ちパルスＰＡ，ＰＢを
出力する。
【００２９】チャージポンプ２０は、インバータＩＮＶ
１および電源電圧ＶCCと接地電位ＧＮＤとの間に直列接
続されているトランジスタＴＲ１，ＴＲ２により構成さ
れている。トランジスタＴＲ１のエミッタは電源電圧Ｖ
CCに接続され、トランジスタＴＲ２のエミッタが接地さ
れ、これらのトランジスタのコレクタ同士が共通に接続
され、その接続ノードＮＤ１はチャージポンプ２０の出
力端子を構成している。位相比較回路１０からのパルス
ＰＡはインバータＩＮＶ１により反転され、トランジス
タＴＲ１のベースに入力され、パルスＰＢは直接トラン
ジスタＴＲ２のベースに入力される。このため、位相比
較回路１０からパルスＰＡが入力されると、トランジス
タＴＲ１がオン状態になり、出力ノードＮＤ１からルー
プフィルタ３０にチャージ電流ｉCR1 、即ちソース電流
ｉCR1 が出力される。一方、位相比較回路１０からパル
スＰＢが入力されると、トランジスタＴＲ２がオン状態
になり、ループフィルタ３０から出力ノードＮＤ１およ
びトランジスタＴＲ２を通して、接地側に流れるチャー
ジ電流ｉCR2 、即ちシンク電流ｉCR2 が出力される。
１および電源電圧ＶCCと接地電位ＧＮＤとの間に直列接
続されているトランジスタＴＲ１，ＴＲ２により構成さ
れている。トランジスタＴＲ１のエミッタは電源電圧Ｖ
CCに接続され、トランジスタＴＲ２のエミッタが接地さ
れ、これらのトランジスタのコレクタ同士が共通に接続
され、その接続ノードＮＤ１はチャージポンプ２０の出
力端子を構成している。位相比較回路１０からのパルス
ＰＡはインバータＩＮＶ１により反転され、トランジス
タＴＲ１のベースに入力され、パルスＰＢは直接トラン
ジスタＴＲ２のベースに入力される。このため、位相比
較回路１０からパルスＰＡが入力されると、トランジス
タＴＲ１がオン状態になり、出力ノードＮＤ１からルー
プフィルタ３０にチャージ電流ｉCR1 、即ちソース電流
ｉCR1 が出力される。一方、位相比較回路１０からパル
スＰＢが入力されると、トランジスタＴＲ２がオン状態
になり、ループフィルタ３０から出力ノードＮＤ１およ
びトランジスタＴＲ２を通して、接地側に流れるチャー
ジ電流ｉCR2 、即ちシンク電流ｉCR2 が出力される。
【００３０】図２はチャージポンプ２０の動作状態の遷
移図である。図示のようにチャージポンプ２０は三つの
動作状態、０１，００，１０があり、動作状態０１にお
いて、シンク電流が出力され、動作状態１０においてソ
ース電流が出力される。動作状態００において、何れの
チャージ電流も出力されない。位相比較回路１０からの
パルスＰＡ、ＰＢ（Ｐｕｌｓｅ Ａ，Ｐｕｌｓｅ Ｂ）
に応じて、チャージポンプ２０の三つの動作状態は状態
遷移図に示すように遷移する。
移図である。図示のようにチャージポンプ２０は三つの
動作状態、０１，００，１０があり、動作状態０１にお
いて、シンク電流が出力され、動作状態１０においてソ
ース電流が出力される。動作状態００において、何れの
チャージ電流も出力されない。位相比較回路１０からの
パルスＰＡ、ＰＢ（Ｐｕｌｓｅ Ａ，Ｐｕｌｓｅ Ｂ）
に応じて、チャージポンプ２０の三つの動作状態は状態
遷移図に示すように遷移する。
【００３１】ループフィルタ３０は、抵抗素子Ｒ１，Ｒ
２およびキャパシタＣ０，Ｃ１，Ｃ２により構成されて
いる。抵抗素子Ｒ１、キャパシタＣ０およびＣ１からな
る回路はチャージポンプ２０からのソース電流ｉCR1 ま
たはシンク電流ｉCR2 に応じて、充電または放電しチャ
ージポンプ２０の出力ノードＮＤ１の電圧Ｖ０のレベル
を制御する。抵抗素子Ｒ２およびキャパシタＣ２により
ローパスフィルタが構成されている。当該ローパスフィ
ルタによりチャージポンプ２０の出力電圧Ｖ０の高周波
成分が減衰され、低周波数成分の電圧信号Ｖ２が出力さ
れる。
２およびキャパシタＣ０，Ｃ１，Ｃ２により構成されて
いる。抵抗素子Ｒ１、キャパシタＣ０およびＣ１からな
る回路はチャージポンプ２０からのソース電流ｉCR1 ま
たはシンク電流ｉCR2 に応じて、充電または放電しチャ
ージポンプ２０の出力ノードＮＤ１の電圧Ｖ０のレベル
を制御する。抵抗素子Ｒ２およびキャパシタＣ２により
ローパスフィルタが構成されている。当該ローパスフィ
ルタによりチャージポンプ２０の出力電圧Ｖ０の高周波
成分が減衰され、低周波数成分の電圧信号Ｖ２が出力さ
れる。
【００３２】ＶＣＯ４０はループフィルタ３０の出力電
圧Ｖ２に応じて位相または周波数が制御された発振信号
ＳO を出力する。ＶＣＯ４０からの発振信号ＳO は分周
回路５０により設定された分周比Ｎで分周され、分周信
号Ｓd が位相比較回路１０に出力される。
圧Ｖ２に応じて位相または周波数が制御された発振信号
ＳO を出力する。ＶＣＯ４０からの発振信号ＳO は分周
回路５０により設定された分周比Ｎで分周され、分周信
号Ｓd が位相比較回路１０に出力される。
【００３３】上述したＰＬＬ回路において、基準信号Ｓ
ref の周波数ｆ0 および分周回路５０に設定された分周
比Ｎに応じて、ＶＣＯ４０から所定の周波数を有する発
振信号ＳO が出力される。即ち、ＰＬＬ回路がロック状
態に達したとき、発振信号ＳO の周波数ｆ1 はＮｆ0 に
安定するように制御される。例えば、発振信号ＳO の周
波数が所定の値より高くなると、分周回路５０の分周信
号Ｓd の位相が基準信号Ｓref より進み、位相比較回路
１０からパルスＰＢが出力される。これに応じてチャー
ジポンプ２０によりシンク電流ｉCR2 が出力される。こ
の結果、ループフィルタ３０の出力電圧Ｖ２のレベルが
低下し、ＶＣＯ４０の発振周波数が低くなるように制御
される。
ref の周波数ｆ0 および分周回路５０に設定された分周
比Ｎに応じて、ＶＣＯ４０から所定の周波数を有する発
振信号ＳO が出力される。即ち、ＰＬＬ回路がロック状
態に達したとき、発振信号ＳO の周波数ｆ1 はＮｆ0 に
安定するように制御される。例えば、発振信号ＳO の周
波数が所定の値より高くなると、分周回路５０の分周信
号Ｓd の位相が基準信号Ｓref より進み、位相比較回路
１０からパルスＰＢが出力される。これに応じてチャー
ジポンプ２０によりシンク電流ｉCR2 が出力される。こ
の結果、ループフィルタ３０の出力電圧Ｖ２のレベルが
低下し、ＶＣＯ４０の発振周波数が低くなるように制御
される。
【００３４】逆に、ＶＣＯ４０の発振信号ＳO の周波数
が所定の値より低くなると、分周回路５０の分周信号Ｓ
d の位相が基準信号Ｓref より遅れ、位相比較回路１０
からパルスＰＡが出力される。これに応じてチャージポ
ンプ２０によりソース電流ｉCR1 が出力され、ループフ
ィルタ３０の出力電圧Ｖ２のレベルが上昇するので、Ｖ
ＣＯ４０の発振周波数が高くなるように制御される。
が所定の値より低くなると、分周回路５０の分周信号Ｓ
d の位相が基準信号Ｓref より遅れ、位相比較回路１０
からパルスＰＡが出力される。これに応じてチャージポ
ンプ２０によりソース電流ｉCR1 が出力され、ループフ
ィルタ３０の出力電圧Ｖ２のレベルが上昇するので、Ｖ
ＣＯ４０の発振周波数が高くなるように制御される。
【００３５】このように、ＰＬＬ回路においてＶＣＯ４
０の発振周波数ｆ1 が常に基準信号Ｓref および分周比
Ｎにより設定された目標周波数になるように制御され、
ＶＣＯ４０の発振周波数が目標の周波数からずれたと
き、そのずれの分に応じた修正信号が位相比較回路１
０、チャージポンプ２０およびループフィルタ３０によ
り発生され、それに応じてＶＣＯ４０の発振周波数が目
標値に戻るように修正される。
０の発振周波数ｆ1 が常に基準信号Ｓref および分周比
Ｎにより設定された目標周波数になるように制御され、
ＶＣＯ４０の発振周波数が目標の周波数からずれたと
き、そのずれの分に応じた修正信号が位相比較回路１
０、チャージポンプ２０およびループフィルタ３０によ
り発生され、それに応じてＶＣＯ４０の発振周波数が目
標値に戻るように修正される。
【００３６】ところで、上述したようにチャージポンプ
２０は、直列に接続されている二つのトランジスタＴＲ
１，ＴＲ２により構成されているので、チャージポンプ
２０の出力電圧Ｖ０が一定の範囲内に制限される。例え
ば、トランジスタＴＲ１およびＴＲ２が飽和したときの
コレクタ・エミッタ電圧をそれぞれＶce1 ，Ｖce2 とす
ると、チャージポンプ２０の出力電圧Ｖ０が（Ｖce2 ＜
Ｖ０＜ＶCC−Ｖce1 ）の範囲内に制限される。電圧Ｖ０
がこの範囲を越えると、トランジスタＴＲ１またはＴＲ
２の何れかが飽和状態になり、チャージポンプ２０は正
常に動作できなくなる。例えば、電圧Ｖ０が電圧Ｖce2
以下に下がったとき、トランジスタＴＲ２が飽和し、そ
のコレクタ電流が極端に低下するためシンク電流ｉCR2
が正常に出力されなくなる。逆に、電圧Ｖ０が電圧（Ｖ
CC−Ｖce1 ）以上に上昇したとき、トランジスタＴＲ１
が飽和しソース電流ｉCR1 が正常に出力されなくなる。
２０は、直列に接続されている二つのトランジスタＴＲ
１，ＴＲ２により構成されているので、チャージポンプ
２０の出力電圧Ｖ０が一定の範囲内に制限される。例え
ば、トランジスタＴＲ１およびＴＲ２が飽和したときの
コレクタ・エミッタ電圧をそれぞれＶce1 ，Ｖce2 とす
ると、チャージポンプ２０の出力電圧Ｖ０が（Ｖce2 ＜
Ｖ０＜ＶCC−Ｖce1 ）の範囲内に制限される。電圧Ｖ０
がこの範囲を越えると、トランジスタＴＲ１またはＴＲ
２の何れかが飽和状態になり、チャージポンプ２０は正
常に動作できなくなる。例えば、電圧Ｖ０が電圧Ｖce2
以下に下がったとき、トランジスタＴＲ２が飽和し、そ
のコレクタ電流が極端に低下するためシンク電流ｉCR2
が正常に出力されなくなる。逆に、電圧Ｖ０が電圧（Ｖ
CC−Ｖce1 ）以上に上昇したとき、トランジスタＴＲ１
が飽和しソース電流ｉCR1 が正常に出力されなくなる。
【００３７】トランジスタが飽和状態に陥ると、チャー
ジポンプ２０から正常にチャージ電流の供給が得られな
くなり、このためループフィルタ３０からＶＣＯ４０を
制御するための十分の出力電圧が得られず、ＰＬＬ回路
のレスポンス特性が低下してしまう。
ジポンプ２０から正常にチャージ電流の供給が得られな
くなり、このためループフィルタ３０からＶＣＯ４０を
制御するための十分の出力電圧が得られず、ＰＬＬ回路
のレスポンス特性が低下してしまう。
【００３８】本実施形態は、この問題を解決するために
チャージポンプ２０のトランジスタが飽和状態にあるこ
とを検出し、何れかのトランジスタが飽和状態になった
とき、位相比較回路１０からのパルスＰＡ，ＰＢを切り
換えて補助チャージポンプ９０に入力するので、補助チ
ャージポンプ９０により補助チャージ電流を出力し、ル
ープフィルタ３０のキャパシタＣ１に対して直接充電ま
た放電を行う。これによってチャージポンプ２０のトラ
ンジスタがが飽和状態になっても、ループフィルタ３０
から十分な制御電圧Ｖ２を出力することができ、ＰＬＬ
回路のレスポンス特性の向上が実現される。
チャージポンプ２０のトランジスタが飽和状態にあるこ
とを検出し、何れかのトランジスタが飽和状態になった
とき、位相比較回路１０からのパルスＰＡ，ＰＢを切り
換えて補助チャージポンプ９０に入力するので、補助チ
ャージポンプ９０により補助チャージ電流を出力し、ル
ープフィルタ３０のキャパシタＣ１に対して直接充電ま
た放電を行う。これによってチャージポンプ２０のトラ
ンジスタがが飽和状態になっても、ループフィルタ３０
から十分な制御電圧Ｖ２を出力することができ、ＰＬＬ
回路のレスポンス特性の向上が実現される。
【００３９】以下、図１を参照しつつ、補助チャージ電
流の発生について説明する。図示のように、ダイオード
Ｄ１，Ｄ２および抵抗素子Ｒ３により、飽和検出電圧Ｖ
SA1，ＶSA2 が生成される。ここで、ダイオードＤ１お
よびＤ２の順方向バイアス降下電圧をそれぞれＶD1，Ｖ
D2とすると、飽和検出電圧ＶSA1 ，ＶSA2 はそれぞれ次
式により与えられる。
流の発生について説明する。図示のように、ダイオード
Ｄ１，Ｄ２および抵抗素子Ｒ３により、飽和検出電圧Ｖ
SA1，ＶSA2 が生成される。ここで、ダイオードＤ１お
よびＤ２の順方向バイアス降下電圧をそれぞれＶD1，Ｖ
D2とすると、飽和検出電圧ＶSA1 ，ＶSA2 はそれぞれ次
式により与えられる。
【００４０】
【数３】 ＶSA1 ＝ＶCC−ＶD1 ＶSA2 ＝ＶD2 …（３）
【００４１】本実施形態はダイオードＤ１，Ｄ２の順方
向バイアス降下電圧がトランジスタＴＲ１，ＴＲ２の飽
和時のコレクタ・エミッタ間電圧とほぼ一致することを
利用して、チャージポンプ２０を構成するトランジスタ
ＴＲ１，ＴＲ２が飽和状態になっているか否かを検出す
る。
向バイアス降下電圧がトランジスタＴＲ１，ＴＲ２の飽
和時のコレクタ・エミッタ間電圧とほぼ一致することを
利用して、チャージポンプ２０を構成するトランジスタ
ＴＲ１，ＴＲ２が飽和状態になっているか否かを検出す
る。
【００４２】図示のように、飽和検出回路７０は、コン
パレータＣＭＰ１，ＣＭＰ２およびＯＲゲートＯＲ１に
より構成されている。コンパレータＣＭＰ１はチャージ
ポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶSA1 とを比
較し、電圧Ｖ０が飽和検出電圧ＶSA1 より高いときハイ
レベルの信号を出力し、それ以外のときローレベルの信
号を出力する。コンパレータＣＭＰ２はチャージポンプ
２０の出力電圧Ｖ０と飽和検出電圧ＶSA2 とを比較し、
電圧Ｖ０が飽和検出電圧ＶSA2 より低いときハイレベル
の信号を出力し、それ以外のときローレベルの信号を出
力する。
パレータＣＭＰ１，ＣＭＰ２およびＯＲゲートＯＲ１に
より構成されている。コンパレータＣＭＰ１はチャージ
ポンプ２０の出力電圧Ｖ０と飽和検出電圧ＶSA1 とを比
較し、電圧Ｖ０が飽和検出電圧ＶSA1 より高いときハイ
レベルの信号を出力し、それ以外のときローレベルの信
号を出力する。コンパレータＣＭＰ２はチャージポンプ
２０の出力電圧Ｖ０と飽和検出電圧ＶSA2 とを比較し、
電圧Ｖ０が飽和検出電圧ＶSA2 より低いときハイレベル
の信号を出力し、それ以外のときローレベルの信号を出
力する。
【００４３】このため、トランジスタＴＲ１またはＴＲ
２の何れかが飽和状態になると、コンパレータＣＭＰ１
またはＣＭＰ２の出力信号がローレベルからハイレベル
に切り換わる。これに応じてＯＲゲートＯＲ１の出力信
号もローレベルからハイレベルに切り換わる。
２の何れかが飽和状態になると、コンパレータＣＭＰ１
またはＣＭＰ２の出力信号がローレベルからハイレベル
に切り換わる。これに応じてＯＲゲートＯＲ１の出力信
号もローレベルからハイレベルに切り換わる。
【００４４】切り換え回路８０は、飽和検出回路の検出
信号、即ち、ＯＲゲートＯＲ１の出力信号に応じてパル
スＰＡ，ＰＢを補助チャージポンプ９０に供給する。図
示のように、切り換え回路８０は、ＡＮＤゲートＡＮＤ
１，ＡＮＤ２により構成され、ＯＲゲートＯＲ１の出力
信号がローレベルのとき、これらのＡＮＤゲートの出力
信号がローレベルに保持され、このとき補助チャージポ
ンプ９０は動作しない。一方、ＯＲゲートＯＲ１の出力
信号がハイレベルのとき、ＡＮＤゲートＡＮＤ１の出力
端子からパルスＰＡが出力され、ＡＮＤゲートＡＮＤ２
の出力端子からパルスＰＢが出力される。
信号、即ち、ＯＲゲートＯＲ１の出力信号に応じてパル
スＰＡ，ＰＢを補助チャージポンプ９０に供給する。図
示のように、切り換え回路８０は、ＡＮＤゲートＡＮＤ
１，ＡＮＤ２により構成され、ＯＲゲートＯＲ１の出力
信号がローレベルのとき、これらのＡＮＤゲートの出力
信号がローレベルに保持され、このとき補助チャージポ
ンプ９０は動作しない。一方、ＯＲゲートＯＲ１の出力
信号がハイレベルのとき、ＡＮＤゲートＡＮＤ１の出力
端子からパルスＰＡが出力され、ＡＮＤゲートＡＮＤ２
の出力端子からパルスＰＢが出力される。
【００４５】即ち、チャージポンプ２０が正常に動作し
ているとき、パルスＰＡ，ＰＢが補助チャージポンプ９
０に供給されず、補助チャージポンプ９０は待機状態に
保持される。チャージポンプ２０の何れかのトランジス
タが飽和状態にあるとき、パルスＰＡ，ＰＢが補助チャ
ージポンプ９０に供給されるので、補助チャージポンプ
９０が動作する。このとき、位相比較回路１０からパル
スＰＡが出力されたとき、補助チャージポンプ９０にお
いてトランジスタＴＲ３がオン状態となり、補助チャー
ジ電流ｉA1が出力される。逆に、位相比較回路１０から
パルスＰＢが出力されたとき、補助チャージポンプ９０
においてトランジスタＴＲ４がオン状態となり、補助チ
ャージ電流ｉA2が出力される。
ているとき、パルスＰＡ，ＰＢが補助チャージポンプ９
０に供給されず、補助チャージポンプ９０は待機状態に
保持される。チャージポンプ２０の何れかのトランジス
タが飽和状態にあるとき、パルスＰＡ，ＰＢが補助チャ
ージポンプ９０に供給されるので、補助チャージポンプ
９０が動作する。このとき、位相比較回路１０からパル
スＰＡが出力されたとき、補助チャージポンプ９０にお
いてトランジスタＴＲ３がオン状態となり、補助チャー
ジ電流ｉA1が出力される。逆に、位相比較回路１０から
パルスＰＢが出力されたとき、補助チャージポンプ９０
においてトランジスタＴＲ４がオン状態となり、補助チ
ャージ電流ｉA2が出力される。
【００４６】補助チャージ電流ｉA1およびｉA2が直接ル
ープフィルタ３０のキャパシタＣ１の端子に入力される
ので、キャパシタＣ１は補助チャージ電流ｉA1またはｉ
A2に応じて充電または放電し、その端子電圧Ｖ１が設定
される。即ち、補助チャージ電流ｉA1が出力されたとき
キャパシタＣ１が充電され、端子電圧Ｖ１が上昇する。
逆に、補助チャージ電流ｉA2が出力されたときキャパシ
タＣ１が放電され、端子電圧Ｖ１が降下する。
ープフィルタ３０のキャパシタＣ１の端子に入力される
ので、キャパシタＣ１は補助チャージ電流ｉA1またはｉ
A2に応じて充電または放電し、その端子電圧Ｖ１が設定
される。即ち、補助チャージ電流ｉA1が出力されたとき
キャパシタＣ１が充電され、端子電圧Ｖ１が上昇する。
逆に、補助チャージ電流ｉA2が出力されたときキャパシ
タＣ１が放電され、端子電圧Ｖ１が降下する。
【００４７】補助チャージポンプ９０の動作により、ル
ープフィルタ３０の出力電圧Ｖ２が制御されるので、Ｖ
ＣＯ４０は電圧Ｖ２に基づき発振周波数が制御される。
このため、チャージポンプ２０がトランジスタの飽和に
より正常な動作ができなくなったとき、その代わりに補
助チャージポンプ９０が動作し、ＶＣＯ４０を制御する
ので、トランジスタの飽和により影響を低減でき、ＰＬ
Ｌ回路のレスポンス特性が向上する。
ープフィルタ３０の出力電圧Ｖ２が制御されるので、Ｖ
ＣＯ４０は電圧Ｖ２に基づき発振周波数が制御される。
このため、チャージポンプ２０がトランジスタの飽和に
より正常な動作ができなくなったとき、その代わりに補
助チャージポンプ９０が動作し、ＶＣＯ４０を制御する
ので、トランジスタの飽和により影響を低減でき、ＰＬ
Ｌ回路のレスポンス特性が向上する。
【００４８】図４は、チャージポンプ２０と補助チャー
ジポンプ９０の切り換えおよびそれに伴うループフィル
タ３０の電圧Ｖ０，Ｖ１の変化を示している。図示のよ
うに、チャージポンプ２０の出力電圧Ｖ０が飽和電圧Ｖ
sat に達するまで、チャージポンプ２０によりソース電
流ｉCR1 が正常に供給される。これに応じてチャージポ
ンプ２０の出力電圧Ｖ０が上昇し続ける。出力電圧Ｖ０
が飽和電圧Ｖsat に達すると、チャージポンプ２０のト
ランジスタＴＲ１が飽和状態になり、ソース電流ｉCR1
の供給が正常にされなくなる。飽和検出回路７０により
これが検出され、位相比較回路１０からのパルスＰＡが
補助チャージポンプ９０に入力されるので、補助チャー
ジポンプ９０が動作し、補助チャージ電流ｉA1が出力さ
れる。補助チャージ電流ｉA1によりキャパシタＣ１が充
電され、電圧Ｖ１が上昇するので、ループフィルタ３０
の出力電圧Ｖ２が十分なレベルに設定され、これに応じ
てＶＣＯ４０の発振周波数は所定の目標値に近づくよう
に制御される。
ジポンプ９０の切り換えおよびそれに伴うループフィル
タ３０の電圧Ｖ０，Ｖ１の変化を示している。図示のよ
うに、チャージポンプ２０の出力電圧Ｖ０が飽和電圧Ｖ
sat に達するまで、チャージポンプ２０によりソース電
流ｉCR1 が正常に供給される。これに応じてチャージポ
ンプ２０の出力電圧Ｖ０が上昇し続ける。出力電圧Ｖ０
が飽和電圧Ｖsat に達すると、チャージポンプ２０のト
ランジスタＴＲ１が飽和状態になり、ソース電流ｉCR1
の供給が正常にされなくなる。飽和検出回路７０により
これが検出され、位相比較回路１０からのパルスＰＡが
補助チャージポンプ９０に入力されるので、補助チャー
ジポンプ９０が動作し、補助チャージ電流ｉA1が出力さ
れる。補助チャージ電流ｉA1によりキャパシタＣ１が充
電され、電圧Ｖ１が上昇するので、ループフィルタ３０
の出力電圧Ｖ２が十分なレベルに設定され、これに応じ
てＶＣＯ４０の発振周波数は所定の目標値に近づくよう
に制御される。
【００４９】図５は、補助チャージポンプ９０が設けた
本実施形態のＰＬＬ回路の一動作例を示す図であり、位
相引き込みとチャージポンプ２０の出力電圧Ｖ０の変化
を示すグラフである。図示のように、本実施形態のおい
て補助チャージポンプ９０が設けられたことにより、チ
ャージポンプ２０がトランジスタの飽和による機能低下
は補助チャージポンプ９０により補われ、ＰＬＬ回路の
レスポンス特性が向上し、ロックアップする時間が補助
チャージポンプが設けていないＰＬＬ回路に較べて短縮
される。
本実施形態のＰＬＬ回路の一動作例を示す図であり、位
相引き込みとチャージポンプ２０の出力電圧Ｖ０の変化
を示すグラフである。図示のように、本実施形態のおい
て補助チャージポンプ９０が設けられたことにより、チ
ャージポンプ２０がトランジスタの飽和による機能低下
は補助チャージポンプ９０により補われ、ＰＬＬ回路の
レスポンス特性が向上し、ロックアップする時間が補助
チャージポンプが設けていないＰＬＬ回路に較べて短縮
される。
【００５０】以上説明したように、本実施形態によれ
ば、飽和検出回路７０および補助チャージポンプ９０を
設けて、チャージポンプ２０のトランジスタが飽和状態
になることを検出したとき位相比較回路から位相差に応
じたパルスＰＡ，ＰＢを補助チャージポンプ９０に出力
し、補助チャージポンプ９０により補助チャージ電流ｉ
ｉA1またはｉA2を出力し、これに応じてループフィルタ
３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発振周波数
を制御することにより、トランジスタの飽和によるＰＬ
Ｌ回路のレスポンス特性の低下を回避でき、回路規模を
増大させることなく高性能をＰＬＬ回路を実現できる。
ば、飽和検出回路７０および補助チャージポンプ９０を
設けて、チャージポンプ２０のトランジスタが飽和状態
になることを検出したとき位相比較回路から位相差に応
じたパルスＰＡ，ＰＢを補助チャージポンプ９０に出力
し、補助チャージポンプ９０により補助チャージ電流ｉ
ｉA1またはｉA2を出力し、これに応じてループフィルタ
３０の出力電圧Ｖ２を制御し、ＶＣＯ４０の発振周波数
を制御することにより、トランジスタの飽和によるＰＬ
Ｌ回路のレスポンス特性の低下を回避でき、回路規模を
増大させることなく高性能をＰＬＬ回路を実現できる。
【００５１】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、トランジスタの飽和による影響を低減で
き、レスポンス特性の向上を実現できる。また、回路構
成上低電源電圧動作に好都合であり、低消費電力化を容
易に実現できる。また、飽和検出回路の構成が単純で誤
動作が少なく、位相引き込みの過程において必要なとき
のみ補助チャージポンプを動作させるので、ロック状態
における動作安定性の向上を実現できる利点がある。さ
らに、本発明は従来のＰＬＬ回路に較べて付加する回路
が小規模であるうえ、ＩＣ化に適しており回路実装面積
を増大させない利点がある。
路によれば、トランジスタの飽和による影響を低減で
き、レスポンス特性の向上を実現できる。また、回路構
成上低電源電圧動作に好都合であり、低消費電力化を容
易に実現できる。また、飽和検出回路の構成が単純で誤
動作が少なく、位相引き込みの過程において必要なとき
のみ補助チャージポンプを動作させるので、ロック状態
における動作安定性の向上を実現できる利点がある。さ
らに、本発明は従来のＰＬＬ回路に較べて付加する回路
が小規模であるうえ、ＩＣ化に適しており回路実装面積
を増大させない利点がある。
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回
路図である。
路図である。
【図２】チャージポンプの動作状態遷移図である。
【図３】チャージポンプの動作を示す波形図である。
【図４】補助チャージポンプの動作切り換えを示す波形
図である。
図である。
【図５】ＰＬＬ回路の位相引き込みおよびチャージポン
プの出力電圧を示すグラフである。
プの出力電圧を示すグラフである。
【図６】従来のＰＬＬ回路の一例を示す回路図である。
【図７】チャージポンプの構成を示す回路図である。
【図８】チャージポンプの出力電流およびループフィル
タの電圧変化を示す波形図である。
タの電圧変化を示す波形図である。
【図９】トランジスタが飽和したときのチャージポンプ
出力電圧の変化を示す波形図である。
出力電圧の変化を示す波形図である。
【図１０】理想的なＰＬＬ回路の位相引き込みおよびチ
ャージポンプの出力を示すグラフである。
ャージポンプの出力を示すグラフである。
【図１１】トランジスタが飽和する場合の位相引き込み
およびチャージポンプの出力を示すグラフである。
およびチャージポンプの出力を示すグラフである。
１０…位相比較回路、２０…チャージポンプ、３０…ル
ープフィルタ、４０…ＶＣＯ、５０…分周回路、６０…
電圧発生回路、７０…飽和検出回路、８０…切り換え回
路、９０…補助チャージポンプ、ＶCC…電源電圧、ＧＮ
Ｄ…接地電位。
ープフィルタ、４０…ＶＣＯ、５０…分周回路、６０…
電圧発生回路、７０…飽和検出回路、８０…切り換え回
路、９０…補助チャージポンプ、ＶCC…電源電圧、ＧＮ
Ｄ…接地電位。
Claims (9)
- 【請求項１】入力信号と基準信号との位相を比較し、比
較結果に応じた位相差信号を出力する位相比較回路と、 上記位相差信号に応じて、第１または第２のチャージ電
流を発生するチャージ電流発生手段と、 上記チャージ電流発生手段により発生された上記第１ま
たは第２のチャージ電流に応じて充電または放電を行う
容量素子の端子電圧に応じて、制御信号を発生する制御
回路と、 上記制御信号により設定された所定の位相を有する発振
信号を発生し、当該発振信号を上記入力信号として、上
記位相比較回路に供給する電圧制御発振回路と、 上記チャージ電流発生回路が上記第１または第２のチャ
ージ電流を正常に出力しない所定の動作状態にあるか否
かを検出する状態検出回路と、 上記状態検出回路が上記所定の動作状態を検出したと
き、上記位相検出回路からの上記位相差信号に応じて第
１まはた第２の補助チャージ電流を発生して上記制御回
路に供給し、これら第１または第２の補助チャージ電流
に応じて所定のレベルを有する上記制御信号を出力させ
る補助チャージ電流発生回路とを有するＰＬＬ回路。 - 【請求項２】上記位相比較回路は、上記入力信号が上記
基準信号より位相が進んでいるとき、上記入力信号と上
記基準信号との位相差に応じた幅を有する第１のパルス
信号を出力し、上記入力信号が上記基準信号より位相が
遅れているとき、上記入力信号と上記基準信号との位相
差に応じた幅を有する第２のパルス信号を出力する請求
項１記載のＰＬＬ回路。 - 【請求項３】上記チャージ電流発生回路は、電源電圧と
共通電位間に直列接続されている第１と第２のトランジ
スタにより構成され、上記第１のトランジスタの制御ゲ
ートに上記第１のパルス信号が入力されたとき当該第１
のトランジスタがオン状態となり、上記第１と第２のト
ランジスタの共通の接続点により構成された出力端子に
上記第１のチャージ電流が出力され、上記第２のトラン
ジスタの制御ゲートに上記第２のパルス信号が入力され
たとき当該第２のトランジスタがオン状態となり、上記
出力端子に上記第２のチャージ電流が出力される請求項
２記載のＰＬＬ回路。 - 【請求項４】上記状態検出回路は、チャージ電流発生回
路を構成する上記第１また第２のトランジスタの何れか
が飽和状態にあることを検出する飽和検出回路を有する
請求項３記載のＰＬＬ回路。 - 【請求項５】上記飽和検出回路は、第１および第２の飽
和検出電圧を発生する電圧発生回路と、 上記チャージ電流発生回路の出力端子の電圧が上記第１
の飽和検出電圧より高いとき第１の飽和信号を出力する
第１のコンパレータと、 上記チャージ電流発生回路の出力端子の電圧が上記第２
の飽和検出電圧より低いとき第２の飽和信号を出力する
第２のコンパレータと、 上記第１または第２の何れかの飽和信号が出力されたと
き、上記位相比較回路により出力された上記第１および
第２のパルス信号を上記補助チャージ電流発生回路に供
給する切り換え回路とを有する請求項４記載のＰＬＬ回
路。 - 【請求項６】上記補助チャージ電流発生回路は、電源電
圧と共通電位間に直列接続されている第３と第４のトラ
ンジスタにより構成され、上記第３のトランジスタの制
御ゲートに上記第１のパルス信号が入力されたとき当該
第３のトランジスタがオン状態となり、上記第３と第４
のトランジスタの共通の接続点により構成された出力端
子に上記第１の補助チャージ電流が出力され、上記第４
のトランジスタの制御ゲートに上記第２のパルス信号が
入力されたとき当該第４のトランジスタがオン状態とな
り、上記出力端子に上記第２の補助チャージ電流が出力
される請求項５記載のＰＬＬ回路。 - 【請求項７】上記位相比較回路は、上記入力信号に応じ
て出力端子が上記電源電圧レベルに設定される第１のフ
リップフロップと、 上記基準信号に応じて出力端子が上記電源電圧レベルに
設定される第２のフリップフロップと、 上記第１の出力端子と上記第２の出力端子がともに上記
電源電圧レベルにあるとき、上記第１および第２のフリ
ップフロップの出力端子を共通電位に設定するリセット
信号を発生するリセット回路とを有する請求項１記載の
ＰＬＬ回路。 - 【請求項８】上記リセット回路は、上記第１のフリップ
フロップの出力信号と第２のフリップフロップの出力信
号の論理和を出力する論理ゲートにより構成されている
請求項７記載のＰＬＬ回路。 - 【請求項９】上記電圧制御発振回路の出力信号を分周
し、分周信号を上記入力信号として上記位相比較回路に
供給する分周回路を有する請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09628598A JP4066500B2 (ja) | 1998-04-08 | 1998-04-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09628598A JP4066500B2 (ja) | 1998-04-08 | 1998-04-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298321A true JPH11298321A (ja) | 1999-10-29 |
| JP4066500B2 JP4066500B2 (ja) | 2008-03-26 |
Family
ID=14160842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09628598A Expired - Fee Related JP4066500B2 (ja) | 1998-04-08 | 1998-04-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4066500B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008179145A (ja) * | 2007-01-24 | 2008-08-07 | Xerox Corp | 電子写真システム用ｒｏｓドライバ回路およびその切り換え方法 |
| JP2009303276A (ja) * | 2004-04-09 | 2009-12-24 | Samsung Electronics Co Ltd | 適応ループ帯域を有する位相同期ループ |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477320A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Charging pump circuit |
| JPH04241520A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | 位相同期回路 |
| JPH0786930A (ja) * | 1993-09-10 | 1995-03-31 | Hitachi Denshi Ltd | 位相同期回路 |
-
1998
- 1998-04-08 JP JP09628598A patent/JP4066500B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477320A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Charging pump circuit |
| JPH04241520A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | 位相同期回路 |
| JPH0786930A (ja) * | 1993-09-10 | 1995-03-31 | Hitachi Denshi Ltd | 位相同期回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009303276A (ja) * | 2004-04-09 | 2009-12-24 | Samsung Electronics Co Ltd | 適応ループ帯域を有する位相同期ループ |
| JP2008179145A (ja) * | 2007-01-24 | 2008-08-07 | Xerox Corp | 電子写真システム用ｒｏｓドライバ回路およびその切り換え方法 |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US8022774B2 (en) | 2008-07-31 | 2011-09-20 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
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| Publication number | Publication date |
|---|---|
| JP4066500B2 (ja) | 2008-03-26 |
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