JP2001053605A - Ｐｌｌ回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 claims description 10
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- 238000010586 diagram Methods 0.000 description 22
- 238000001514 detection method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路において、より短時間でロックさ
せ、またＶＣＯが逆特性を具える場合であっても正常に
動作させること。 【解決手段】 ＶＣＯ２４を動作させる制御電圧ｆに有
効範囲を設定し、ＶＣＯ２４が逆特性領域で動作するの
を防ぐ。また、制御電圧ｆを監視する監視回路２６を設
け、制御電圧ｆが有効範囲を逸脱した場合に、監視回路
２６からチャージポンプ２２に監視信号ｉを出力させ
る。チャージポンプ２２は、監視信号ｉが入力された
ら、固定電圧を発生させる。それによって、基準信号ａ
が入力されない状態において、制御電圧が所定の電圧範
囲内に収まり、ＶＣＯ２４が所定の周波数範囲内で発振
する。
せ、またＶＣＯが逆特性を具える場合であっても正常に
動作させること。 【解決手段】 ＶＣＯ２４を動作させる制御電圧ｆに有
効範囲を設定し、ＶＣＯ２４が逆特性領域で動作するの
を防ぐ。また、制御電圧ｆを監視する監視回路２６を設
け、制御電圧ｆが有効範囲を逸脱した場合に、監視回路
２６からチャージポンプ２２に監視信号ｉを出力させ
る。チャージポンプ２２は、監視信号ｉが入力された
ら、固定電圧を発生させる。それによって、基準信号ａ
が入力されない状態において、制御電圧が所定の電圧範
囲内に収まり、ＶＣＯ２４が所定の周波数範囲内で発振
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
ロックドループ）回路に関する。ＰＬＬ回路を構成する
電圧制御発振器（ＶＣＯ）は、その発振周波数を基準と
なる入力信号に一致させるように制御される。ＶＣＯ
は、電源投入時や入力信号がない待機状態では入力信号
と無関係に発振している。そのため、入力信号が入って
きた後にロック状態となるまでの時間が長くなってしま
う。また、ＶＣＯの特性によっては、入力信号が入って
きてもロック状態に達しない場合もある。本発明は、こ
のような欠点を改善するものである。
ロックドループ）回路に関する。ＰＬＬ回路を構成する
電圧制御発振器（ＶＣＯ）は、その発振周波数を基準と
なる入力信号に一致させるように制御される。ＶＣＯ
は、電源投入時や入力信号がない待機状態では入力信号
と無関係に発振している。そのため、入力信号が入って
きた後にロック状態となるまでの時間が長くなってしま
う。また、ＶＣＯの特性によっては、入力信号が入って
きてもロック状態に達しない場合もある。本発明は、こ
のような欠点を改善するものである。
【０００２】
【従来の技術】図１０は、一般的なＰＬＬ回路の構成を
示すブロック図である。ＰＬＬ回路は、位相・周波数比
較器１１、チャージポンプ１２、ローパスフィルタ（Ｌ
ＰＦ）１３、電圧制御発振器１４および分周回路１５に
より構成される。基準信号ａおよび比較信号ｂは、位相
・周波数比較器１１に入力される。位相・周波数比較器
１１は、基準信号ａと比較信号ｂとの位相および周波数
の比較を行う。そして、位相・周波数比較器１１は、そ
の比較による差に応じた比較差信号ｃ、ｄを生成して出
力する。チャージポンプ１２は、位相・周波数比較器１
１から出力された比較差信号ｃ、ｄに基づいてパルス出
力ｅを生成し、それを出力する。
示すブロック図である。ＰＬＬ回路は、位相・周波数比
較器１１、チャージポンプ１２、ローパスフィルタ（Ｌ
ＰＦ）１３、電圧制御発振器１４および分周回路１５に
より構成される。基準信号ａおよび比較信号ｂは、位相
・周波数比較器１１に入力される。位相・周波数比較器
１１は、基準信号ａと比較信号ｂとの位相および周波数
の比較を行う。そして、位相・周波数比較器１１は、そ
の比較による差に応じた比較差信号ｃ、ｄを生成して出
力する。チャージポンプ１２は、位相・周波数比較器１
１から出力された比較差信号ｃ、ｄに基づいてパルス出
力ｅを生成し、それを出力する。
【０００３】ＬＰＦ１３は、パルス出力ｅをアナログ出
力電圧に変換し、それを制御電圧ｆとして出力する。Ｖ
ＣＯ１４は、制御電圧ｆに基づいて発振周波数を制御
し、周波数出力信号ｇを出力する。分周回路１５は、Ｖ
ＣＯ１４の周波数出力信号ｇを分周して得られた信号
を、比較信号ｂとして位相・周波数比較器１１に出力す
る。このように、ＰＬＬ回路は、位相・周波数比較器１
１において基準信号ａと比較信号ｂとの比較を常に行
い、両者の差がなくなるように制御電圧ｆを調整して、
所望する周波数出力信号ｇを得る。
力電圧に変換し、それを制御電圧ｆとして出力する。Ｖ
ＣＯ１４は、制御電圧ｆに基づいて発振周波数を制御
し、周波数出力信号ｇを出力する。分周回路１５は、Ｖ
ＣＯ１４の周波数出力信号ｇを分周して得られた信号
を、比較信号ｂとして位相・周波数比較器１１に出力す
る。このように、ＰＬＬ回路は、位相・周波数比較器１
１において基準信号ａと比較信号ｂとの比較を常に行
い、両者の差がなくなるように制御電圧ｆを調整して、
所望する周波数出力信号ｇを得る。
【０００４】ＰＬＬ回路の一般的なロック状態に至るま
での過程を図１６および図１７に示す。これらの図に示
すように、電源投入時や基準信号ａのない待機状態の時
に、制御電圧ｆは不確定になっているため、制御電圧ｆ
が最大（電源電圧）または最小（基準電圧）になる場合
がある。その場合には、ＶＣＯ１４の発振周波数が所望
の周波数とかけ離れてしまうため、ロック状態に至るま
での時間が長くなってしまうという不具合がある。
での過程を図１６および図１７に示す。これらの図に示
すように、電源投入時や基準信号ａのない待機状態の時
に、制御電圧ｆは不確定になっているため、制御電圧ｆ
が最大（電源電圧）または最小（基準電圧）になる場合
がある。その場合には、ＶＣＯ１４の発振周波数が所望
の周波数とかけ離れてしまうため、ロック状態に至るま
での時間が長くなってしまうという不具合がある。
【０００５】また、一般には、制御電圧ｆが大きくなる
のに伴ってＶＣＯ１４の発振周波数は上がる。しかし、
ＶＣＯ１４が、制御電圧ｆが大きくなるのに伴って発振
周波数が下がるような逆特性を制御電圧ｆの上限側や下
限側において具えていると、ロックしない場合がある。
つまり、図６を参照しながら説明すると、制御電圧ｆの
上限側の逆特性領域の場合、発振周波数を下げるために
制御電圧ｆがさらに高くなり、ロック時の電圧から離れ
ていってしまう。同様に、制御電圧ｆの下限側の逆特性
領域では、発振周波数を上げるために制御電圧ｆがさら
に低くなり、ロック時の電圧から離れていってしまう。
のに伴ってＶＣＯ１４の発振周波数は上がる。しかし、
ＶＣＯ１４が、制御電圧ｆが大きくなるのに伴って発振
周波数が下がるような逆特性を制御電圧ｆの上限側や下
限側において具えていると、ロックしない場合がある。
つまり、図６を参照しながら説明すると、制御電圧ｆの
上限側の逆特性領域の場合、発振周波数を下げるために
制御電圧ｆがさらに高くなり、ロック時の電圧から離れ
ていってしまう。同様に、制御電圧ｆの下限側の逆特性
領域では、発振周波数を上げるために制御電圧ｆがさら
に低くなり、ロック時の電圧から離れていってしまう。
【０００６】このような不具合をなくすため、図１１に
示すＰＬＬ回路のように、調整回路１６を設けたものが
ある。調整回路１６は、図１２に示すように、制御信号
としてリセット信号ｈが入力されるインバータＩｎ１
と、インバータＩｎ１の出力によりオンするトランジス
タＴｒ１とで構成されている。調整回路１６は、リセッ
ト信号ｈが入力されると、ＬＰＦ１３に所定の大きさの
初期電圧を出力する。それによって、ＬＰＦ１３からＶ
ＣＯ１４に制御電圧ｆとして初期電圧が出力される。し
たがって、ＶＣＯ１４が、制御電圧ｆの上昇に伴って発
振周波数が下がるような逆特性領域で動作していても、
リセット信号ｈの入力により、制御電圧ｆをロック電圧
の近くに戻すことができる。
示すＰＬＬ回路のように、調整回路１６を設けたものが
ある。調整回路１６は、図１２に示すように、制御信号
としてリセット信号ｈが入力されるインバータＩｎ１
と、インバータＩｎ１の出力によりオンするトランジス
タＴｒ１とで構成されている。調整回路１６は、リセッ
ト信号ｈが入力されると、ＬＰＦ１３に所定の大きさの
初期電圧を出力する。それによって、ＬＰＦ１３からＶ
ＣＯ１４に制御電圧ｆとして初期電圧が出力される。し
たがって、ＶＣＯ１４が、制御電圧ｆの上昇に伴って発
振周波数が下がるような逆特性領域で動作していても、
リセット信号ｈの入力により、制御電圧ｆをロック電圧
の近くに戻すことができる。
【０００７】また、ＰＬＬ回路がロックするまでの時間
を短縮するため、図１３に示すＰＬＬ回路のように検出
回路１７を設けたものがある。検出回路１７は、図１４
に示すように、周波数比較器１８とチャージポンプ１９
で構成されている。周波数比較器１８は、基準信号ａと
比較信号ｂを入力信号とし、それらの差に基づく比較差
信号ｍ、ｎを出力する。チャージポンプ１９は、ＬＰＦ
１３に、比較差信号ｍ、ｎに基づくパルス出力ｐを出力
する。それによって、ＬＰＦ１３からＶＣＯ１４に制御
電圧ｆとして所定の大きさの電圧が出力される。したが
って、基準信号ａと比較信号ｂの周波数差が大きいこと
を検出回路１７で検出し、ＶＣＯ１４の制御電圧ｆを調
整することにより、ロックに要する時間を短縮すること
ができる。
を短縮するため、図１３に示すＰＬＬ回路のように検出
回路１７を設けたものがある。検出回路１７は、図１４
に示すように、周波数比較器１８とチャージポンプ１９
で構成されている。周波数比較器１８は、基準信号ａと
比較信号ｂを入力信号とし、それらの差に基づく比較差
信号ｍ、ｎを出力する。チャージポンプ１９は、ＬＰＦ
１３に、比較差信号ｍ、ｎに基づくパルス出力ｐを出力
する。それによって、ＬＰＦ１３からＶＣＯ１４に制御
電圧ｆとして所定の大きさの電圧が出力される。したが
って、基準信号ａと比較信号ｂの周波数差が大きいこと
を検出回路１７で検出し、ＶＣＯ１４の制御電圧ｆを調
整することにより、ロックに要する時間を短縮すること
ができる。
【０００８】図１５は、図１４に示す検出回路１７にお
いて用いられた周波数比較器１８の構成を示すブロック
図である。周波数比較器１８は、エッジ検出回路１８
１、９０°遅延回路１８２、６個のＤフリップフロップ
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、イ
ンバータＩｎ２および４個のアンド回路Ａｎ１、Ａｎ
２、Ａｎ３、Ａｎ４で構成されている。
いて用いられた周波数比較器１８の構成を示すブロック
図である。周波数比較器１８は、エッジ検出回路１８
１、９０°遅延回路１８２、６個のＤフリップフロップ
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、イ
ンバータＩｎ２および４個のアンド回路Ａｎ１、Ａｎ
２、Ａｎ３、Ａｎ４で構成されている。
【０００９】
【発明が解決しようとする課題】しかしながら、調整回
路１６を設けたＰＬＬ回路（図１１参照）では、リセッ
ト信号ｈのない回路では使用できないため、汎用性に欠
けるという問題点がある。また、検出回路１７を設けた
ＰＬＬ回路（図１３参照）では、検出回路１７内の周波
数比較器１８の論理が複雑であり、回路規模が大きくな
ってしまうという問題点がある。
路１６を設けたＰＬＬ回路（図１１参照）では、リセッ
ト信号ｈのない回路では使用できないため、汎用性に欠
けるという問題点がある。また、検出回路１７を設けた
ＰＬＬ回路（図１３参照）では、検出回路１７内の周波
数比較器１８の論理が複雑であり、回路規模が大きくな
ってしまうという問題点がある。
【００１０】本発明は、上記問題点に鑑みてなされたも
のであって、より短時間でロックし、またＶＣＯが逆特
性を具える場合であっても正常に動作するＰＬＬ回路を
提供することを目的とする。
のであって、より短時間でロックし、またＶＣＯが逆特
性を具える場合であっても正常に動作するＰＬＬ回路を
提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、ＶＣＯを動作させる制御電
圧に有効範囲を設定するとともに、制御電圧を監視する
監視回路を設ける。制御電圧がその有効範囲を逸脱した
場合、監視回路はチャージポンプに監視信号を送る。チ
ャージポンプは、監視信号が入力されたら、ＬＰＦに固
定電圧を出力する。それによって、ＶＣＯ２４が逆特性
領域で動作するのを防ぐ。また、基準信号が入力されな
い状態において、ＶＣＯ２４が所定の周波数範囲内で発
振するため、基準信号が入力された後、ロックするまで
に要する時間が短縮される。
め、本発明のＰＬＬ回路は、ＶＣＯを動作させる制御電
圧に有効範囲を設定するとともに、制御電圧を監視する
監視回路を設ける。制御電圧がその有効範囲を逸脱した
場合、監視回路はチャージポンプに監視信号を送る。チ
ャージポンプは、監視信号が入力されたら、ＬＰＦに固
定電圧を出力する。それによって、ＶＣＯ２４が逆特性
領域で動作するのを防ぐ。また、基準信号が入力されな
い状態において、ＶＣＯ２４が所定の周波数範囲内で発
振するため、基準信号が入力された後、ロックするまで
に要する時間が短縮される。
【００１２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
に係るＰＬＬ回路の一例を示すブロック図である。ＰＬ
Ｌ回路は、従来同様、位相・周波数比較器２１、チャー
ジポンプ２２、ローパスフィルタ２３、電圧制御発振器
２４および分周回路２５を備えている。また、本実施の
形態のＰＬＬ回路は監視回路２６をさらに備えている。
いて図面を参照しつつ詳細に説明する。図１は、本発明
に係るＰＬＬ回路の一例を示すブロック図である。ＰＬ
Ｌ回路は、従来同様、位相・周波数比較器２１、チャー
ジポンプ２２、ローパスフィルタ２３、電圧制御発振器
２４および分周回路２５を備えている。また、本実施の
形態のＰＬＬ回路は監視回路２６をさらに備えている。
【００１３】監視回路２６は、電圧制御発振器２４に入
力される制御電圧ｆを監視し、制御電圧ｆの大きさに基
づいて監視出力ｉをチャージポンプ２２に出力する。な
お、位相・周波数比較器２１、ローパスフィルタ２３、
電圧制御発振器２４および分周回路２５は、図１０に示
す従来のものと同じであるため、重複する説明を省略す
る。以下、従来と異なる構成についてのみ説明する。
力される制御電圧ｆを監視し、制御電圧ｆの大きさに基
づいて監視出力ｉをチャージポンプ２２に出力する。な
お、位相・周波数比較器２１、ローパスフィルタ２３、
電圧制御発振器２４および分周回路２５は、図１０に示
す従来のものと同じであるため、重複する説明を省略す
る。以下、従来と異なる構成についてのみ説明する。
【００１４】図２は、監視回路２６について示す図であ
り、同図（ａ）は回路例を示し、同図（ｂ）はその論理
を示している。監視回路２６は、例えば、２個のコンパ
レータ２６１、２６２と、監視出力ｉを出力する一致回
路（エクスクルーシブノア回路）ＥＮＯＲと、３個の抵
抗Ｒ１、Ｒ２、Ｒ３を備えている。
り、同図（ａ）は回路例を示し、同図（ｂ）はその論理
を示している。監視回路２６は、例えば、２個のコンパ
レータ２６１、２６２と、監視出力ｉを出力する一致回
路（エクスクルーシブノア回路）ＥＮＯＲと、３個の抵
抗Ｒ１、Ｒ２、Ｒ３を備えている。
【００１５】３個の抵抗Ｒ１、Ｒ２、Ｒ３は、電源電圧
と基準電圧の間に直列に接続されている。これらの抵抗
Ｒ１、Ｒ２、Ｒ３により、制御電圧ｆの下限値および上
限値をそれぞれ規定する下限設定電圧Ｖ１および上限設
定電圧Ｖ２が設定される。特に限定しないが、例えば、
３つの抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は同じであり、し
たがって下限設定電圧Ｖ１および上限設定電圧Ｖ２は電
源電圧のそれぞれ１／３および２／３の電圧値となる。
と基準電圧の間に直列に接続されている。これらの抵抗
Ｒ１、Ｒ２、Ｒ３により、制御電圧ｆの下限値および上
限値をそれぞれ規定する下限設定電圧Ｖ１および上限設
定電圧Ｖ２が設定される。特に限定しないが、例えば、
３つの抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は同じであり、し
たがって下限設定電圧Ｖ１および上限設定電圧Ｖ２は電
源電圧のそれぞれ１／３および２／３の電圧値となる。
【００１６】コンパレータ２６１は制御電圧ｆを上限設
定電圧Ｖ２と比較する。コンパレータ２６２は制御電圧
ｆを下限設定電圧Ｖ１と比較する。２個のコンパレータ
２６１、２６２の出力信号は一致回路ＥＮＯＲに入力さ
れる。一致回路ＥＮＯＲは監視出力ｉを出力する。
定電圧Ｖ２と比較する。コンパレータ２６２は制御電圧
ｆを下限設定電圧Ｖ１と比較する。２個のコンパレータ
２６１、２６２の出力信号は一致回路ＥＮＯＲに入力さ
れる。一致回路ＥＮＯＲは監視出力ｉを出力する。
【００１７】図３は、チャージポンプ２２の一例を示す
回路図である。チャージポンプ２２は、例えば、２個の
オア回路ＯＲ１、ＯＲ２と、スイッチング手段である２
個のトランジスタＴｒ２、Ｔｒ３と、２個の抵抗Ｒ４、
Ｒ５を備えている。オア回路ＯＲ１は、位相・周波数比
較器２１から出力される比較差信号ｃと、監視回路２６
から出力される監視出力ｉとの論理和を出力する。トラ
ンジスタＴｒ２は、そのオア回路ＯＲ１の出力信号によ
りオン／オフ制御される。オア回路ＯＲ２は、位相・周
波数比較器２１から出力される比較差信号ｄと、監視出
力ｉとの論理和を出力する。トランジスタＴｒ３は、そ
のオア回路ＯＲ２の出力信号によりオン／オフ制御され
る。
回路図である。チャージポンプ２２は、例えば、２個の
オア回路ＯＲ１、ＯＲ２と、スイッチング手段である２
個のトランジスタＴｒ２、Ｔｒ３と、２個の抵抗Ｒ４、
Ｒ５を備えている。オア回路ＯＲ１は、位相・周波数比
較器２１から出力される比較差信号ｃと、監視回路２６
から出力される監視出力ｉとの論理和を出力する。トラ
ンジスタＴｒ２は、そのオア回路ＯＲ１の出力信号によ
りオン／オフ制御される。オア回路ＯＲ２は、位相・周
波数比較器２１から出力される比較差信号ｄと、監視出
力ｉとの論理和を出力する。トランジスタＴｒ３は、そ
のオア回路ＯＲ２の出力信号によりオン／オフ制御され
る。
【００１８】トランジスタＴｒ２、抵抗Ｒ４、トランジ
スタＴｒ３および抵抗Ｒ５は、この順番で、電源電圧と
基準電圧の間に直列に接続されており、ポンプ部を構成
している。そして、抵抗Ｒ４とトランジスタＴｒ３との
接続ノードよりパルス出力ｅが出力される。特に限定し
ないが、例えば、抵抗Ｒ４と抵抗Ｒ５は同じ抵抗値を有
する。
スタＴｒ３および抵抗Ｒ５は、この順番で、電源電圧と
基準電圧の間に直列に接続されており、ポンプ部を構成
している。そして、抵抗Ｒ４とトランジスタＴｒ３との
接続ノードよりパルス出力ｅが出力される。特に限定し
ないが、例えば、抵抗Ｒ４と抵抗Ｒ５は同じ抵抗値を有
する。
【００１９】次に、上記構成のＰＬＬ回路の作用につい
て説明する。制御電圧ｆが上限設定電圧Ｖ２を超えてい
る場合、コンパレータ２６１の出力は、相対的に電位が
高い「Ｈ」レベルとなる。制御電圧ｆが上限設定電圧Ｖ
２以下のときには、コンパレータ２６１の出力は、相対
的に電位が低い「Ｌ」レベルとなる。制御電圧ｆが下限
設定電圧Ｖ１以上のときには、コンパレータ２６２の出
力は「Ｈ」レベルとなる。制御電圧ｆが下限設定電圧Ｖ
１に満たないと、コンパレータ２６２の出力は「Ｌ」レ
ベルとなる。
て説明する。制御電圧ｆが上限設定電圧Ｖ２を超えてい
る場合、コンパレータ２６１の出力は、相対的に電位が
高い「Ｈ」レベルとなる。制御電圧ｆが上限設定電圧Ｖ
２以下のときには、コンパレータ２６１の出力は、相対
的に電位が低い「Ｌ」レベルとなる。制御電圧ｆが下限
設定電圧Ｖ１以上のときには、コンパレータ２６２の出
力は「Ｈ」レベルとなる。制御電圧ｆが下限設定電圧Ｖ
１に満たないと、コンパレータ２６２の出力は「Ｌ」レ
ベルとなる。
【００２０】２個のコンパレータ２６１、２６２の出力
レベルがともに「Ｈ」レベルのとき、すなわち制御電圧
ｆが上限設定電圧Ｖ２よりも高いとき、一致回路ＥＮＯ
Ｒの出力、すなわち監視出力ｉは「Ｈ」レベルとなる。
また、２個のコンパレータ２６１、２６２の出力レベル
がともに「Ｌ」レベルのとき、すなわち制御電圧ｆが下
限設定電圧Ｖ１よりも低いときも、監視出力ｉ（一致回
路ＥＮＯＲの出力）は「Ｈ」レベルとなる。
レベルがともに「Ｈ」レベルのとき、すなわち制御電圧
ｆが上限設定電圧Ｖ２よりも高いとき、一致回路ＥＮＯ
Ｒの出力、すなわち監視出力ｉは「Ｈ」レベルとなる。
また、２個のコンパレータ２６１、２６２の出力レベル
がともに「Ｌ」レベルのとき、すなわち制御電圧ｆが下
限設定電圧Ｖ１よりも低いときも、監視出力ｉ（一致回
路ＥＮＯＲの出力）は「Ｈ」レベルとなる。
【００２１】監視出力ｉが「Ｈ」レベルのとき、２個の
オア回路ＯＲ１、ＯＲ２の出力はともに「Ｈ」レベルと
なる。したがって、２個のトランジスタＴｒ２、Ｔｒ３
はともにオン状態となり、パルス出力ｅの電圧レベル
は、電源電圧と基準電圧との差を抵抗Ｒ４と抵抗Ｒ５で
分割した固定値となる。すなわち、抵抗４と抵抗５の抵
抗値が同じであるので、パルス出力ｅの電圧レベルは電
源電圧／２となる。
オア回路ＯＲ１、ＯＲ２の出力はともに「Ｈ」レベルと
なる。したがって、２個のトランジスタＴｒ２、Ｔｒ３
はともにオン状態となり、パルス出力ｅの電圧レベル
は、電源電圧と基準電圧との差を抵抗Ｒ４と抵抗Ｒ５で
分割した固定値となる。すなわち、抵抗４と抵抗５の抵
抗値が同じであるので、パルス出力ｅの電圧レベルは電
源電圧／２となる。
【００２２】電源電圧／２に固定されたパルス出力ｅが
ＬＰＦ２３に入力されると、ＬＰＦ２３が出力する制御
電圧ｆの電圧レベルは、電源電圧／２となる。電源電圧
／２は、上限設定電圧Ｖ２よりも低く、かつ下限設定電
圧Ｖ１よりも高い。そのため、コンパレータ２６１の出
力レベルは「Ｌ」レベルとなり、かつコンパレータ２６
２の出力レベルは「Ｈ」レベルとなる。したがって監視
出力ｉは「Ｌ」レベルとなる。監視出力ｉが「Ｌ」レベ
ルの場合には、チャージポンプ２２のオア回路ＯＲ１お
よびオア回路ＯＲ２の出力レベルは、それぞれ位相・周
波数比較器２１から出力される比較差信号ｃおよび比較
差信号ｄにより決まる。
ＬＰＦ２３に入力されると、ＬＰＦ２３が出力する制御
電圧ｆの電圧レベルは、電源電圧／２となる。電源電圧
／２は、上限設定電圧Ｖ２よりも低く、かつ下限設定電
圧Ｖ１よりも高い。そのため、コンパレータ２６１の出
力レベルは「Ｌ」レベルとなり、かつコンパレータ２６
２の出力レベルは「Ｈ」レベルとなる。したがって監視
出力ｉは「Ｌ」レベルとなる。監視出力ｉが「Ｌ」レベ
ルの場合には、チャージポンプ２２のオア回路ＯＲ１お
よびオア回路ＯＲ２の出力レベルは、それぞれ位相・周
波数比較器２１から出力される比較差信号ｃおよび比較
差信号ｄにより決まる。
【００２３】比較差信号ｃが「Ｈ」レベルで、かつ比較
差信号ｄが「Ｌ」レベルのとき、オア回路ＯＲ１および
オア回路ＯＲ２の出力レベルはそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルとなる。したがって、トランジスタＴ
ｒ２はオン状態となり、トランジスタＴｒ３はオフ状態
となる。それによって、ＬＰＦ２３に蓄積される電荷が
増えるので、制御電圧ｆが上がる。しかしながら、制御
電圧ｆが上限設定電圧Ｖ２よりも高くなると、上述した
ように、監視出力ｉが「Ｈ」レベルとなり、チャージポ
ンプ２２から出力される制御電圧ｆは電源電圧／２に固
定される。
差信号ｄが「Ｌ」レベルのとき、オア回路ＯＲ１および
オア回路ＯＲ２の出力レベルはそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルとなる。したがって、トランジスタＴ
ｒ２はオン状態となり、トランジスタＴｒ３はオフ状態
となる。それによって、ＬＰＦ２３に蓄積される電荷が
増えるので、制御電圧ｆが上がる。しかしながら、制御
電圧ｆが上限設定電圧Ｖ２よりも高くなると、上述した
ように、監視出力ｉが「Ｈ」レベルとなり、チャージポ
ンプ２２から出力される制御電圧ｆは電源電圧／２に固
定される。
【００２４】比較差信号ｃが「Ｌ」レベルで、かつ比較
差信号ｄが「Ｈ」レベルのとき、オア回路ＯＲ１および
オア回路ＯＲ２の出力レベルはそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルとなる。したがって、トランジスタＴ
ｒ２はオフ状態となり、トランジスタＴｒ３はオン状態
となる。それによって、ＬＰＦ２３に蓄積される電荷が
減るので、制御電圧ｆが下がる。しかしながら、制御電
圧ｆが下限設定電圧Ｖ１よりも低くなると、上述したよ
うに、監視出力ｉが「Ｈ」レベルとなり、チャージポン
プ２２から出力される制御電圧ｆは電源電圧／２に固定
される。
差信号ｄが「Ｈ」レベルのとき、オア回路ＯＲ１および
オア回路ＯＲ２の出力レベルはそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルとなる。したがって、トランジスタＴ
ｒ２はオフ状態となり、トランジスタＴｒ３はオン状態
となる。それによって、ＬＰＦ２３に蓄積される電荷が
減るので、制御電圧ｆが下がる。しかしながら、制御電
圧ｆが下限設定電圧Ｖ１よりも低くなると、上述したよ
うに、監視出力ｉが「Ｈ」レベルとなり、チャージポン
プ２２から出力される制御電圧ｆは電源電圧／２に固定
される。
【００２５】比較差信号ｃおよび比較差信号ｄがともに
「Ｈ」レベルのとき、オア回路ＯＲ１およびオア回路Ｏ
Ｒ２の出力レベルはともに「Ｈ」レベルとなる。したが
って、トランジスタＴｒ２およびトランジスタＴｒ３は
ともにオン状態となり、パルス出力ｅの電圧レベルは電
源電圧／２になる。よって、チャージポンプ２２から出
力される制御電圧ｆも電源電圧／２になる。
「Ｈ」レベルのとき、オア回路ＯＲ１およびオア回路Ｏ
Ｒ２の出力レベルはともに「Ｈ」レベルとなる。したが
って、トランジスタＴｒ２およびトランジスタＴｒ３は
ともにオン状態となり、パルス出力ｅの電圧レベルは電
源電圧／２になる。よって、チャージポンプ２２から出
力される制御電圧ｆも電源電圧／２になる。
【００２６】比較差信号ｃおよび比較差信号ｄがともに
「Ｌ」レベルのとき、オア回路ＯＲ１およびオア回路Ｏ
Ｒ２の出力レベルはともに「Ｌ」レベルとなる。したが
って、トランジスタＴｒ２およびトランジスタＴｒ３は
ともにオフ状態となる。よって、チャージポンプ２２か
ら出力される制御電圧ｆは、電源電圧／２に保持され
る。
「Ｌ」レベルのとき、オア回路ＯＲ１およびオア回路Ｏ
Ｒ２の出力レベルはともに「Ｌ」レベルとなる。したが
って、トランジスタＴｒ２およびトランジスタＴｒ３は
ともにオフ状態となる。よって、チャージポンプ２２か
ら出力される制御電圧ｆは、電源電圧／２に保持され
る。
【００２７】本実施の形態のＰＬＬ回路は、位相・周波
数比較器２１に基準信号ａが入力されるまで、以上の動
作のいずれかを繰り返す。したがって、図４に示すタイ
ミングチャートのように、電源投入後、基準信号ａが入
力されるまでの待機状態の間、制御電圧ｆは下限設定電
圧Ｖ１〜上限設定電圧Ｖ２の範囲内に収まり、ＶＣＯ２
４はそれに応じた周波数範囲内で発振する。それによっ
て、基準信号ａが入力されると、従来よりも短時間でロ
ック状態となる。図５は、本実施の形態のＰＬＬ回路が
ロック状態に至るまでの過程を示す図である。
数比較器２１に基準信号ａが入力されるまで、以上の動
作のいずれかを繰り返す。したがって、図４に示すタイ
ミングチャートのように、電源投入後、基準信号ａが入
力されるまでの待機状態の間、制御電圧ｆは下限設定電
圧Ｖ１〜上限設定電圧Ｖ２の範囲内に収まり、ＶＣＯ２
４はそれに応じた周波数範囲内で発振する。それによっ
て、基準信号ａが入力されると、従来よりも短時間でロ
ック状態となる。図５は、本実施の形態のＰＬＬ回路が
ロック状態に至るまでの過程を示す図である。
【００２８】上記実施の形態によれば、ＶＣＯ２４の発
振周波数ｇは下限設定電圧Ｖ１〜上限設定電圧Ｖ２の範
囲で制御される。したがって、基準信号ａが入力されて
からロックするまでに要する時間を短縮させることがで
きる。
振周波数ｇは下限設定電圧Ｖ１〜上限設定電圧Ｖ２の範
囲で制御される。したがって、基準信号ａが入力されて
からロックするまでに要する時間を短縮させることがで
きる。
【００２９】また、上記実施の形態によれば、図６に示
すように、ＶＣＯ２４が制御電圧ｆの上限側や下限側に
おいて逆特性を具えている場合でも、下限設定電圧Ｖ１
および上限設定電圧Ｖ２を適当に設定することにより、
ＶＣＯ２４が逆特性領域で動作するのを回避することが
できる。したがって、このような場合でも迅速にロック
状態に到達させることができる。
すように、ＶＣＯ２４が制御電圧ｆの上限側や下限側に
おいて逆特性を具えている場合でも、下限設定電圧Ｖ１
および上限設定電圧Ｖ２を適当に設定することにより、
ＶＣＯ２４が逆特性領域で動作するのを回避することが
できる。したがって、このような場合でも迅速にロック
状態に到達させることができる。
【００３０】また、上記実施の形態によれば、監視回路
２６の回路規模はＤフリップフロップのおおよそ１／２
である。図１５に示す従来の回路は６個のＤフリップフ
ロップを備えているため、監視回路２６はその従来回路
のおおよそ１／１２の回路規模となる。また、チャージ
ポンプ２２には新たに２個のオア回路ＯＲ１、ＯＲ２が
設けられているが、オア回路の回路規模は小さい。した
がって、本実施の形態は、従来に比べて非常に小さな規
模の回路を追加することにより実現される。
２６の回路規模はＤフリップフロップのおおよそ１／２
である。図１５に示す従来の回路は６個のＤフリップフ
ロップを備えているため、監視回路２６はその従来回路
のおおよそ１／１２の回路規模となる。また、チャージ
ポンプ２２には新たに２個のオア回路ＯＲ１、ＯＲ２が
設けられているが、オア回路の回路規模は小さい。した
がって、本実施の形態は、従来に比べて非常に小さな規
模の回路を追加することにより実現される。
【００３１】また、上記実施の形態によれば、図１１に
示す従来のＰＬＬ回路において必要とされるリセット信
号は不要となるため、リセット信号を発するように構成
されていない回路にも本実施の形態のＰＬＬ回路を適用
することができるため、汎用性が高い。
示す従来のＰＬＬ回路において必要とされるリセット信
号は不要となるため、リセット信号を発するように構成
されていない回路にも本実施の形態のＰＬＬ回路を適用
することができるため、汎用性が高い。
【００３２】以上において本発明は、上記実施の形態に
限らず、種々設計変更可能である。例えば、監視回路２
６に代えて、図７に示すように、抵抗Ｒ３と基準電圧端
子との間にトランジスタＴｒ４をダイオードとして接続
した構成の監視回路３６を用いてもよい。この監視回路
３６では、電源電圧の変動、雰囲気温度の変動またはト
ランジスタの製造プロセスの変動などに起因してコンパ
レータ２６１、２６２を構成するトランジスタ（図示せ
ず）の特性が変動した場合、同様にトランジスタＴｒ４
の特性も変動する。したがって、この監視回路３６を用
いれば、上述した変動要因によりＶＣＯ２４のロック電
圧が変化しても下限設定電圧Ｖ１および上限設定電圧Ｖ
２も同様に変化するので、それら変動要因の影響を受け
ずに、ＰＬＬ回路を安定して動作させることができる。
限らず、種々設計変更可能である。例えば、監視回路２
６に代えて、図７に示すように、抵抗Ｒ３と基準電圧端
子との間にトランジスタＴｒ４をダイオードとして接続
した構成の監視回路３６を用いてもよい。この監視回路
３６では、電源電圧の変動、雰囲気温度の変動またはト
ランジスタの製造プロセスの変動などに起因してコンパ
レータ２６１、２６２を構成するトランジスタ（図示せ
ず）の特性が変動した場合、同様にトランジスタＴｒ４
の特性も変動する。したがって、この監視回路３６を用
いれば、上述した変動要因によりＶＣＯ２４のロック電
圧が変化しても下限設定電圧Ｖ１および上限設定電圧Ｖ
２も同様に変化するので、それら変動要因の影響を受け
ずに、ＰＬＬ回路を安定して動作させることができる。
【００３３】また、監視回路２６に代えて、図８に示す
ように、電源電圧の変動や雰囲気温度の変動の影響を受
けないリファレンス電圧Ｖｒｅｆを上限設定電圧Ｖ２と
し、リファレンス電圧Ｖｒｅｆを２個の抵抗Ｒ６、Ｒ７
で分割した電圧を下限設定電圧Ｖ１としてコンパレータ
２６１、２６２にそれぞれ入力させるようにした構成の
監視回路４６を用いてもよい。この監視回路４６を用い
れば、下限設定電圧Ｖ１および上限設定電圧Ｖ２が変動
しないため、ＰＬＬ回路を安定して動作させることがで
きる。
ように、電源電圧の変動や雰囲気温度の変動の影響を受
けないリファレンス電圧Ｖｒｅｆを上限設定電圧Ｖ２と
し、リファレンス電圧Ｖｒｅｆを２個の抵抗Ｒ６、Ｒ７
で分割した電圧を下限設定電圧Ｖ１としてコンパレータ
２６１、２６２にそれぞれ入力させるようにした構成の
監視回路４６を用いてもよい。この監視回路４６を用い
れば、下限設定電圧Ｖ１および上限設定電圧Ｖ２が変動
しないため、ＰＬＬ回路を安定して動作させることがで
きる。
【００３４】また、チャージポンプ２２に代えて、図９
に示すように、ＬＰＦ２３に電荷を供給するために電流
源３２１を用い、かつＬＰＦ２３から電荷を引き抜くた
めに電流源３２２を用い、トランジスタＴｒ２およびト
ランジスタＴｒ３のオン／オフによりそれら電流源３２
１、３２２に電流を流させるようにした構成のチャージ
ポンプ３２を用いてもよい。このチャージポンプ３２を
用いれば、電源電圧の変動の影響を小さくすることがで
きる。
に示すように、ＬＰＦ２３に電荷を供給するために電流
源３２１を用い、かつＬＰＦ２３から電荷を引き抜くた
めに電流源３２２を用い、トランジスタＴｒ２およびト
ランジスタＴｒ３のオン／オフによりそれら電流源３２
１、３２２に電流を流させるようにした構成のチャージ
ポンプ３２を用いてもよい。このチャージポンプ３２を
用いれば、電源電圧の変動の影響を小さくすることがで
きる。
【００３５】
【発明の効果】本発明によれば、基準信号が入力されな
い期間中、ＶＣＯの発振周波数を制御する制御電圧を所
定の電圧範囲内に保つため、入力信号が入力された後ロ
ックするまでの時間を短縮させることができる。また、
本発明によれば、ＶＣＯが制御電圧の上限側や下限側に
おいて逆特性を具えている場合でも、ＶＣＯが逆特性領
域で動作するのを回避することができるため、正常に動
作させることができる。
い期間中、ＶＣＯの発振周波数を制御する制御電圧を所
定の電圧範囲内に保つため、入力信号が入力された後ロ
ックするまでの時間を短縮させることができる。また、
本発明によれば、ＶＣＯが制御電圧の上限側や下限側に
おいて逆特性を具えている場合でも、ＶＣＯが逆特性領
域で動作するのを回避することができるため、正常に動
作させることができる。
【図１】本発明に係るＰＬＬ回路の一例を示すブロック
図である。
図である。
【図２】図１に示すＰＬＬ回路において用いられる監視
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図３】図１に示すＰＬＬ回路において用いられるチャ
ージポンプの一例を示す回路図である。
ージポンプの一例を示す回路図である。
【図４】図１に示すＰＬＬ回路の動作のタイミングチャ
ートである。
ートである。
【図５】図１に示すＰＬＬ回路がロック状態に至るまで
の過程を示す図である。
の過程を示す図である。
【図６】図１に示すＰＬＬ回路がロック状態に至るまで
の過程を示す図である。
の過程を示す図である。
【図７】監視回路の他の例を示す回路図である。
【図８】監視回路のさらに他の例を示す回路図である。
【図９】チャージポンプの他の例を示す回路図である。
【図１０】一般的なＰＬＬ回路を示すブロック図であ
る。
る。
【図１１】従来のＰＬＬ回路の一例を示すブロック図で
ある。
ある。
【図１２】図１１に示すＰＬＬ回路において用いられた
調整回路を示す回路図である。
調整回路を示す回路図である。
【図１３】従来のＰＬＬ回路の他の例を示すブロック図
である。
である。
【図１４】図１３に示すＰＬＬ回路において用いられた
検出回路を示すブロック図である。
検出回路を示すブロック図である。
【図１５】図１４に示す検出回路において用いられた周
波数比較器を示すブロック図である。
波数比較器を示すブロック図である。
【図１６】ＰＬＬ回路の一般的なロック状態に至るまで
の過程を示す図である。
の過程を示す図である。
【図１７】ＰＬＬ回路の一般的なロック状態に至るまで
の過程を示す図である。
の過程を示す図である。
Ｔｒ２、Ｔｒ３ スイッチング手段（トランジスタ） Ｔｒ２、Ｒ４、Ｔｒ３、Ｒ５ ポンプ部 ２１ 位相・周波数比較器 ２２、３２ チャージポンプ ２３ ＬＰＦ ２４ ＶＣＯ ２６、３６、４６ 監視回路 ２６１、２６２ コンパレータ
Claims (3)
- 【請求項１】 ＶＣＯの発振周波数を制御する制御電圧
が所定の電圧範囲を逸脱したときに監視信号を出力する
監視回路と、 ＶＣＯの出力信号に基づく比較信号を基準信号と比較し
て比較差信号を出力する位相・周波数比較器と、 前記制御電圧を制御するためのパルス信号を、前記位相
・周波数比較器から出力された比較差信号に応じて出力
するか、または前記監視回路から出力された監視信号に
基づく所定の信号として出力するチャージポンプと、 前記チャージポンプから出力されたパルス信号を前記制
御電圧に変換するＬＰＦと、 前記ＬＰＦから出力された制御電圧に基づいて発振する
ＶＣＯと、 を具備することを特徴とするＰＬＬ回路。 - 【請求項２】 前記監視回路は、前記制御電圧と前記制
御電圧の有効範囲の上限値を規定するための上限設定電
圧とを比較する第１のコンパレータと、前記制御電圧と
前記制御電圧の有効範囲の下限値を規定するための下限
設定電圧とを比較する第２のコンパレータと、を具備
し、それら２つのコンパレータの比較結果に基づいて前
記監視信号を出力することを特徴とする請求項１記載の
ＰＬＬ回路。 - 【請求項３】 前記チャージポンプは、前記制御電圧を
上昇させるための比較差信号または前記監視信号に基づ
いてオンする第１のスイッチング手段と、前記制御電圧
を下降させるための比較差信号または前記監視信号に基
づいてオンする第２のスイッチング手段と、前記第１の
スイッチング手段のみがオンしたときに前記ＬＰＦに蓄
積される電荷を増加させるためのパルス信号を出力し、
かつ前記第２のスイッチング手段のみがオンしたときに
前記ＬＰＦに蓄積された電荷を減少させるためのパルス
信号を出力し、さらに前記第１のスイッチング手段と前
記第２のスイッチング手段の両方が同時にオンしたとき
に所定のパルス信号を出力するポンプ部と、を具備する
ことを特徴とする請求項１または２記載のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22283899A JP3609658B2 (ja) | 1999-08-05 | 1999-08-05 | Ｐｌｌ回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22283899A JP3609658B2 (ja) | 1999-08-05 | 1999-08-05 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053605A true JP2001053605A (ja) | 2001-02-23 |
| JP3609658B2 JP3609658B2 (ja) | 2005-01-12 |
Family
ID=16788711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22283899A Expired - Fee Related JP3609658B2 (ja) | 1999-08-05 | 1999-08-05 | Ｐｌｌ回路 |
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| EP3197056B1 (en) * | 2016-01-25 | 2018-08-01 | Nxp B.V. | Phase locked loop circuits |
Family Cites Families (10)
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|---|---|---|---|---|
| JPS54130862A (en) | 1978-04-03 | 1979-10-11 | Fujitsu Ltd | Pll anomaly detector circuit |
| JPH05243992A (ja) | 1992-02-28 | 1993-09-21 | Sony Corp | Ｐｌｌ回路 |
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| JPH07264061A (ja) | 1994-03-24 | 1995-10-13 | Hitachi Ltd | Ｐｌｌ発振回路およびそれを用いた半導体集積回路装置 |
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1999
- 1999-08-05 JP JP22283899A patent/JP3609658B2/ja not_active Expired - Fee Related
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2000
- 2000-08-04 US US09/633,263 patent/US6411144B1/en not_active Expired - Fee Related
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