JP2002246904A - 逓倍ｐｌｌ回路 - Google Patents
逓倍ｐｌｌ回路Info
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- 238000001514 detection method Methods 0.000 claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 21
- 230000004044 response Effects 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims description 12
- 238000001914 filtration Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 100
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 25
- 238000010586 diagram Methods 0.000 description 14
- 230000010355 oscillation Effects 0.000 description 12
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 7
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 102100024331 Collectin-11 Human genes 0.000 description 2
- 101710194644 Collectin-11 Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 102220041923 rs567706422 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
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-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 逓倍ＰＬＬ回路において、通常動作を乱すこ
となしに、確実にデッドロックから回復できるようにす
る。 【解決手段】 開示される逓倍ＰＬＬ回路は、第１分周
クロックが基準クロックより低いか高いかに応じてＵＰ
信号又は第１のＤＮ信号を出力する位相／周波数比較器
１１と、第１分周クロックが第２分周クロックより低い
とき第２のＤＮ信号を出力する第２の位相／周波数比較
器１６と、ＵＰ信号で電流を流出させ、第１のＤＮ信号
で同じ電流を流入させ、第２のＤＮ信号でより大きな電
流を流入させるチャージポンプ回路１２と、流出入電流
を平滑化して制御電圧を出力する低域通過ろ波器１３
と、制御電圧に応じて出力クロック周波数が変化する電
圧制御発振器１４と、出力クロックから第１分周クロッ
クを発生する第１の分周器１５と、基準クロックから第
２分周クロックを発生する第２の分周器１７を備える。
となしに、確実にデッドロックから回復できるようにす
る。 【解決手段】 開示される逓倍ＰＬＬ回路は、第１分周
クロックが基準クロックより低いか高いかに応じてＵＰ
信号又は第１のＤＮ信号を出力する位相／周波数比較器
１１と、第１分周クロックが第２分周クロックより低い
とき第２のＤＮ信号を出力する第２の位相／周波数比較
器１６と、ＵＰ信号で電流を流出させ、第１のＤＮ信号
で同じ電流を流入させ、第２のＤＮ信号でより大きな電
流を流入させるチャージポンプ回路１２と、流出入電流
を平滑化して制御電圧を出力する低域通過ろ波器１３
と、制御電圧に応じて出力クロック周波数が変化する電
圧制御発振器１４と、出力クロックから第１分周クロッ
クを発生する第１の分周器１５と、基準クロックから第
２分周クロックを発生する第２の分周器１７を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、デッドロック防
止機能を有する逓倍ＰＬＬ回路に関する。
止機能を有する逓倍ＰＬＬ回路に関する。
【０００２】
【従来の技術】逓倍ＰＬＬ（Phase Locked Loop ）回路
においては、基準周波数信号とＶＣＯ（Voltage Contro
lled Oscillator ）の発振周波数を分周したフィードバ
ック信号との位相差を検出する位相比較器からの、発振
周波数を上昇させるためのＵＰ信号と、発振周波数を低
下させるためのＤＮ信号とのそれぞれのパルス幅に応じ
て、チャージポンプ回路から出力される誤差信号によっ
て、ＬＰＦ（Low Pass Filter ：低域通過ろ波器）を経
て誤差信号に応じたレベルの制御電圧を発生し、これに
よって、ＶＣＯの発振周波数を制御することによって、
発振周波数を基準周波数に追従させるように制御を行
う。
においては、基準周波数信号とＶＣＯ（Voltage Contro
lled Oscillator ）の発振周波数を分周したフィードバ
ック信号との位相差を検出する位相比較器からの、発振
周波数を上昇させるためのＵＰ信号と、発振周波数を低
下させるためのＤＮ信号とのそれぞれのパルス幅に応じ
て、チャージポンプ回路から出力される誤差信号によっ
て、ＬＰＦ（Low Pass Filter ：低域通過ろ波器）を経
て誤差信号に応じたレベルの制御電圧を発生し、これに
よって、ＶＣＯの発振周波数を制御することによって、
発振周波数を基準周波数に追従させるように制御を行
う。
【０００３】以下、従来の逓倍ＰＬＬ回路の構成と動作
の概略を説明する。従来の逓倍ＰＬＬ回路は、図９に示
すように、位相／周波数比較器（ＰＦＤ）１と、チャー
ジポンプ回路（ＣＰ）２と、低域通過ろ波器（ＬＰＦ）
３と、電圧制御発振器（ＶＣＯ）４と、分周器（ＤＩ
Ｖ）５とから概略構成されている。位相／周波数比較器
１は、入力端子Ｓ１，Ｓ２の入力信号の位相又は周波数
を比較することによって、Ｓ１の入力信号よりもＳ２の
入力信号の位相が遅れているか又は周波数が低いとき
は、Ｓ１の入力信号の立ち上がりで立ち下がり、Ｓ２の
入力信号の立ち上がりで立ち上がる向きのパルスからな
るＵＰ信号を出力端子ｕに出力するとともに、Ｓ２の入
力周波数の位相が進んでいるか又は周波数が高いとき
は、Ｓ２の入力信号の立ち上がりで立ち上がり、Ｓ１の
入力信号の立ち上がりで立ち下がる向きのパルスからな
るＤＮ信号を出力端子ｄに出力する。チャージポンプ回
路２は、入力端子Ｌ1 のＵＰ信号と入力端子Ｌ２のＤＮ
信号とに応じて、出力端子ｅに誤差信号を発生すること
によって、電源から出力端子ｅを経て電流を流出させ、
又は出力端子ｅから接地に電流を流入させる。低域通過
ろ波器３は、チャージポンプ回路２からの誤差信号にお
ける、電流の流入と流出に基づく高域成分を除去するこ
とによって、平滑化された制御電圧を発生する。電圧制
御発振器４は、制御電圧の大小に応じて周波数が高低に
変化する出力クロック信号を発生する。分周器５は、電
圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫを所
定分周比で分周して、分周クロック信号ｄｉｖ．ＣＬＫ
を出力する。
の概略を説明する。従来の逓倍ＰＬＬ回路は、図９に示
すように、位相／周波数比較器（ＰＦＤ）１と、チャー
ジポンプ回路（ＣＰ）２と、低域通過ろ波器（ＬＰＦ）
３と、電圧制御発振器（ＶＣＯ）４と、分周器（ＤＩ
Ｖ）５とから概略構成されている。位相／周波数比較器
１は、入力端子Ｓ１，Ｓ２の入力信号の位相又は周波数
を比較することによって、Ｓ１の入力信号よりもＳ２の
入力信号の位相が遅れているか又は周波数が低いとき
は、Ｓ１の入力信号の立ち上がりで立ち下がり、Ｓ２の
入力信号の立ち上がりで立ち上がる向きのパルスからな
るＵＰ信号を出力端子ｕに出力するとともに、Ｓ２の入
力周波数の位相が進んでいるか又は周波数が高いとき
は、Ｓ２の入力信号の立ち上がりで立ち上がり、Ｓ１の
入力信号の立ち上がりで立ち下がる向きのパルスからな
るＤＮ信号を出力端子ｄに出力する。チャージポンプ回
路２は、入力端子Ｌ1 のＵＰ信号と入力端子Ｌ２のＤＮ
信号とに応じて、出力端子ｅに誤差信号を発生すること
によって、電源から出力端子ｅを経て電流を流出させ、
又は出力端子ｅから接地に電流を流入させる。低域通過
ろ波器３は、チャージポンプ回路２からの誤差信号にお
ける、電流の流入と流出に基づく高域成分を除去するこ
とによって、平滑化された制御電圧を発生する。電圧制
御発振器４は、制御電圧の大小に応じて周波数が高低に
変化する出力クロック信号を発生する。分周器５は、電
圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫを所
定分周比で分周して、分周クロック信号ｄｉｖ．ＣＬＫ
を出力する。
【０００４】従来の位相／周波数比較器１は、図１０に
示すように、インバータ１Ａ，１Ｂ，１Ｍ，１Ｎ，１
Ｐ，１Ｒ〜１Ｔ，１Ｖ〜１Ｙと、ＮＡＮＤゲート１Ｃ〜
１Ｈ，１Ｊ，１Ｋと、ＮＯＲゲート１Ｌ，１Ｑ，１Ｕと
を備えている。これらのうち、ＮＡＮＤゲート１Ｄ，１
Ｅによって、第１フリップフロップが形成され、ＮＡＮ
Ｄゲート１Ｇ，１Ｈによって第２フリップフロップが形
成されている。また、ＮＯＲゲート１Ｑと、インバータ
１Ｒ，１Ｓとによって、リセット回路が形成されてい
る。
示すように、インバータ１Ａ，１Ｂ，１Ｍ，１Ｎ，１
Ｐ，１Ｒ〜１Ｔ，１Ｖ〜１Ｙと、ＮＡＮＤゲート１Ｃ〜
１Ｈ，１Ｊ，１Ｋと、ＮＯＲゲート１Ｌ，１Ｑ，１Ｕと
を備えている。これらのうち、ＮＡＮＤゲート１Ｄ，１
Ｅによって、第１フリップフロップが形成され、ＮＡＮ
Ｄゲート１Ｇ，１Ｈによって第２フリップフロップが形
成されている。また、ＮＯＲゲート１Ｑと、インバータ
１Ｒ，１Ｓとによって、リセット回路が形成されてい
る。
【０００５】入力端子Ｓ１における基準クロック信号ｒ
ｅｆ．ＣＬＫは、インバータ１Ａを経て、ＮＡＮＤゲー
ト１Ｃに加えられる。ＮＡＮＤゲート１Ｃは、前回の出
力と基準クロック信号ｒｅｆ．ＣＬＫとのナンド演算を
行って、演算結果をＮＡＮＤゲート１Ｆに出力する。Ｎ
ＡＮＤゲート１Ｆは、第１フリップフロップの出力とＮ
ＡＮＤゲート１Ｃからの出力とのナンド演算を行って、
信号１ａを生成する。また、入力端子Ｓ２における分周
器５からの分周クロック信号ｄｉｖ．ＣＬＫは、インバ
ータ１Ｂを経て、ＮＡＮＤゲート１Ｊに加えられる。Ｎ
ＡＮＤゲート１Ｊは、前回の出力と分周クロック信号ｄ
ｉｖ．ＣＬＫとのナンド演算を行って、演算結果をＮＡ
ＮＤゲート１Ｋに出力する。ＮＡＮＤゲート１Ｋは、第
２フリップフロップの出力とＮＡＮＤゲート１Ｊからの
出力とのナンド演算を行って、信号１ｂを生成する。
ｅｆ．ＣＬＫは、インバータ１Ａを経て、ＮＡＮＤゲー
ト１Ｃに加えられる。ＮＡＮＤゲート１Ｃは、前回の出
力と基準クロック信号ｒｅｆ．ＣＬＫとのナンド演算を
行って、演算結果をＮＡＮＤゲート１Ｆに出力する。Ｎ
ＡＮＤゲート１Ｆは、第１フリップフロップの出力とＮ
ＡＮＤゲート１Ｃからの出力とのナンド演算を行って、
信号１ａを生成する。また、入力端子Ｓ２における分周
器５からの分周クロック信号ｄｉｖ．ＣＬＫは、インバ
ータ１Ｂを経て、ＮＡＮＤゲート１Ｊに加えられる。Ｎ
ＡＮＤゲート１Ｊは、前回の出力と分周クロック信号ｄ
ｉｖ．ＣＬＫとのナンド演算を行って、演算結果をＮＡ
ＮＤゲート１Ｋに出力する。ＮＡＮＤゲート１Ｋは、第
２フリップフロップの出力とＮＡＮＤゲート１Ｊからの
出力とのナンド演算を行って、信号１ｂを生成する。
【０００６】信号１ａは、基準クロック信号ｒｅｆ．Ｃ
ＬＫに基づいて生成されるものであって、そのデューテ
ィ比は固定されている。一方、信号１ｂは、ＶＣＯ４か
らの出力クロック信号ＶＣＯ．ＣＬＫを分周器５によっ
て分周した、分周クロック信号ｄｉｖ．ＣＬＫに基づい
て生成されるものであって、そのデューティ比は、分周
クロック信号ｄｉｖ．ＣＬＫと基準クロック信号ｒｅ
ｆ．ＣＬＫとの位相差に基づいて変化する。信号１ａ
は、ＮＯＲゲート１Ｌに出力される。ＮＯＲゲート１Ｌ
では、リセット回路からのリセット信号と、信号１ａと
のノア演算を行って、インバータ１Ｍに出力する。イン
バータ１Ｍは、ＮＯＲゲート１Ｌからの出力を反転し
て、出力信号を生成する。インバータ１Ｍからの出力信
号は、ＮＡＮＤゲート１Ｃに入力されるとともに、イン
バータ１Ｎ，１Ｐを経て、出力端子ｕにＵＰ信号として
出力される。また、信号１ｂは、ＮＯＲゲート１Ｕに出
力される。ＮＯＲゲート１Ｕでは、リセット回路からの
リセット信号と、信号１ｂとのノア演算を行って、イン
バータ１Ｖに出力する。インバータ１Ｖは、ＮＯＲゲー
ト１Ｕからの出力を反転して、出力信号を生成する。イ
ンバータ１Ｖからの出力信号は、ＮＡＮＤゲート１Ｊに
出力されるとともに、インバータ１Ｗ，１Ｘ，１Ｙを経
て、出力端子ｄにＤＮ信号として出力される。
ＬＫに基づいて生成されるものであって、そのデューテ
ィ比は固定されている。一方、信号１ｂは、ＶＣＯ４か
らの出力クロック信号ＶＣＯ．ＣＬＫを分周器５によっ
て分周した、分周クロック信号ｄｉｖ．ＣＬＫに基づい
て生成されるものであって、そのデューティ比は、分周
クロック信号ｄｉｖ．ＣＬＫと基準クロック信号ｒｅ
ｆ．ＣＬＫとの位相差に基づいて変化する。信号１ａ
は、ＮＯＲゲート１Ｌに出力される。ＮＯＲゲート１Ｌ
では、リセット回路からのリセット信号と、信号１ａと
のノア演算を行って、インバータ１Ｍに出力する。イン
バータ１Ｍは、ＮＯＲゲート１Ｌからの出力を反転し
て、出力信号を生成する。インバータ１Ｍからの出力信
号は、ＮＡＮＤゲート１Ｃに入力されるとともに、イン
バータ１Ｎ，１Ｐを経て、出力端子ｕにＵＰ信号として
出力される。また、信号１ｂは、ＮＯＲゲート１Ｕに出
力される。ＮＯＲゲート１Ｕでは、リセット回路からの
リセット信号と、信号１ｂとのノア演算を行って、イン
バータ１Ｖに出力する。インバータ１Ｖは、ＮＯＲゲー
ト１Ｕからの出力を反転して、出力信号を生成する。イ
ンバータ１Ｖからの出力信号は、ＮＡＮＤゲート１Ｊに
出力されるとともに、インバータ１Ｗ，１Ｘ，１Ｙを経
て、出力端子ｄにＤＮ信号として出力される。
【０００７】ＵＰ信号とＤＮ信号との関係は、次のよう
になる。すなわち、入力端子Ｓ１に入力される基準クロ
ック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力
される分周クロック信号ｄｉｖ．ＣＬＫの位相が遅れて
いるか又は周波数が低いときは、図１１に示すように、
Ｓ１における基準クロック信号ｒｅｆ．ＣＬＫとの立ち
上がりから、Ｓ２における分周クロック信号ｄｉｖ．Ｃ
ＬＫの立ち上がりで発生した下向きのパルスによって、
出力端子ｕに図中、ハッチングを施して示すようにＵＰ
信号が出力される。この間、出力端子ｄには、ＤＮ信号
を出力しない。また、入力端子Ｓ１に入力される基準ク
ロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入
力される分周クロック信号ｄｉｖ．ＣＬＫの位相が進ん
でいるか又は周波数が高いときは、図１２に示すよう
に、Ｓ２における分周クロック信号ｄｉｖ．ＣＬＫの立
ち上がりから、Ｓ１における基準クロック信号ｒｅｆ．
ＣＬＫの立ち上がりで発生した上向きのパルスによっ
て、出力端子ｄに図中、ハッチングを施して示すように
ＤＮ信号が出力される。この間、出力端子ｕには、ＵＰ
信号を出力しない。
になる。すなわち、入力端子Ｓ１に入力される基準クロ
ック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力
される分周クロック信号ｄｉｖ．ＣＬＫの位相が遅れて
いるか又は周波数が低いときは、図１１に示すように、
Ｓ１における基準クロック信号ｒｅｆ．ＣＬＫとの立ち
上がりから、Ｓ２における分周クロック信号ｄｉｖ．Ｃ
ＬＫの立ち上がりで発生した下向きのパルスによって、
出力端子ｕに図中、ハッチングを施して示すようにＵＰ
信号が出力される。この間、出力端子ｄには、ＤＮ信号
を出力しない。また、入力端子Ｓ１に入力される基準ク
ロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入
力される分周クロック信号ｄｉｖ．ＣＬＫの位相が進ん
でいるか又は周波数が高いときは、図１２に示すよう
に、Ｓ２における分周クロック信号ｄｉｖ．ＣＬＫの立
ち上がりから、Ｓ１における基準クロック信号ｒｅｆ．
ＣＬＫの立ち上がりで発生した上向きのパルスによっ
て、出力端子ｄに図中、ハッチングを施して示すように
ＤＮ信号が出力される。この間、出力端子ｕには、ＵＰ
信号を出力しない。
【０００８】チャージポンプ回路２は、位相／周波数比
較器１のＵＰ信号，ＤＮ信号に応じて、誤差信号を発生
することによって、低域通過ろ波器３に対する、充電と
放電とを行う。以下、チャージポンプ回路２の構成と動
作を説明する。従来のチャージポンプ回路２は、図１３
に示すように、Ｐ（Positive）型ＭＯＳ（Metal Oxide
Semiconductor ）ＦＥＴ（Field Effect Transistor ）
２Ａと、Ｎ（Negative）型ＭＯＳＦＥＴ２Ｂとを備えて
いる。
較器１のＵＰ信号，ＤＮ信号に応じて、誤差信号を発生
することによって、低域通過ろ波器３に対する、充電と
放電とを行う。以下、チャージポンプ回路２の構成と動
作を説明する。従来のチャージポンプ回路２は、図１３
に示すように、Ｐ（Positive）型ＭＯＳ（Metal Oxide
Semiconductor ）ＦＥＴ（Field Effect Transistor ）
２Ａと、Ｎ（Negative）型ＭＯＳＦＥＴ２Ｂとを備えて
いる。
【０００９】Ｐ型ＭＯＳＦＥＴ２Ａは、入力端子Ｌ１に
下向きパルスからなるＵＰ信号が加えられたとき、オン
になって、電源ＶDDから端子ｅを経て電流を流出させ
る。Ｎ型ＭＯＳＦＥＴ２Ｂは、入力端子Ｌ２に上向きパ
ルスからなるＤＮ信号が加えられたとき、オンになっ
て、端子ｅを経て接地に電流を流入させる。この際、Ｐ
型ＭＯＳＦＥＴ２Ａを介して流出する電流値を規定する
電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ２Ｂを介して流入する
電流値を規定する電流源Ｉ２とは、その電流値が等しく
なるように構成されている。以降、チャージポンプ回路
２の端子ｅの出力信号を、誤差信号と呼ぶ。
下向きパルスからなるＵＰ信号が加えられたとき、オン
になって、電源ＶDDから端子ｅを経て電流を流出させ
る。Ｎ型ＭＯＳＦＥＴ２Ｂは、入力端子Ｌ２に上向きパ
ルスからなるＤＮ信号が加えられたとき、オンになっ
て、端子ｅを経て接地に電流を流入させる。この際、Ｐ
型ＭＯＳＦＥＴ２Ａを介して流出する電流値を規定する
電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ２Ｂを介して流入する
電流値を規定する電流源Ｉ２とは、その電流値が等しく
なるように構成されている。以降、チャージポンプ回路
２の端子ｅの出力信号を、誤差信号と呼ぶ。
【００１０】従来の低域通過ろ波器３は、図１４に示す
ように、抵抗３Ａとコンデンサ３Ｂを直列に接続した回
路とコンデンサ３Ｃとを、誤差信号と接地間に並列に接
続した構成を有し、チャージポンプ回路２からの誤差信
号の高域成分を除去して、低域成分のみを通過させる作
用を行う。これによって、チャージポンプ回路２からの
誤差信号が持つ急激な変化を除去して、平滑化された制
御電圧を電圧制御発振器４に対して出力する。
ように、抵抗３Ａとコンデンサ３Ｂを直列に接続した回
路とコンデンサ３Ｃとを、誤差信号と接地間に並列に接
続した構成を有し、チャージポンプ回路２からの誤差信
号の高域成分を除去して、低域成分のみを通過させる作
用を行う。これによって、チャージポンプ回路２からの
誤差信号が持つ急激な変化を除去して、平滑化された制
御電圧を電圧制御発振器４に対して出力する。
【００１１】次に、従来の逓倍ＰＬＬ回路の動作につい
て説明する。電圧制御発振器４は、制御電圧に応じた周
波数の出力クロック信号ＶＣＯ．ＣＬＫを出力し、分周
器５は、出力クロック信号ＶＣＯ．ＣＬＫを分周して、
分周クロック信号ｄｉｖ．ＣＬＫを出力する。位相／周
波数比較器１は、基準クロック信号ｒｅｆ．ＣＬＫと、
分周器５からの分周クロック信号ｄｉｖ．ＣＬＫとの位
相を比較して、両信号の周波数又は位相の違いに応じ
て、ＵＰ信号又はＤＮ信号のどちらかを出力する。チャ
ージポンプ回路２は、ＵＰ信号とＤＮ信号とに応じて誤
差信号を出力し、これによって、低域通過ろ波器３を経
て生成された制御電圧が電圧制御発振器４に供給される
ので、電圧制御発振器４は制御電圧に応じて出力クロッ
ク信号ＶＣＯ．ＣＬＫの周波数を変化させる。このよう
な一巡の帰還制御が行われることによって、電圧制御発
振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数と位
相は、基準クロック信号ｒｅｆ．ＣＬＫに追従して同期
する。
て説明する。電圧制御発振器４は、制御電圧に応じた周
波数の出力クロック信号ＶＣＯ．ＣＬＫを出力し、分周
器５は、出力クロック信号ＶＣＯ．ＣＬＫを分周して、
分周クロック信号ｄｉｖ．ＣＬＫを出力する。位相／周
波数比較器１は、基準クロック信号ｒｅｆ．ＣＬＫと、
分周器５からの分周クロック信号ｄｉｖ．ＣＬＫとの位
相を比較して、両信号の周波数又は位相の違いに応じ
て、ＵＰ信号又はＤＮ信号のどちらかを出力する。チャ
ージポンプ回路２は、ＵＰ信号とＤＮ信号とに応じて誤
差信号を出力し、これによって、低域通過ろ波器３を経
て生成された制御電圧が電圧制御発振器４に供給される
ので、電圧制御発振器４は制御電圧に応じて出力クロッ
ク信号ＶＣＯ．ＣＬＫの周波数を変化させる。このよう
な一巡の帰還制御が行われることによって、電圧制御発
振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数と位
相は、基準クロック信号ｒｅｆ．ＣＬＫに追従して同期
する。
【００１２】この場合、低域通過ろ波器３に対する、Ｕ
Ｐ信号に基づくＰ型ＭＯＳＦＥＴ２Ａを介する充電電流
と、ＤＮ信号に基づくＮ型ＭＯＳＦＥＴ２Ｂを介する放
電電流との大きさは等しいので、電圧制御発振器４に対
する出力クロック信号ＶＣＯ．ＣＬＫの周波数の制御
は、周波数が上昇する場合も下降する場合も均等に行わ
れる。図１５は、従来の逓倍ＰＬＬ回路の動作を示すタ
イミングチャートであって、分周器５の分周比が８であ
る場合の、正常動作の同期状態を示し、分周器５から
の、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬ
Ｋを８分周した分周クロック信号ｄｉｖ．ＣＬＫと、基
準クロック信号ｒｅｆ．ＣＬＫとが同期状態にあること
が示されている。
Ｐ信号に基づくＰ型ＭＯＳＦＥＴ２Ａを介する充電電流
と、ＤＮ信号に基づくＮ型ＭＯＳＦＥＴ２Ｂを介する放
電電流との大きさは等しいので、電圧制御発振器４に対
する出力クロック信号ＶＣＯ．ＣＬＫの周波数の制御
は、周波数が上昇する場合も下降する場合も均等に行わ
れる。図１５は、従来の逓倍ＰＬＬ回路の動作を示すタ
イミングチャートであって、分周器５の分周比が８であ
る場合の、正常動作の同期状態を示し、分周器５から
の、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬ
Ｋを８分周した分周クロック信号ｄｉｖ．ＣＬＫと、基
準クロック信号ｒｅｆ．ＣＬＫとが同期状態にあること
が示されている。
【００１３】いま、基準クロック信号ｒｅｆ．ＣＬＫの
周波数が高くなった状態では、電圧制御発振器４の出力
クロック信号ＶＣＯ．ＣＬＫの周波数も追従して高くな
るが、なんらかの原因で、基準クロック信号ｒｅｆ．Ｃ
ＬＫの周波数が異常に高くなった場合には、出力クロッ
ク信号ＶＣＯ．ＣＬＫの周波数も異常に高くなって、分
周器５が動作不可能な周波数になると、分周器５がもは
や分周器として機能しなくなって、分周クロック信号ｄ
ｉｖ．ＣＬＫが出力されなくなる。このような状態で
は、位相／周波数比較器１は、ＵＰ信号を出し続けるた
め、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬ
Ｋの周波数がさらに極限まで高くなる。この場合は、Ｐ
ＬＬの負帰還ループは、もはや途切れており、基準クロ
ック信号ｒｅｆ．ＣＬＫの周波数がもとの状態に戻って
も、ＶＣＯ．ＣＬＫの周波数は極限まで上がったまま
で、逓倍ＰＬＬ回路の動作は正常に戻らず、デッドロッ
ク状態に陥る。
周波数が高くなった状態では、電圧制御発振器４の出力
クロック信号ＶＣＯ．ＣＬＫの周波数も追従して高くな
るが、なんらかの原因で、基準クロック信号ｒｅｆ．Ｃ
ＬＫの周波数が異常に高くなった場合には、出力クロッ
ク信号ＶＣＯ．ＣＬＫの周波数も異常に高くなって、分
周器５が動作不可能な周波数になると、分周器５がもは
や分周器として機能しなくなって、分周クロック信号ｄ
ｉｖ．ＣＬＫが出力されなくなる。このような状態で
は、位相／周波数比較器１は、ＵＰ信号を出し続けるた
め、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬ
Ｋの周波数がさらに極限まで高くなる。この場合は、Ｐ
ＬＬの負帰還ループは、もはや途切れており、基準クロ
ック信号ｒｅｆ．ＣＬＫの周波数がもとの状態に戻って
も、ＶＣＯ．ＣＬＫの周波数は極限まで上がったまま
で、逓倍ＰＬＬ回路の動作は正常に戻らず、デッドロッ
ク状態に陥る。
【００１４】図１６は、従来の逓倍ＰＬＬ回路におい
て、デッドロックに陥る過程を説明するためのタイミン
グチャートである。以下、図１５の通常動作時のタイミ
ングチャートと比較して説明する。図１６は、基準クロ
ック信号ｒｅｆ．ＣＬＫの周波数が、なんらかの原因で
高くなった状態を示す。これに伴って、電圧制御発振器
４からの出力クロック信号ＶＣＯ．ＣＬＫの周波数も高
くなり、これによって、位相／周波数比較器１からのＵ
Ｐ信号の出力期間が次第に長くなる（図中、左半分に示
す）。ＵＰ信号出力期間における、ハッチングで表示さ
れた期間は、チャージポンプ回路２からの誤差信号によ
って、低域通過ろ波器３へ充電が行われる期間を示して
いる。この際、位相／周波数比較器１からのＤＮ信号は
出力されていない。このときは、ｒｅｆ．ＣＬＫがｄｉ
ｖ．ＣＬＫに比べて周波数が高くなっているため、その
比較結果を受けて、ＰＬＬがＶＣＯ．ＣＬＫの周波数を
上げようとしている状態である。ＵＰ信号の出力期間が
長くなるのに従って、電圧制御発振器４からの出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数が高くなるが、ある限
度以上に高くなると、分周器５の動作が追いつかなくな
って停止してしまい、分周クロック信号ｄｉｖ．ＣＬＫ
が出力されなくなるので、位相／周波数比較器１では比
較すべきパルスのエッジがないため、ＵＰ信号を一方的
に出し続けるようになる（図中、右半分に示す）。その
ため、これを受けて、電圧制御発振器４からの出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数が極限まで上昇すると
ともに、逓倍ＰＬＬ回路は、負帰還ループが分周器の部
分で途切れてしまうので、制御不能になってデッドロッ
ク状態に陥る。
て、デッドロックに陥る過程を説明するためのタイミン
グチャートである。以下、図１５の通常動作時のタイミ
ングチャートと比較して説明する。図１６は、基準クロ
ック信号ｒｅｆ．ＣＬＫの周波数が、なんらかの原因で
高くなった状態を示す。これに伴って、電圧制御発振器
４からの出力クロック信号ＶＣＯ．ＣＬＫの周波数も高
くなり、これによって、位相／周波数比較器１からのＵ
Ｐ信号の出力期間が次第に長くなる（図中、左半分に示
す）。ＵＰ信号出力期間における、ハッチングで表示さ
れた期間は、チャージポンプ回路２からの誤差信号によ
って、低域通過ろ波器３へ充電が行われる期間を示して
いる。この際、位相／周波数比較器１からのＤＮ信号は
出力されていない。このときは、ｒｅｆ．ＣＬＫがｄｉ
ｖ．ＣＬＫに比べて周波数が高くなっているため、その
比較結果を受けて、ＰＬＬがＶＣＯ．ＣＬＫの周波数を
上げようとしている状態である。ＵＰ信号の出力期間が
長くなるのに従って、電圧制御発振器４からの出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数が高くなるが、ある限
度以上に高くなると、分周器５の動作が追いつかなくな
って停止してしまい、分周クロック信号ｄｉｖ．ＣＬＫ
が出力されなくなるので、位相／周波数比較器１では比
較すべきパルスのエッジがないため、ＵＰ信号を一方的
に出し続けるようになる（図中、右半分に示す）。その
ため、これを受けて、電圧制御発振器４からの出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数が極限まで上昇すると
ともに、逓倍ＰＬＬ回路は、負帰還ループが分周器の部
分で途切れてしまうので、制御不能になってデッドロッ
ク状態に陥る。
【００１５】このように、逓倍ＰＬＬ回路では、ＶＣＯ
の発振周波数が異常に高くなると、ＶＣＯの発振周波数
を分周するための分周回路が動作不能になって、フィー
ドバック信号が位相比較器に入力されなくなるため、発
振周波数が上限の周波数に固定されてしまうデッドロッ
ク状態に陥り、正常な制御状態に復帰することができな
くなる。そこで、逓倍ＰＬＬ回路がデッドロック状態に
陥った場合には、なんらかの方法でこれを検出して、デ
ッドロック状態を解消するような制御を行うことによっ
て、自動的に正常動作に復帰できるようにすることが望
ましい。
の発振周波数が異常に高くなると、ＶＣＯの発振周波数
を分周するための分周回路が動作不能になって、フィー
ドバック信号が位相比較器に入力されなくなるため、発
振周波数が上限の周波数に固定されてしまうデッドロッ
ク状態に陥り、正常な制御状態に復帰することができな
くなる。そこで、逓倍ＰＬＬ回路がデッドロック状態に
陥った場合には、なんらかの方法でこれを検出して、デ
ッドロック状態を解消するような制御を行うことによっ
て、自動的に正常動作に復帰できるようにすることが望
ましい。
【００１６】このような、逓倍ＰＬＬ回路のデッドロッ
ク解除機能については、例えば、特開平１１−１２２１
０２号公報に開示されたものがある。この従来技術にお
いては、基準周波数信号を分周する分周回路の出力信号
の立ち上がりによってセットし、ＶＣＯの発振周波数を
分周するロジック回路からのフィードバック信号の遷移
を検出した信号によってリセットされるフリップフロッ
プを設けている。そして、分周回路の出力信号の立ち上
がりから立ち上がりまでの間に、フィードバック信号の
遷移が検出されたときは、フリップフロップの出力信号
がロウレベルになることによって、制御信号制御回路が
位相比較回路のＵＰ信号とＤＮ信号をそのままチャージ
ポンプ回路に伝達することによって、正常動作を行う。
一方、デッドロック状態になって、フィードバック信号
が出力されない状態では、フィードバック信号の遷移が
検出されないために、フリップフロップの出力信号がハ
イレベルとなるので、制御信号制御回路からのＵＰ信号
とＤＮ信号がともにハイレベルとなり、これによって、
チャージポンプ回路からの誤差信号が、ＬＰＦからのコ
ントロール信号の電圧レベルを低下させるように動作す
るので、ＶＣＯの発振周波数が引き下げられて、正常動
作に復帰するようになっている。
ク解除機能については、例えば、特開平１１−１２２１
０２号公報に開示されたものがある。この従来技術にお
いては、基準周波数信号を分周する分周回路の出力信号
の立ち上がりによってセットし、ＶＣＯの発振周波数を
分周するロジック回路からのフィードバック信号の遷移
を検出した信号によってリセットされるフリップフロッ
プを設けている。そして、分周回路の出力信号の立ち上
がりから立ち上がりまでの間に、フィードバック信号の
遷移が検出されたときは、フリップフロップの出力信号
がロウレベルになることによって、制御信号制御回路が
位相比較回路のＵＰ信号とＤＮ信号をそのままチャージ
ポンプ回路に伝達することによって、正常動作を行う。
一方、デッドロック状態になって、フィードバック信号
が出力されない状態では、フィードバック信号の遷移が
検出されないために、フリップフロップの出力信号がハ
イレベルとなるので、制御信号制御回路からのＵＰ信号
とＤＮ信号がともにハイレベルとなり、これによって、
チャージポンプ回路からの誤差信号が、ＬＰＦからのコ
ントロール信号の電圧レベルを低下させるように動作す
るので、ＶＣＯの発振周波数が引き下げられて、正常動
作に復帰するようになっている。
【００１７】
【発明が解決しようとする課題】上記従来技術のデッド
ロック解除機能を有する逓倍ＰＬＬ回路では、制御信号
制御回路に対するコントロール信号を発生するフリップ
フロップは、通常動作状態では、定期的にセットとリセ
ットを繰り返しているが、この際、リセットを行うタイ
ミングが必ずしも単純ではない。すなわち、ＶＣＯの発
振周波数によっては、逓倍ＰＬＬの通常の動作状態で、
不用意にＬＰＦの出力電位を引き下げるような、クリテ
ィカルなタイミングが存在する可能性がある。このよう
に、従来の逓倍ＰＬＬ回路のデッドロック防止機能で
は、新たに付加した、デッドロックが生じる機構とは別
のアーキテクチャを有する素子によってデッドロック解
除回路を構成しているため、逓倍ＰＬＬ回路の正常動作
が妨げられる恐れがあるという問題があった。
ロック解除機能を有する逓倍ＰＬＬ回路では、制御信号
制御回路に対するコントロール信号を発生するフリップ
フロップは、通常動作状態では、定期的にセットとリセ
ットを繰り返しているが、この際、リセットを行うタイ
ミングが必ずしも単純ではない。すなわち、ＶＣＯの発
振周波数によっては、逓倍ＰＬＬの通常の動作状態で、
不用意にＬＰＦの出力電位を引き下げるような、クリテ
ィカルなタイミングが存在する可能性がある。このよう
に、従来の逓倍ＰＬＬ回路のデッドロック防止機能で
は、新たに付加した、デッドロックが生じる機構とは別
のアーキテクチャを有する素子によってデッドロック解
除回路を構成しているため、逓倍ＰＬＬ回路の正常動作
が妨げられる恐れがあるという問題があった。
【００１８】この発明は、上述の事情に鑑みてなされた
ものであって、ＶＣＯの分周クロックが、分周器の動作
不能によって途絶えたことをトリガとしてデッドロック
防止機構の動作を開始するとともに、デッドロックを引
き起こす原因の一つである位相／周波数比較器（ＰＦ
Ｄ）の動作を逆に利用した回路をデッドロック防止に使
用することによって、デッドロックが生じていないとき
は、通常動作を乱すことがなく、しかも確実にデッドロ
ックを防止することが可能な、逓倍ＰＬＬ回路を提供す
ることを目的としている。
ものであって、ＶＣＯの分周クロックが、分周器の動作
不能によって途絶えたことをトリガとしてデッドロック
防止機構の動作を開始するとともに、デッドロックを引
き起こす原因の一つである位相／周波数比較器（ＰＦ
Ｄ）の動作を逆に利用した回路をデッドロック防止に使
用することによって、デッドロックが生じていないとき
は、通常動作を乱すことがなく、しかも確実にデッドロ
ックを防止することが可能な、逓倍ＰＬＬ回路を提供す
ることを目的としている。
【００１９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は逓倍ＰＬＬ回路に係り、基準
クロックと第１の分周クロックの位相又は周波数を比較
して、第１の分周クロックの位相が遅れているか又は進
んでいるか、あるいは周波数が低いか又は高いか、ある
いは位相が遅れているか又は進んでいるかに応じてＵＰ
信号又は第１のＤＮ信号を出力する第１の位相／周波数
比較手段と、上記ＵＰ信号に応じて電流を流出させ、上
記第１のＤＮ信号に応じて電流を流入させることによっ
て誤差信号を発生するチャージポンプ手段と、上記誤差
信号を平滑化して制御電圧を出力する低域通過ろ波手段
と、上記制御電圧の大小に応じて周波数が高低に変化す
る出力クロックを発生する電圧制御発振手段と、上記出
力クロックを所定分周比で分周して上記第１の分周クロ
ックを出力する第１の分周手段とを有する逓倍ＰＬＬ回
路において、上記第１の分周クロックと、上記基準クロ
ック又は基準クロックよりも低い周波数のクロックとの
位相又は周波数を比較して、上記第１の分周クロックの
位相が遅れているか又は周波数が低いとき第２のＤＮ信
号を出力する第２の位相／周波数比較手段を備え、上記
第２のＤＮ信号を用いて上記逓倍ＰＬＬ回路のデッドロ
ック状態からの解除を行うことを特徴としている。
め、請求項１記載の発明は逓倍ＰＬＬ回路に係り、基準
クロックと第１の分周クロックの位相又は周波数を比較
して、第１の分周クロックの位相が遅れているか又は進
んでいるか、あるいは周波数が低いか又は高いか、ある
いは位相が遅れているか又は進んでいるかに応じてＵＰ
信号又は第１のＤＮ信号を出力する第１の位相／周波数
比較手段と、上記ＵＰ信号に応じて電流を流出させ、上
記第１のＤＮ信号に応じて電流を流入させることによっ
て誤差信号を発生するチャージポンプ手段と、上記誤差
信号を平滑化して制御電圧を出力する低域通過ろ波手段
と、上記制御電圧の大小に応じて周波数が高低に変化す
る出力クロックを発生する電圧制御発振手段と、上記出
力クロックを所定分周比で分周して上記第１の分周クロ
ックを出力する第１の分周手段とを有する逓倍ＰＬＬ回
路において、上記第１の分周クロックと、上記基準クロ
ック又は基準クロックよりも低い周波数のクロックとの
位相又は周波数を比較して、上記第１の分周クロックの
位相が遅れているか又は周波数が低いとき第２のＤＮ信
号を出力する第２の位相／周波数比較手段を備え、上記
第２のＤＮ信号を用いて上記逓倍ＰＬＬ回路のデッドロ
ック状態からの解除を行うことを特徴としている。
【００２０】また、請求項２記載の発明は、請求項１記
載の逓倍ＰＬＬ回路に係り、上記基準クロックを所定分
周比で分周して第２の分周クロックを出力する第２の分
周手段を備え、上記第２の位相／周波数比較手段は、上
記第１の分周クロックと上記第２の分周クロックとの位
相を比較して、上記第１の分周クロックの周波数が低い
とき上記第２のＤＮ信号を出力することを特徴としてい
る。
載の逓倍ＰＬＬ回路に係り、上記基準クロックを所定分
周比で分周して第２の分周クロックを出力する第２の分
周手段を備え、上記第２の位相／周波数比較手段は、上
記第１の分周クロックと上記第２の分周クロックとの位
相を比較して、上記第１の分周クロックの周波数が低い
とき上記第２のＤＮ信号を出力することを特徴としてい
る。
【００２１】また、請求項３記載の発明は逓倍ＰＬＬ回
路に係り、基準クロックと第１の分周クロックの位相又
は周波数を比較して、第１の分周クロックの位相が遅れ
ているか又は進んでいるか、あるいは周波数が低いか又
は高いかに応じてＵＰ信号又は第１のＤＮ信号を出力す
る第１の位相／周波数比較手段と、上記第１の分周クロ
ックと第２の分周クロックの位相又は周波数を比較し
て、上記第１の分周クロックの位相が遅れているか又は
周波数が低いとき第２のＤＮ信号を出力する第２の位相
／周波数比較手段と、上記ＵＰ信号に応じて電流を流出
させ、上記第１のＤＮ信号に応じて上記流出電流と同じ
大きさの電流を流入させ、上記第２のＤＮ信号に応じて
上記各電流より大きい電流を流入させることによって誤
差信号を発生するチャージポンプ手段と、上記誤差信号
を平滑化して制御電圧を出力する低域通過ろ波手段と、
上記制御電圧の大小に応じて周波数が高低に変化する出
力クロックを発生する電圧制御発振手段と、上記出力ク
ロックを所定分周比で分周して上記第１の分周クロック
を出力する第１の分周手段と、上記基準クロックを所定
分周比で分周して上記第２の分周クロックを出力する第
２の分周手段とを備えたことを特徴としている。
路に係り、基準クロックと第１の分周クロックの位相又
は周波数を比較して、第１の分周クロックの位相が遅れ
ているか又は進んでいるか、あるいは周波数が低いか又
は高いかに応じてＵＰ信号又は第１のＤＮ信号を出力す
る第１の位相／周波数比較手段と、上記第１の分周クロ
ックと第２の分周クロックの位相又は周波数を比較し
て、上記第１の分周クロックの位相が遅れているか又は
周波数が低いとき第２のＤＮ信号を出力する第２の位相
／周波数比較手段と、上記ＵＰ信号に応じて電流を流出
させ、上記第１のＤＮ信号に応じて上記流出電流と同じ
大きさの電流を流入させ、上記第２のＤＮ信号に応じて
上記各電流より大きい電流を流入させることによって誤
差信号を発生するチャージポンプ手段と、上記誤差信号
を平滑化して制御電圧を出力する低域通過ろ波手段と、
上記制御電圧の大小に応じて周波数が高低に変化する出
力クロックを発生する電圧制御発振手段と、上記出力ク
ロックを所定分周比で分周して上記第１の分周クロック
を出力する第１の分周手段と、上記基準クロックを所定
分周比で分周して上記第２の分周クロックを出力する第
２の分周手段とを備えたことを特徴としている。
【００２２】また、請求項４記載の発明は逓倍ＰＬＬ回
路に係り、基準クロックと分周クロックの位相又は周波
数を比較して、分周クロックの位相が遅れているか又は
進んでいるか、あるいは周波数が低いか又は高いかに応
じてＵＰ信号又は第１のＤＮ信号を出力する第１の位相
／周波数比較手段と、上記分周クロックと基準クロック
の位相又は周波数を比較して、上記分周クロックの位相
が遅れているか又は周波数が低いとき第２のＤＮ信号を
出力する第２の位相／周波数比較手段と、上記ＵＰ信号
に応じて電流を流出させ、上記第１のＤＮ信号に応じて
上記流出電流と同じ大きさの電流を流入させ、上記第２
のＤＮ信号に応じて上記各電流より大きい電流を流入さ
せることによって誤差信号を発生するとともに、制御電
圧検出信号に応じて上記第２のＤＮ信号に基づく電流の
流入を停止するチャージポンプ手段と、上記誤差信号を
平滑化して制御電圧を出力する低域通過ろ波手段と、上
記制御電圧の大小に応じて周波数が高低に変化する出力
クロックを発生する電圧制御発振手段と、上記出力クロ
ックを所定分周比で分周して上記分周クロックを出力す
る分周手段と、上記制御電圧が所定値より低くなったと
き上記制御電圧検出信号を出力する制御電圧検出手段と
を備えたことを特徴としている。
路に係り、基準クロックと分周クロックの位相又は周波
数を比較して、分周クロックの位相が遅れているか又は
進んでいるか、あるいは周波数が低いか又は高いかに応
じてＵＰ信号又は第１のＤＮ信号を出力する第１の位相
／周波数比較手段と、上記分周クロックと基準クロック
の位相又は周波数を比較して、上記分周クロックの位相
が遅れているか又は周波数が低いとき第２のＤＮ信号を
出力する第２の位相／周波数比較手段と、上記ＵＰ信号
に応じて電流を流出させ、上記第１のＤＮ信号に応じて
上記流出電流と同じ大きさの電流を流入させ、上記第２
のＤＮ信号に応じて上記各電流より大きい電流を流入さ
せることによって誤差信号を発生するとともに、制御電
圧検出信号に応じて上記第２のＤＮ信号に基づく電流の
流入を停止するチャージポンプ手段と、上記誤差信号を
平滑化して制御電圧を出力する低域通過ろ波手段と、上
記制御電圧の大小に応じて周波数が高低に変化する出力
クロックを発生する電圧制御発振手段と、上記出力クロ
ックを所定分周比で分周して上記分周クロックを出力す
る分周手段と、上記制御電圧が所定値より低くなったと
き上記制御電圧検出信号を出力する制御電圧検出手段と
を備えたことを特徴としている。
【００２３】また、請求項５記載の発明は、請求項４記
載の逓倍ＰＬＬ回路に係り、上記制御電圧検出手段が、
上記制御電圧が低下して上記所定値以下になっとき上記
制御電圧検出信号を出力して以後その状態を保持し、上
記制御電圧が上昇して第２の所定値を超えたとき上記制
御電圧検出信号の出力を停止して以後その状態を保持す
るヒステリシス動作を行うように構成されていることを
特徴としている。
載の逓倍ＰＬＬ回路に係り、上記制御電圧検出手段が、
上記制御電圧が低下して上記所定値以下になっとき上記
制御電圧検出信号を出力して以後その状態を保持し、上
記制御電圧が上昇して第２の所定値を超えたとき上記制
御電圧検出信号の出力を停止して以後その状態を保持す
るヒステリシス動作を行うように構成されていることを
特徴としている。
【００２４】また、請求項６記載の発明は、請求項１乃
至５のいずれか一記載の逓倍ＰＬＬ回路に係り、上記チ
ャージポンプ手段が、上記第２のＤＮ信号が発生したと
き、上記ＵＰ信号に基づく電流の流出を停止するように
構成されていることを特徴としている。
至５のいずれか一記載の逓倍ＰＬＬ回路に係り、上記チ
ャージポンプ手段が、上記第２のＤＮ信号が発生したと
き、上記ＵＰ信号に基づく電流の流出を停止するように
構成されていることを特徴としている。
【００２５】また、請求項７記載の発明は、請求項１乃
至６のいずれか一記載の逓倍ＰＬＬ回路に係り、上記低
域通過ろ波手段が、上記誤差信号入力と接地間に接続さ
れた抵抗と第１のコンデンサの直列回路と第２のコンデ
ンサとの並列回路からなることを特徴としている。
至６のいずれか一記載の逓倍ＰＬＬ回路に係り、上記低
域通過ろ波手段が、上記誤差信号入力と接地間に接続さ
れた抵抗と第１のコンデンサの直列回路と第２のコンデ
ンサとの並列回路からなることを特徴としている。
【００２６】
【作用】この発明の構成では、電圧制御発振手段の出力
クロック信号を分周して第１の分周クロックを生成し、
基準クロックを分周して第２の分周クロックを生成し
て、第１の位相／周波数比較手段で、第１の分周クロッ
クと基準クロックの位相又は周波数を比較して、第１の
分周クロックの位相が遅れているか又は進んでいるか、
あるいは周波数が低いか又は高いかに応じてＵＰ信号又
は第１のＤＮ信号を出力し、第２の位相／周波数比較手
段で、第１の分周クロックと第２の分周クロックの位相
又は周波数を比較して、第１の分周クロックの位相が遅
れているか又は周波数が低いとき第２のＤＮ信号を出力
するとともに、チャージポンプ手段で、ＵＰ信号に応じ
て電流を流出させ、第１のＤＮ信号に応じて上記流出電
流と同じ大きさの電流を流入させ、第２のＤＮ信号に応
じて上記各電流より大きい電流を流入させることによっ
て誤差信号を発生し、低域通過ろ波手段で誤差信号を平
滑化して制御電圧を出力して、電圧制御発振手段で、制
御電圧の大小に応じて周波数が高低に変化する出力クロ
ックを発生するようにしたので、出力クロックの周波数
が異常に上昇して、第１の分周クロックが出力されなく
なったために、逓倍ＰＬＬ回路がデッドロック状態に陥
った場合でも、急速に出力クロックの周波数を低下させ
て、デッドロック状態から回復することができる。
クロック信号を分周して第１の分周クロックを生成し、
基準クロックを分周して第２の分周クロックを生成し
て、第１の位相／周波数比較手段で、第１の分周クロッ
クと基準クロックの位相又は周波数を比較して、第１の
分周クロックの位相が遅れているか又は進んでいるか、
あるいは周波数が低いか又は高いかに応じてＵＰ信号又
は第１のＤＮ信号を出力し、第２の位相／周波数比較手
段で、第１の分周クロックと第２の分周クロックの位相
又は周波数を比較して、第１の分周クロックの位相が遅
れているか又は周波数が低いとき第２のＤＮ信号を出力
するとともに、チャージポンプ手段で、ＵＰ信号に応じ
て電流を流出させ、第１のＤＮ信号に応じて上記流出電
流と同じ大きさの電流を流入させ、第２のＤＮ信号に応
じて上記各電流より大きい電流を流入させることによっ
て誤差信号を発生し、低域通過ろ波手段で誤差信号を平
滑化して制御電圧を出力して、電圧制御発振手段で、制
御電圧の大小に応じて周波数が高低に変化する出力クロ
ックを発生するようにしたので、出力クロックの周波数
が異常に上昇して、第１の分周クロックが出力されなく
なったために、逓倍ＰＬＬ回路がデッドロック状態に陥
った場合でも、急速に出力クロックの周波数を低下させ
て、デッドロック状態から回復することができる。
【００２７】この発明の別の構成では、電圧制御発振手
段の出力クロック信号を分周して分周クロックを生成
し、第１の位相／周波数比較手段で、分周クロックと基
準クロックの位相又は周波数を比較して、分周クロック
の位相が遅れているか又は進んでいるか、あるいは周波
数が低いか又は高いかに応じてＵＰ信号又は第１のＤＮ
信号を出力し、第２の位相／周波数比較手段で、分周ク
ロックと基準クロックの位相又は周波数を比較して、分
周クロックの位相が遅れているか又は周波数が低いとき
第２のＤＮ信号を出力するとともに、チャージポンプ手
段で、ＵＰ信号に応じて電流を流出させ、第１のＤＮ信
号に応じて流出電流と同じ大きさの電流を流入させ、第
２のＤＮ信号に応じて上記各電流より大きい電流を流入
させることによって誤差信号を発生し、低域通過ろ波手
段で誤差信号を平滑化して制御電圧を出力して、電圧制
御発振手段で、制御電圧の大小に応じて周波数が高低に
変化する出力クロックを発生するとともに、制御電圧検
出手段で制御電圧が所定値より低くなったとき制御電圧
検出信号を出力して、制御電圧検出信号に応じてチャー
ジポンプ手段で、第２のＤＮ信号に基づく電流の流入を
停止するようにしたので、第２の位相／周波数比較手段
の入力側に基準クロックを分周する分周器がなくても、
デッドロック防止機能を有する逓倍ＰＬＬ回路として正
常に動作することができる。
段の出力クロック信号を分周して分周クロックを生成
し、第１の位相／周波数比較手段で、分周クロックと基
準クロックの位相又は周波数を比較して、分周クロック
の位相が遅れているか又は進んでいるか、あるいは周波
数が低いか又は高いかに応じてＵＰ信号又は第１のＤＮ
信号を出力し、第２の位相／周波数比較手段で、分周ク
ロックと基準クロックの位相又は周波数を比較して、分
周クロックの位相が遅れているか又は周波数が低いとき
第２のＤＮ信号を出力するとともに、チャージポンプ手
段で、ＵＰ信号に応じて電流を流出させ、第１のＤＮ信
号に応じて流出電流と同じ大きさの電流を流入させ、第
２のＤＮ信号に応じて上記各電流より大きい電流を流入
させることによって誤差信号を発生し、低域通過ろ波手
段で誤差信号を平滑化して制御電圧を出力して、電圧制
御発振手段で、制御電圧の大小に応じて周波数が高低に
変化する出力クロックを発生するとともに、制御電圧検
出手段で制御電圧が所定値より低くなったとき制御電圧
検出信号を出力して、制御電圧検出信号に応じてチャー
ジポンプ手段で、第２のＤＮ信号に基づく電流の流入を
停止するようにしたので、第２の位相／周波数比較手段
の入力側に基準クロックを分周する分周器がなくても、
デッドロック防止機能を有する逓倍ＰＬＬ回路として正
常に動作することができる。
【００２８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である逓倍ＰＬＬ回路の
構成を示すブロック図、図２は、本実施例におけるチャ
ージポンプ回路の構成例を示す回路図、図３は、本実施
例における通常動作時の各部信号を示すタイミングチャ
ート（１）、図４は、本実施例における通常動作時の各
部信号を示すタイミングチャート（２）、図５は、本実
施例においてデッドロック状態から抜け出す際の動作を
説明するためのタイミングチャートである。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である逓倍ＰＬＬ回路の
構成を示すブロック図、図２は、本実施例におけるチャ
ージポンプ回路の構成例を示す回路図、図３は、本実施
例における通常動作時の各部信号を示すタイミングチャ
ート（１）、図４は、本実施例における通常動作時の各
部信号を示すタイミングチャート（２）、図５は、本実
施例においてデッドロック状態から抜け出す際の動作を
説明するためのタイミングチャートである。
【００２９】この例の逓倍ＰＬＬ回路は、図１に示すよ
うに、第１の位相／周波数比較器（ＰＦＤ）１１と、チ
ャージポンプ回路（ＣＰ）１２と、低域通過ろ波器（Ｌ
ＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、第１
の分周器（ＤＩＶ）１５と、第２の位相／周波数比較器
（ＰＦＤ）１６と、第２の分周器（ＤＩＶ）１７とから
概略構成されている。これらのうち、第１の位相／周波
数比較器１１，低域通過ろ波器１３，電圧制御発振器１
４は、それぞれ図１２に示された従来の逓倍ＰＬＬ回路
の場合の、位相／周波数比較器１，低域通過ろ波器３，
電圧制御発振器４と同様である。
うに、第１の位相／周波数比較器（ＰＦＤ）１１と、チ
ャージポンプ回路（ＣＰ）１２と、低域通過ろ波器（Ｌ
ＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、第１
の分周器（ＤＩＶ）１５と、第２の位相／周波数比較器
（ＰＦＤ）１６と、第２の分周器（ＤＩＶ）１７とから
概略構成されている。これらのうち、第１の位相／周波
数比較器１１，低域通過ろ波器１３，電圧制御発振器１
４は、それぞれ図１２に示された従来の逓倍ＰＬＬ回路
の場合の、位相／周波数比較器１，低域通過ろ波器３，
電圧制御発振器４と同様である。
【００３０】チャージポンプ回路１２は、入力端子Ｌ
１，Ｌ２に、それぞれ第１の位相／周波数比較器１１か
らのＵＰ１信号とＤＮ１信号を接続され、入力端子Ｌ３
に、第２の位相／周波数比較器１６からのＤＮ２信号を
接続されていて、入力端子Ｌ1のＵＰ１信号と入力端子
Ｌ２のＤＮ１信号と入力端子Ｌ３のＤＮ２信号とに応じ
て、出力端子ｅに誤差信号を発生することによって、電
源から出力端子ｅを経て電流を流出させ、又は出力端子
ｅから接地に電流を流入させる。第１の分周器１５は、
電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫ
を所定分周比で分周して、分周クロック信号ｄｉｖ．Ｃ
ＬＫ１を出力する。第２の分周器１７は、基準クロック
信号ｒｅｆ．ＣＬＫを所定分周比で分周して、分周クロ
ック信号ｄｉｖ．ＣＬＫ２を出力する。第２の位相／周
波数比較器１６は、第１の位相／周波数比較器１１と同
様の構成を有し、入力端子Ｓ１に接続した第１の分周器
１５からの分周クロック信号ｄｉｖ．ＣＬＫ１と、入力
端子Ｓ２に接続した第２の分周器１７からの分周クロッ
ク信号ｄｉｖ．ＣＬＫ２の位相又は周波数を比較するこ
とによって、分周クロック信号ｄｉｖ．ＣＬＫ１の位相
又は周波数が、もう一つの分周クロック信号ｄｉｖ．Ｃ
ＬＫ２の位相より遅れているか又はその周波数より低い
とき、出力端子ｄにＤＮ２信号を出力する。
１，Ｌ２に、それぞれ第１の位相／周波数比較器１１か
らのＵＰ１信号とＤＮ１信号を接続され、入力端子Ｌ３
に、第２の位相／周波数比較器１６からのＤＮ２信号を
接続されていて、入力端子Ｌ1のＵＰ１信号と入力端子
Ｌ２のＤＮ１信号と入力端子Ｌ３のＤＮ２信号とに応じ
て、出力端子ｅに誤差信号を発生することによって、電
源から出力端子ｅを経て電流を流出させ、又は出力端子
ｅから接地に電流を流入させる。第１の分周器１５は、
電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫ
を所定分周比で分周して、分周クロック信号ｄｉｖ．Ｃ
ＬＫ１を出力する。第２の分周器１７は、基準クロック
信号ｒｅｆ．ＣＬＫを所定分周比で分周して、分周クロ
ック信号ｄｉｖ．ＣＬＫ２を出力する。第２の位相／周
波数比較器１６は、第１の位相／周波数比較器１１と同
様の構成を有し、入力端子Ｓ１に接続した第１の分周器
１５からの分周クロック信号ｄｉｖ．ＣＬＫ１と、入力
端子Ｓ２に接続した第２の分周器１７からの分周クロッ
ク信号ｄｉｖ．ＣＬＫ２の位相又は周波数を比較するこ
とによって、分周クロック信号ｄｉｖ．ＣＬＫ１の位相
又は周波数が、もう一つの分周クロック信号ｄｉｖ．Ｃ
ＬＫ２の位相より遅れているか又はその周波数より低い
とき、出力端子ｄにＤＮ２信号を出力する。
【００３１】この例の位相／周波数比較器１１の動作
は、図９に示された従来の位相／周波数比較器１と同様
であって、入力端子Ｓ１に入力される基準クロック信号
ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分
周クロック信号ｄｉｖ．ＣＬＫ１の位相が遅れているか
又は周波数が低いときは、図１１の場合と同様に、基準
クロック信号ｒｅｆ．ＣＬＫの立ち上がりと分周クロッ
ク信号ｄｉｖ．ＣＬＫ１の立ち上がりで発生した下向き
のパルスによって、出力端子ｕにＵＰ１信号が出力され
る。この間、出力端子ｄには、ＤＮ１信号をほとんど無
視できる程度にしか出力しない。また、入力端子Ｓ１に
入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、
入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．Ｃ
ＬＫ１の位相が進んでいるか又は周波数が高いときは、
図１２の場合と同様に、分周クロック信号ｄｉｖ．ＣＬ
Ｋ１の立ち上がりと基準クロック信号ｒｅｆ．ＣＬＫの
立ち上がりで発生した上向きのパルスによって、出力端
子ｄにＤＮ１信号が出力される。この間、出力端子ｕに
は、ＵＰ１信号をほとんど無視できる程度にしか出力し
ない。
は、図９に示された従来の位相／周波数比較器１と同様
であって、入力端子Ｓ１に入力される基準クロック信号
ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分
周クロック信号ｄｉｖ．ＣＬＫ１の位相が遅れているか
又は周波数が低いときは、図１１の場合と同様に、基準
クロック信号ｒｅｆ．ＣＬＫの立ち上がりと分周クロッ
ク信号ｄｉｖ．ＣＬＫ１の立ち上がりで発生した下向き
のパルスによって、出力端子ｕにＵＰ１信号が出力され
る。この間、出力端子ｄには、ＤＮ１信号をほとんど無
視できる程度にしか出力しない。また、入力端子Ｓ１に
入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、
入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．Ｃ
ＬＫ１の位相が進んでいるか又は周波数が高いときは、
図１２の場合と同様に、分周クロック信号ｄｉｖ．ＣＬ
Ｋ１の立ち上がりと基準クロック信号ｒｅｆ．ＣＬＫの
立ち上がりで発生した上向きのパルスによって、出力端
子ｄにＤＮ１信号が出力される。この間、出力端子ｕに
は、ＵＰ１信号をほとんど無視できる程度にしか出力し
ない。
【００３２】また、位相／周波数比較器１６の動作は、
次のようになる。入力端子Ｓ１に入力される分周クロッ
ク信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２に入力
される分周クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れ
ているか又は周波数が低いときは、分周クロック信号ｄ
ｉｖ．ＣＬＫの立ち上がりと分周クロック信号ｄｉｖ．
ＣＬＫ２の立ち上がりで発生した下向きのパルスによっ
て、出力端子ｕにＵＰ２信号が出力される。この間、出
力端子ｄには、ＤＮ２信号をほとんど無視できる程度に
しか出力しない。また、入力端子Ｓ１に入力される分周
クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２
に入力される分周クロック信号ｄｉｖ．ＣＬＫ２の位相
が進んでいるか又は周波数が高いときは、分周クロック
信号ｄｉｖ．ＣＬＫ２の立ち上がりと分周クロック信号
ｄｉｖ．ＣＬＫ１の立ち上がりで発生した上向きのパル
スによって、出力端子ｄにＤＮ２信号が出力される。こ
の間、出力端子ｕには、ＵＰ２信号をほとんど無視でき
る程度にしか出力しない。ただしこの例では、位相／周
波数比較器１６のＵＰ２信号は外部に接続されず、従っ
て、チャージポンプ回路１２に対して入力されない。
次のようになる。入力端子Ｓ１に入力される分周クロッ
ク信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２に入力
される分周クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れ
ているか又は周波数が低いときは、分周クロック信号ｄ
ｉｖ．ＣＬＫの立ち上がりと分周クロック信号ｄｉｖ．
ＣＬＫ２の立ち上がりで発生した下向きのパルスによっ
て、出力端子ｕにＵＰ２信号が出力される。この間、出
力端子ｄには、ＤＮ２信号をほとんど無視できる程度に
しか出力しない。また、入力端子Ｓ１に入力される分周
クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２
に入力される分周クロック信号ｄｉｖ．ＣＬＫ２の位相
が進んでいるか又は周波数が高いときは、分周クロック
信号ｄｉｖ．ＣＬＫ２の立ち上がりと分周クロック信号
ｄｉｖ．ＣＬＫ１の立ち上がりで発生した上向きのパル
スによって、出力端子ｄにＤＮ２信号が出力される。こ
の間、出力端子ｕには、ＵＰ２信号をほとんど無視でき
る程度にしか出力しない。ただしこの例では、位相／周
波数比較器１６のＵＰ２信号は外部に接続されず、従っ
て、チャージポンプ回路１２に対して入力されない。
【００３３】この例のチャージポンプ回路１２は、位相
／周波数比較器１１のＵＰ１信号，ＤＮ１信号と、位相
／周波数比較器１６のＤＮ２信号とに応じて、誤差信号
を発生することによって、低域通過ろ波器１３に対す
る、充電と放電とを行う。以下、チャージポンプ回路１
２の構成と動作を説明する。この例のチャージポンプ回
路１２は、図２に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａ
と、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃとを備えている。
／周波数比較器１１のＵＰ１信号，ＤＮ１信号と、位相
／周波数比較器１６のＤＮ２信号とに応じて、誤差信号
を発生することによって、低域通過ろ波器１３に対す
る、充電と放電とを行う。以下、チャージポンプ回路１
２の構成と動作を説明する。この例のチャージポンプ回
路１２は、図２に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａ
と、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃとを備えている。
【００３４】Ｐ型ＭＯＳＦＥＴ１２Ａは、入力端子Ｌ１
に下向きパルスからなるＵＰ１信号が加えられたとき、
オンになって、電源ＶDDから端子ｅを経て電流を流出さ
せる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入力端子Ｌ２に上向
きパルスからなるＤＮ１信号が加えられたとき、オンに
なって、端子ｅを経て接地に電流を流入させる。また、
Ｎ型ＭＯＳＦＥＴ１２Ｃは、入力端子Ｌ３に上向きパル
スからなるＤＮ２信号が加えられたとき、オンになっ
て、端子ｅを経て接地に電流を流入させる。この際、Ｐ
型ＭＯＳＦＥＴ１２Ａを介して流出する電流値を規定す
る電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ１２Ｂを介して流入
する電流値を規定する電流源Ｉ２とは、その電流値が等
しくなるように構成されている。また、Ｎ型ＭＯＳＦＥ
Ｔ１２Ｃを介して流入する電流値を規定する電流源Ｉ３
は、その電流値が電流源Ｉ２の電流値の任意のｎ倍にな
るように構成されている。具体的には、ＭＯＳＦＥＴの
電流流通能力はその大きさ（ゲート幅）によって定ま
り、通常、Ｐ型ＭＯＳＦＥＴの電流流通能力は、Ｎ型Ｍ
ＯＳＦＥＴに比べて同一形状の場合、ほぼ１／２倍なの
で、同一のゲート長を持つのであれば、例えば電流源Ｉ
１を構成するＰ型ＭＯＳＦＥＴに対して、例えば電流源
Ｉ２を構成するＮ型ＭＯＳＦＥＴのゲート幅をほぼ１／
２倍にし、例えば電流源Ｉ３を構成するＮ型ＭＯＳＦＥ
Ｔのゲート幅をほぼｎ／２倍にすればよい。以降、チャ
ージポンプ回路１２の端子ｅの入出力信号を、誤差信号
と呼ぶ。
に下向きパルスからなるＵＰ１信号が加えられたとき、
オンになって、電源ＶDDから端子ｅを経て電流を流出さ
せる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入力端子Ｌ２に上向
きパルスからなるＤＮ１信号が加えられたとき、オンに
なって、端子ｅを経て接地に電流を流入させる。また、
Ｎ型ＭＯＳＦＥＴ１２Ｃは、入力端子Ｌ３に上向きパル
スからなるＤＮ２信号が加えられたとき、オンになっ
て、端子ｅを経て接地に電流を流入させる。この際、Ｐ
型ＭＯＳＦＥＴ１２Ａを介して流出する電流値を規定す
る電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ１２Ｂを介して流入
する電流値を規定する電流源Ｉ２とは、その電流値が等
しくなるように構成されている。また、Ｎ型ＭＯＳＦＥ
Ｔ１２Ｃを介して流入する電流値を規定する電流源Ｉ３
は、その電流値が電流源Ｉ２の電流値の任意のｎ倍にな
るように構成されている。具体的には、ＭＯＳＦＥＴの
電流流通能力はその大きさ（ゲート幅）によって定ま
り、通常、Ｐ型ＭＯＳＦＥＴの電流流通能力は、Ｎ型Ｍ
ＯＳＦＥＴに比べて同一形状の場合、ほぼ１／２倍なの
で、同一のゲート長を持つのであれば、例えば電流源Ｉ
１を構成するＰ型ＭＯＳＦＥＴに対して、例えば電流源
Ｉ２を構成するＮ型ＭＯＳＦＥＴのゲート幅をほぼ１／
２倍にし、例えば電流源Ｉ３を構成するＮ型ＭＯＳＦＥ
Ｔのゲート幅をほぼｎ／２倍にすればよい。以降、チャ
ージポンプ回路１２の端子ｅの入出力信号を、誤差信号
と呼ぶ。
【００３５】以下、図１乃至図５を参照して、この例の
逓倍ＰＬＬ回路の動作を説明する。図３は、この例の逓
倍ＰＬＬ回路における、通常動作時の各部信号を例示し
たものであって、第２の分周器１７の分周比が２の場合
を示し、第１の分周器１５からの分周クロック信号ｄｉ
ｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬ
Ｋの周波数より低い場合を示している。この場合は、第
１の位相／周波数比較器１１は、入力端子Ｓ１の入力信
号と入力端子Ｓ２の入力信号の位相又は周波数を比較す
るが、入力端子Ｓ１の基準クロック信号ｒｅｆ．ＣＬＫ
に比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．Ｃ
ＬＫ１の位相が遅れているか又は周波数が低いので、Ｕ
Ｐ１信号を発生する。この際、ＤＮ１信号はロウレベル
のままである。また第２の位相／周波数比較器１６も、
入力端子Ｓ１の入力信号と入力端子Ｓ１の入力信号の位
相又は周波数を比較するが、入力端子Ｓ１の分周クロッ
ク信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２の分周
クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れているか又
は周波数が低いので、ＵＰ２信号を発生する。この際、
ＤＮ２信号はロウレベルのままである。第２の位相／周
波数比較器１６のＵＰ２信号は外部に接続されないの
で、チャージポンプ回路１２には、第１の位相／周波数
比較器１１からのＵＰ１信号のみが入力され、これによ
って、電圧制御発振器４の出力クロック信号ＶＣＯ．Ｃ
ＬＫの周波数が上昇するように制御されて、従って、分
周クロック信号ｄｉｖ．ＣＬＫ１の周波数も上昇し、基
準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するよう
に、電圧制御発振器４の発振周波数の制御が行われる。
逓倍ＰＬＬ回路の動作を説明する。図３は、この例の逓
倍ＰＬＬ回路における、通常動作時の各部信号を例示し
たものであって、第２の分周器１７の分周比が２の場合
を示し、第１の分周器１５からの分周クロック信号ｄｉ
ｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬ
Ｋの周波数より低い場合を示している。この場合は、第
１の位相／周波数比較器１１は、入力端子Ｓ１の入力信
号と入力端子Ｓ２の入力信号の位相又は周波数を比較す
るが、入力端子Ｓ１の基準クロック信号ｒｅｆ．ＣＬＫ
に比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．Ｃ
ＬＫ１の位相が遅れているか又は周波数が低いので、Ｕ
Ｐ１信号を発生する。この際、ＤＮ１信号はロウレベル
のままである。また第２の位相／周波数比較器１６も、
入力端子Ｓ１の入力信号と入力端子Ｓ１の入力信号の位
相又は周波数を比較するが、入力端子Ｓ１の分周クロッ
ク信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２の分周
クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れているか又
は周波数が低いので、ＵＰ２信号を発生する。この際、
ＤＮ２信号はロウレベルのままである。第２の位相／周
波数比較器１６のＵＰ２信号は外部に接続されないの
で、チャージポンプ回路１２には、第１の位相／周波数
比較器１１からのＵＰ１信号のみが入力され、これによ
って、電圧制御発振器４の出力クロック信号ＶＣＯ．Ｃ
ＬＫの周波数が上昇するように制御されて、従って、分
周クロック信号ｄｉｖ．ＣＬＫ１の周波数も上昇し、基
準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するよう
に、電圧制御発振器４の発振周波数の制御が行われる。
【００３６】図４は、この例の逓倍ＰＬＬ回路におけ
る、通常動作時の各部信号を例示したものであって、第
２の分周器１６の分周比が２の場合を示し、第１の分周
器１１からの分周クロック信号ｄｉｖ．ＣＬＫ１の周波
数が基準クロック信号ｒｅｆ．ＣＬＫの周波数より高い
場合を示している。この場合は、第１の位相／周波数比
較器１１は、入力端子Ｓ１の入力信号と入力端子Ｓ２の
入力信号の位相又は周波数を比較するが、入力端子Ｓ１
の基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子
Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ１の位相が進ん
でいるか又は周波数が高いので、ＤＮ１信号を発生す
る。この際、ＵＰ１信号はハイレベルのままである。ま
た第２の位相／周波数比較器１６は、入力端子Ｓ１の入
力信号と入力端子Ｓ２の入力信号の位相又は周波数を比
較するが、入力端子Ｓ１の分周クロック信号ｄｉｖ．Ｃ
ＬＫ１に比べて、入力端子Ｓ２の分周クロック信号ｄｉ
ｖ．ＣＬＫ２の位相が遅れているか又は周波数が低いの
で、ＵＰ２信号を発生する。この際、ＤＮ２信号はロウ
レベルのままである。第２の位相／周波数比較器１６の
ＵＰ２信号は外部に接続されないので、チャージポンプ
回路２には、第１の位相／周波数比較器１１からのＤＮ
１信号のみが入力され、これによって、電圧制御発振器
４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下す
るように制御され、従って、分周クロック信号ｄｉｖ．
ＣＬＫ１の周波数も低下して、基準クロック信号ｒｅ
ｆ．ＣＬＫの周波数に追従するように、電圧制御発振器
４の発振周波数の制御が行われる。
る、通常動作時の各部信号を例示したものであって、第
２の分周器１６の分周比が２の場合を示し、第１の分周
器１１からの分周クロック信号ｄｉｖ．ＣＬＫ１の周波
数が基準クロック信号ｒｅｆ．ＣＬＫの周波数より高い
場合を示している。この場合は、第１の位相／周波数比
較器１１は、入力端子Ｓ１の入力信号と入力端子Ｓ２の
入力信号の位相又は周波数を比較するが、入力端子Ｓ１
の基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子
Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ１の位相が進ん
でいるか又は周波数が高いので、ＤＮ１信号を発生す
る。この際、ＵＰ１信号はハイレベルのままである。ま
た第２の位相／周波数比較器１６は、入力端子Ｓ１の入
力信号と入力端子Ｓ２の入力信号の位相又は周波数を比
較するが、入力端子Ｓ１の分周クロック信号ｄｉｖ．Ｃ
ＬＫ１に比べて、入力端子Ｓ２の分周クロック信号ｄｉ
ｖ．ＣＬＫ２の位相が遅れているか又は周波数が低いの
で、ＵＰ２信号を発生する。この際、ＤＮ２信号はロウ
レベルのままである。第２の位相／周波数比較器１６の
ＵＰ２信号は外部に接続されないので、チャージポンプ
回路２には、第１の位相／周波数比較器１１からのＤＮ
１信号のみが入力され、これによって、電圧制御発振器
４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下す
るように制御され、従って、分周クロック信号ｄｉｖ．
ＣＬＫ１の周波数も低下して、基準クロック信号ｒｅ
ｆ．ＣＬＫの周波数に追従するように、電圧制御発振器
４の発振周波数の制御が行われる。
【００３７】図５は、この例の逓倍ＰＬＬ回路におけ
る、デッドロック状態から抜け出す際の動作を示したも
のであって、第１の分周器１５の分周比が８であり、第
２の分周器１７の分周比が２である場合を例示してい
る。図１に示された逓倍ＰＬＬ回路において、例えばな
んらかの原因で基準クロック信号ｒｅｆ．ＣＬＫの周波
数が異常に上昇したために、出力クロック信号ＶＣＯ．
ＣＬＫの周波数が上昇して、第１の分周器１５からの分
周クロック信号ｄｉｖ．ＣＬＫ１が出力されなくなった
場合、出力クロック信号ＶＣＯ．ＣＬＫは極限まで上昇
してデッドロック状態に陥る。この場合は、図５に示す
ように、分周クロック信号ｄｉｖ．ＣＬＫ１が出力され
ないため、第１の位相／周波数比較器１１からＵＰ１信
号が出力され続けるが、これと同時に第２の位相／周波
数比較器１６からＤＮ２信号が出力され続ける。この場
合、チャージポンプ回路１２の端子ｅにおける、ＵＰ１
信号に対応するＰ型ＭＯＳＦＥＴ１２Ａを介する流出電
流に対して、ＤＮ２信号に対応するＮ型ＭＯＳＦＥＴ１
２Ｃを介する流入電流はｎ倍なので、誤差信号は流入分
が優勢になる。従って、低域通過ろ波器１３から出力さ
れる制御電圧は急速に低下して、電圧制御発振器１４の
出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下するの
で、第１の分周器１５が分周器として動作できるように
なり、ＰＬＬとしての帰還ループが成立して、逓倍ＰＬ
Ｌ回路はデッドロック状態から抜け出し、基準クロック
信号ｒｅｆ．ＣＬＫの周波数が正常に戻ったとき正常動
作状態となる。
る、デッドロック状態から抜け出す際の動作を示したも
のであって、第１の分周器１５の分周比が８であり、第
２の分周器１７の分周比が２である場合を例示してい
る。図１に示された逓倍ＰＬＬ回路において、例えばな
んらかの原因で基準クロック信号ｒｅｆ．ＣＬＫの周波
数が異常に上昇したために、出力クロック信号ＶＣＯ．
ＣＬＫの周波数が上昇して、第１の分周器１５からの分
周クロック信号ｄｉｖ．ＣＬＫ１が出力されなくなった
場合、出力クロック信号ＶＣＯ．ＣＬＫは極限まで上昇
してデッドロック状態に陥る。この場合は、図５に示す
ように、分周クロック信号ｄｉｖ．ＣＬＫ１が出力され
ないため、第１の位相／周波数比較器１１からＵＰ１信
号が出力され続けるが、これと同時に第２の位相／周波
数比較器１６からＤＮ２信号が出力され続ける。この場
合、チャージポンプ回路１２の端子ｅにおける、ＵＰ１
信号に対応するＰ型ＭＯＳＦＥＴ１２Ａを介する流出電
流に対して、ＤＮ２信号に対応するＮ型ＭＯＳＦＥＴ１
２Ｃを介する流入電流はｎ倍なので、誤差信号は流入分
が優勢になる。従って、低域通過ろ波器１３から出力さ
れる制御電圧は急速に低下して、電圧制御発振器１４の
出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下するの
で、第１の分周器１５が分周器として動作できるように
なり、ＰＬＬとしての帰還ループが成立して、逓倍ＰＬ
Ｌ回路はデッドロック状態から抜け出し、基準クロック
信号ｒｅｆ．ＣＬＫの周波数が正常に戻ったとき正常動
作状態となる。
【００３８】このように、この例の逓倍ＰＬＬ回路で
は、第１の位相／周波数比較器１１と第１の分周器１５
とを有する従来の逓倍ＰＬＬ回路に、第２の位相／周波
数比較器１６と第２の分周器１７とを付加したので、出
力クロック信号ＶＣＯ．ＣＬＫの周波数が異常に上昇し
て、第１の分周器１５からの分周クロック信号ｄｉｖ．
ＣＬＫ１が出力されなくなったために、デッドロック状
態に陥った場合でも、急速に出力クロック信号ＶＣＯ．
ＣＬＫの周波数を低下させて、迅速にデッドロック状態
から回復することができる。
は、第１の位相／周波数比較器１１と第１の分周器１５
とを有する従来の逓倍ＰＬＬ回路に、第２の位相／周波
数比較器１６と第２の分周器１７とを付加したので、出
力クロック信号ＶＣＯ．ＣＬＫの周波数が異常に上昇し
て、第１の分周器１５からの分周クロック信号ｄｉｖ．
ＣＬＫ１が出力されなくなったために、デッドロック状
態に陥った場合でも、急速に出力クロック信号ＶＣＯ．
ＣＬＫの周波数を低下させて、迅速にデッドロック状態
から回復することができる。
【００３９】◇第２実施例 図６は、この発明の第２実施例である逓倍ＰＬＬ回路に
おける、チャージポンプ回路の構成を示す回路図であ
る。この例の逓倍ＰＬＬ回路の全体構成は、図１に示さ
れたものと同じであるが、チャージポンプ回路の構成だ
けが異なっている。この例の逓倍ＰＬＬ回路におけるチ
ャージポンプ回路１２１は、図６に示すように、Ｐ型Ｍ
ＯＳＦＥＴ１２Ａと、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃ
と、Ｐ型ＭＯＳＦＥＴ１２Ｄとを備えている。
おける、チャージポンプ回路の構成を示す回路図であ
る。この例の逓倍ＰＬＬ回路の全体構成は、図１に示さ
れたものと同じであるが、チャージポンプ回路の構成だ
けが異なっている。この例の逓倍ＰＬＬ回路におけるチ
ャージポンプ回路１２１は、図６に示すように、Ｐ型Ｍ
ＯＳＦＥＴ１２Ａと、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃ
と、Ｐ型ＭＯＳＦＥＴ１２Ｄとを備えている。
【００４０】Ｐ型ＭＯＳＦＥＴ１２Ａは、入力端子Ｌ１
に下向きパルスからなるＵＰ１信号が加えられたときオ
ンになって、電源ＶDDから端子ｅを経て電流源Ｉ１で定
まる電流を流出させる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入
力端子Ｌ２に上向きパルスからなるＤＮ１信号が加えら
れたときオンになって、端子ｅを経て接地に電流源Ｉ２
で定まる電流を流入させる。また、Ｎ型ＭＯＳＦＥＴ１
２Ｃは、入力端子Ｌ３に上向きパルスからなるＤＮ２信
号が加えられたときオンになって、端子ｅを経て接地に
電流源Ｉ３で定まる電流を流入させる。電流源Ｉ１は、
電流源Ｉ２と電流値が等しく、電流源Ｉ３は、その電流
値が電流源Ｉ２の電流値の任意のｎ倍になるように構成
されている。以上の構成は、図２に示された第１実施例
のチャージポンプ回路１２と同じであるが、この例のチ
ャージポンプ回路１２１では、さらに、電源ＶDDからＰ
型ＭＯＳＦＥＴ１２Ａを経て、端子ｅとＮ型ＭＯＳＦＥ
Ｔ１２Ｂの接続点Ａに至る経路に、Ｐ型ＭＯＳＦＥＴ１
２Ｄが挿入されている。
に下向きパルスからなるＵＰ１信号が加えられたときオ
ンになって、電源ＶDDから端子ｅを経て電流源Ｉ１で定
まる電流を流出させる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入
力端子Ｌ２に上向きパルスからなるＤＮ１信号が加えら
れたときオンになって、端子ｅを経て接地に電流源Ｉ２
で定まる電流を流入させる。また、Ｎ型ＭＯＳＦＥＴ１
２Ｃは、入力端子Ｌ３に上向きパルスからなるＤＮ２信
号が加えられたときオンになって、端子ｅを経て接地に
電流源Ｉ３で定まる電流を流入させる。電流源Ｉ１は、
電流源Ｉ２と電流値が等しく、電流源Ｉ３は、その電流
値が電流源Ｉ２の電流値の任意のｎ倍になるように構成
されている。以上の構成は、図２に示された第１実施例
のチャージポンプ回路１２と同じであるが、この例のチ
ャージポンプ回路１２１では、さらに、電源ＶDDからＰ
型ＭＯＳＦＥＴ１２Ａを経て、端子ｅとＮ型ＭＯＳＦＥ
Ｔ１２Ｂの接続点Ａに至る経路に、Ｐ型ＭＯＳＦＥＴ１
２Ｄが挿入されている。
【００４１】以下、この例のチャージポンプ回路１２１
の動作を説明する。第２の位相／周波数比較器１６から
のＤＮ２信号によって、Ｎ型ＭＯＳＦＥＴ１２Ｃがオン
になったとき、Ｐ型ＭＯＳＦＥＴ１２Ｄはオフになるの
で、電源ＶDDからＰ型ＭＯＳＦＥＴ１２Ａを経て接続点
Ａに至る経路は遮断される。逓倍ＰＬＬ回路がデッドロ
ック状態になったとき、図５に示されるように、第１の
位相／周波数比較器１１のＵＰ１信号と、第２の位相／
周波数比較器１６のＤＮ２信号とが同時に出力されるの
で、図２に示された第１実施例のチャージポンプ回路１
２では、デッドロック状態で、電源ＶDDからＰ型ＭＯＳ
ＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２Ｃを経て接地に対
して貫通電流が流れるが、この例のチャージポンプ回路
１２１では、デッドロック状態でＰ型ＭＯＳＦＥＴ１２
Ｄがオフになるので、電源ＶDDから接地に流れる貫通電
流は発生しない。
の動作を説明する。第２の位相／周波数比較器１６から
のＤＮ２信号によって、Ｎ型ＭＯＳＦＥＴ１２Ｃがオン
になったとき、Ｐ型ＭＯＳＦＥＴ１２Ｄはオフになるの
で、電源ＶDDからＰ型ＭＯＳＦＥＴ１２Ａを経て接続点
Ａに至る経路は遮断される。逓倍ＰＬＬ回路がデッドロ
ック状態になったとき、図５に示されるように、第１の
位相／周波数比較器１１のＵＰ１信号と、第２の位相／
周波数比較器１６のＤＮ２信号とが同時に出力されるの
で、図２に示された第１実施例のチャージポンプ回路１
２では、デッドロック状態で、電源ＶDDからＰ型ＭＯＳ
ＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２Ｃを経て接地に対
して貫通電流が流れるが、この例のチャージポンプ回路
１２１では、デッドロック状態でＰ型ＭＯＳＦＥＴ１２
Ｄがオフになるので、電源ＶDDから接地に流れる貫通電
流は発生しない。
【００４２】このように、この例の逓倍ＰＬＬ回路で
は、電源ＶDDから端子ｅに電流を流出させるＰ型ＭＯＳ
ＦＥＴ１２Ａと直列に、デッドロック時、オフになるＰ
型ＭＯＳＦＥＴ１２Ｄを設けたので、デッドロック状態
でも電源ＶDDから接地に流れる貫通電流は発生せず、従
って、チャージポンプ回路の消費電流を低減するととも
に、回路素子を保護することができる。
は、電源ＶDDから端子ｅに電流を流出させるＰ型ＭＯＳ
ＦＥＴ１２Ａと直列に、デッドロック時、オフになるＰ
型ＭＯＳＦＥＴ１２Ｄを設けたので、デッドロック状態
でも電源ＶDDから接地に流れる貫通電流は発生せず、従
って、チャージポンプ回路の消費電流を低減するととも
に、回路素子を保護することができる。
【００４３】次に、図１に示された逓倍ＰＬＬ回路にお
いて、第２の分周器１７の分周比が１の場合（第２の分
周器１７を有しない場合）について説明する。図１に示
された逓倍ＰＬＬ回路において、第２の分周器１７がな
い場合の動作は、第１の分周器１５の分周クロック信号
ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅ
ｆ．ＣＬＫの周波数に比べて高い場合と低い場合とで異
なっている。分周クロック信号ｄｉｖ．ＣＬＫ１の周波
数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べ
て高い場合には、第１の位相／周波数比較器１１から、
ＤＮ１信号が出力される。一方、第１の位相／周波数比
較器１６からは、ＵＰ２信号が発生するが、ＵＰ２信号
は逓倍ＰＬＬ回路の動作に影響を与えない。従って、チ
ャージポンプ回路１２は、ＤＮ１信号のみが入力される
ので、電圧制御発振器１４に対する制御電圧を低下させ
るように動作し、その結果、電圧制御発振器４の出力ク
ロック信号ＶＣＯ．ＣＬＫの周波数が低下し、分周クロ
ック信号ｄｉｖ．ＣＬＫ１も低下するので、分周クロッ
ク信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒ
ｅｆ．ＣＬＫの周波数に追従するように正常動作が行わ
れる。
いて、第２の分周器１７の分周比が１の場合（第２の分
周器１７を有しない場合）について説明する。図１に示
された逓倍ＰＬＬ回路において、第２の分周器１７がな
い場合の動作は、第１の分周器１５の分周クロック信号
ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅ
ｆ．ＣＬＫの周波数に比べて高い場合と低い場合とで異
なっている。分周クロック信号ｄｉｖ．ＣＬＫ１の周波
数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べ
て高い場合には、第１の位相／周波数比較器１１から、
ＤＮ１信号が出力される。一方、第１の位相／周波数比
較器１６からは、ＵＰ２信号が発生するが、ＵＰ２信号
は逓倍ＰＬＬ回路の動作に影響を与えない。従って、チ
ャージポンプ回路１２は、ＤＮ１信号のみが入力される
ので、電圧制御発振器１４に対する制御電圧を低下させ
るように動作し、その結果、電圧制御発振器４の出力ク
ロック信号ＶＣＯ．ＣＬＫの周波数が低下し、分周クロ
ック信号ｄｉｖ．ＣＬＫ１も低下するので、分周クロッ
ク信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒ
ｅｆ．ＣＬＫの周波数に追従するように正常動作が行わ
れる。
【００４４】一方、分周クロック信号ｄｉｖ．ＣＬＫ１
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて低い場合には、第１の位相／周波数比較器１１
から、ＵＰ１信号が出力される。一方、第２の位相／周
波数比較器１６からは、ＤＮ２信号が出力される。この
状態では、チャージポンプ回路１２は端子ｅに、ＵＰ１
信号に基づく流出電流とＤＮ２信号に基づく流入信号と
が生じるが、ＵＰ１信号に基づく流出電流よりも、ＤＮ
２信号に基づく流入信号の方が大きいので、チャージポ
ンプ回路１２は、全体として電圧制御発振器１４に対す
る制御電圧を低下させるように動作する。その結果、電
圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの
周波数はさらに低下し、分周クロック信号ｄｉｖ．ＣＬ
Ｋ１も低下するので、分周クロック信号ｄｉｖ．ＣＬＫ
１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数
に追従することができない異常動作状態となる。
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて低い場合には、第１の位相／周波数比較器１１
から、ＵＰ１信号が出力される。一方、第２の位相／周
波数比較器１６からは、ＤＮ２信号が出力される。この
状態では、チャージポンプ回路１２は端子ｅに、ＵＰ１
信号に基づく流出電流とＤＮ２信号に基づく流入信号と
が生じるが、ＵＰ１信号に基づく流出電流よりも、ＤＮ
２信号に基づく流入信号の方が大きいので、チャージポ
ンプ回路１２は、全体として電圧制御発振器１４に対す
る制御電圧を低下させるように動作する。その結果、電
圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの
周波数はさらに低下し、分周クロック信号ｄｉｖ．ＣＬ
Ｋ１も低下するので、分周クロック信号ｄｉｖ．ＣＬＫ
１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数
に追従することができない異常動作状態となる。
【００４５】このように、図１に示された逓倍ＰＬＬ回
路において、第２の分周器１７がない場合には、そのま
までは安定に動作することができないが、適当な付加的
回路を用いることによって、正常動作させることができ
る。以下、この場合の実施例を説明する。
路において、第２の分周器１７がない場合には、そのま
までは安定に動作することができないが、適当な付加的
回路を用いることによって、正常動作させることができ
る。以下、この場合の実施例を説明する。
【００４６】◇第３実施例 図７は、この発明の第３実施例である逓倍ＰＬＬ回路の
構成を示すブロック図、図８は、本実施例におけるチャ
ージポンプ回路の構成例を示す回路図である。この例の
逓倍ＰＬＬ回路は、図７に示すように、第１の位相／周
波数比較器（ＰＦＤ）１１と、チャージポンプ回路（Ｃ
Ｐ）１２２と、低域通過ろ波器（ＬＰＦ）１３と、電圧
制御発振器（ＶＣＯ）１４と、分周器（ＤＩＶ）１５
と、第２の位相／周波数比較器（ＰＦＤ）１６と、制御
電圧検出回路１８とから概略構成されている。これらの
うち、第１の位相／周波数比較器１１，低域通過ろ波器
１３，電圧制御発振器１４，分周器１５，第２の位相／
周波数比較器１６は、それぞれ図１に示された第１実施
例の逓倍ＰＬＬ回路の場合と同様である。
構成を示すブロック図、図８は、本実施例におけるチャ
ージポンプ回路の構成例を示す回路図である。この例の
逓倍ＰＬＬ回路は、図７に示すように、第１の位相／周
波数比較器（ＰＦＤ）１１と、チャージポンプ回路（Ｃ
Ｐ）１２２と、低域通過ろ波器（ＬＰＦ）１３と、電圧
制御発振器（ＶＣＯ）１４と、分周器（ＤＩＶ）１５
と、第２の位相／周波数比較器（ＰＦＤ）１６と、制御
電圧検出回路１８とから概略構成されている。これらの
うち、第１の位相／周波数比較器１１，低域通過ろ波器
１３，電圧制御発振器１４，分周器１５，第２の位相／
周波数比較器１６は、それぞれ図１に示された第１実施
例の逓倍ＰＬＬ回路の場合と同様である。
【００４７】制御電圧検出回路１８は、電圧制御発振器
１４に対する制御電圧が、所定電圧より低下したことを
検出して、制御電圧検出信号をオン（ハイレベル）にす
る。チャージポンプ回路１２２は、入力端子Ｌ１におけ
るＵＰ１信号によって端子ｅから電流を流出させ、入力
端子Ｌ２のＤＮ１信号又はＬ３におけるＤＮ２信号によ
って、端子ｅから電流を流入させるように誤差信号を発
生する点は、第１実施例の場合のチャージポンプ回路１
２と同様であるが、入力端子Ｌ４における制御電圧検出
信号がオンになったとき、第２の位相／周波数比較器１
６からのＤＮ２信号に基づく誤差信号による、端子ｅか
らの電流の流入を停止させる点が異なっている。
１４に対する制御電圧が、所定電圧より低下したことを
検出して、制御電圧検出信号をオン（ハイレベル）にす
る。チャージポンプ回路１２２は、入力端子Ｌ１におけ
るＵＰ１信号によって端子ｅから電流を流出させ、入力
端子Ｌ２のＤＮ１信号又はＬ３におけるＤＮ２信号によ
って、端子ｅから電流を流入させるように誤差信号を発
生する点は、第１実施例の場合のチャージポンプ回路１
２と同様であるが、入力端子Ｌ４における制御電圧検出
信号がオンになったとき、第２の位相／周波数比較器１
６からのＤＮ２信号に基づく誤差信号による、端子ｅか
らの電流の流入を停止させる点が異なっている。
【００４８】この例のチャージポンプ回路１２２は、図
８に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａと、Ｎ型ＭＯ
ＳＦＥＴ１２Ｂ，１２Ｃと、Ｐ型ＭＯＳＦＥＴ１２Ｅと
を備えている。この例のチャージポンプ回路１２２にお
いて、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２
Ｂ，１２Ｃの構成は、図２に示された第１実施例の場合
と同様であり、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦ
ＥＴ１２Ｂ，１２Ｃにそれぞれ付随する電流源Ｉ１，Ｉ
２，Ｉ３の構成も同様であるが、端子ｅとＮ型ＭＯＳＦ
ＥＴ１２Ｃとの間に、Ｐ型ＭＯＳＦＥＴ１２Ｅを挿入さ
れていて、外部からの制御電圧検出信号がオフ（ロウレ
ベル）のとき、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｃとを接
続し、制御電圧検出信号がオンのとき、端子ｅとＮ型Ｍ
ＯＳＦＥＴ１２Ｃとを切り離すようになっている点が異
なっている。
８に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａと、Ｎ型ＭＯ
ＳＦＥＴ１２Ｂ，１２Ｃと、Ｐ型ＭＯＳＦＥＴ１２Ｅと
を備えている。この例のチャージポンプ回路１２２にお
いて、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２
Ｂ，１２Ｃの構成は、図２に示された第１実施例の場合
と同様であり、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦ
ＥＴ１２Ｂ，１２Ｃにそれぞれ付随する電流源Ｉ１，Ｉ
２，Ｉ３の構成も同様であるが、端子ｅとＮ型ＭＯＳＦ
ＥＴ１２Ｃとの間に、Ｐ型ＭＯＳＦＥＴ１２Ｅを挿入さ
れていて、外部からの制御電圧検出信号がオフ（ロウレ
ベル）のとき、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｃとを接
続し、制御電圧検出信号がオンのとき、端子ｅとＮ型Ｍ
ＯＳＦＥＴ１２Ｃとを切り離すようになっている点が異
なっている。
【００４９】以下、図７，図８を参照して、この例の逓
倍ＰＬＬ回路の動作を説明する。図７に示された逓倍Ｐ
ＬＬ回路において、分周クロック信号ｄｉｖ．ＣＬＫ１
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて高い場合には、第１の位相／周波数比較器１１
からはＤＮ１信号が出力され、第２の位相／周波数比較
器１６からはＤＮ２信号が出力されないので、チャージ
ポンプ回路１２２には、入力端子Ｌ２にＤＮ１信号のみ
が入力されて、端子ｅにＤＮ１信号に基づく流入電流が
生じて、電圧制御発振器１４に対する制御電圧を低下さ
せるように動作し、従って、電圧制御発振器１４の出力
クロック信号ＶＣＯ．ＣＬＫの周波数が低下するように
制御されて、分周クロック信号ｄｉｖ．ＣＬＫ１も低下
するので、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数
が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従す
るように制御が行われる。
倍ＰＬＬ回路の動作を説明する。図７に示された逓倍Ｐ
ＬＬ回路において、分周クロック信号ｄｉｖ．ＣＬＫ１
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて高い場合には、第１の位相／周波数比較器１１
からはＤＮ１信号が出力され、第２の位相／周波数比較
器１６からはＤＮ２信号が出力されないので、チャージ
ポンプ回路１２２には、入力端子Ｌ２にＤＮ１信号のみ
が入力されて、端子ｅにＤＮ１信号に基づく流入電流が
生じて、電圧制御発振器１４に対する制御電圧を低下さ
せるように動作し、従って、電圧制御発振器１４の出力
クロック信号ＶＣＯ．ＣＬＫの周波数が低下するように
制御されて、分周クロック信号ｄｉｖ．ＣＬＫ１も低下
するので、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数
が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従す
るように制御が行われる。
【００５０】一方、分周クロック信号ｄｉｖ．ＣＬＫ１
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて低い場合には、第１の位相／周波数比較器１１
からはＵＰ１信号が出力され、第２の位相／周波数比較
器１６からは、ＤＮ２信号が出力されるので、チャージ
ポンプ回路１２２には入力端子Ｌ１にＵＰ１信号が入力
されるとともに、入力端子Ｌ３にＤＮ２信号が入力され
て、端子ｅにＵＰ１信号に基づく流出電流とＤＮ２信号
に基づく流入信号とが生じる。この場合、ＵＰ１信号に
基づく流出電流よりも、ＤＮ２信号に基づく流入電流の
方が大きいので、チャージポンプ回路１２２は、全体と
して電圧制御発振器１４に対する制御電圧を低下させる
ように動作し、従って、電圧制御発振器１４の出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数はさらに低下しようと
する。このとき、制御電圧検出回路１８は、電圧制御発
振器１４の制御電圧が所定の下限値より低下したことを
検出して、入力端子Ｌ４における制御電圧検出信号をオ
ンにするので、チャージポンプ回路１２２において、Ｐ
型ＭＯＳＦＥＴ１２Ｅがオフになって、端子ｅにおける
ＤＮ２信号に基づく流入電流が阻止される。従って、チ
ャージポンプ回路１２２は、ＵＰ１信号に基づく流出電
流のみによって、電圧制御発振器１４に対する制御電圧
を上昇させるように動作するので、電圧制御発振器１４
の出力クロック信号ＶＣＯ．ＣＬＫの周波数は上昇し、
逓倍ＰＬＬ回路が、異常動作状態に陥ることが防止され
る。
の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数
に比べて低い場合には、第１の位相／周波数比較器１１
からはＵＰ１信号が出力され、第２の位相／周波数比較
器１６からは、ＤＮ２信号が出力されるので、チャージ
ポンプ回路１２２には入力端子Ｌ１にＵＰ１信号が入力
されるとともに、入力端子Ｌ３にＤＮ２信号が入力され
て、端子ｅにＵＰ１信号に基づく流出電流とＤＮ２信号
に基づく流入信号とが生じる。この場合、ＵＰ１信号に
基づく流出電流よりも、ＤＮ２信号に基づく流入電流の
方が大きいので、チャージポンプ回路１２２は、全体と
して電圧制御発振器１４に対する制御電圧を低下させる
ように動作し、従って、電圧制御発振器１４の出力クロ
ック信号ＶＣＯ．ＣＬＫの周波数はさらに低下しようと
する。このとき、制御電圧検出回路１８は、電圧制御発
振器１４の制御電圧が所定の下限値より低下したことを
検出して、入力端子Ｌ４における制御電圧検出信号をオ
ンにするので、チャージポンプ回路１２２において、Ｐ
型ＭＯＳＦＥＴ１２Ｅがオフになって、端子ｅにおける
ＤＮ２信号に基づく流入電流が阻止される。従って、チ
ャージポンプ回路１２２は、ＵＰ１信号に基づく流出電
流のみによって、電圧制御発振器１４に対する制御電圧
を上昇させるように動作するので、電圧制御発振器１４
の出力クロック信号ＶＣＯ．ＣＬＫの周波数は上昇し、
逓倍ＰＬＬ回路が、異常動作状態に陥ることが防止され
る。
【００５１】この例の逓倍ＰＬＬ回路において、基準ク
ロック信号ｒｅｆ．ＣＬＫの周波数が異常に上昇したた
めに、デッドロック状態に陥った場合には、電圧制御発
振器１４の制御電圧が所定の下限値より高い状態にあ
り、制御電圧検出回路１８は入力端子Ｌ４における制御
電圧信号をオンにするので、第２の位相／周波数比較器
１６からＤＮ２信号が出力されることによって、デッド
ロック状態から回復できることは、第１実施例の場合と
同様である。
ロック信号ｒｅｆ．ＣＬＫの周波数が異常に上昇したた
めに、デッドロック状態に陥った場合には、電圧制御発
振器１４の制御電圧が所定の下限値より高い状態にあ
り、制御電圧検出回路１８は入力端子Ｌ４における制御
電圧信号をオンにするので、第２の位相／周波数比較器
１６からＤＮ２信号が出力されることによって、デッド
ロック状態から回復できることは、第１実施例の場合と
同様である。
【００５２】このように、この例の逓倍ＰＬＬ回路で
は、電圧制御発振器１４の制御電圧の低下を検出して、
第２の位相／周波数比較器１６からのＤＮ２信号に基づ
く、チャージポンプ回路に対する流入電流を阻止するよ
うにしたので、第２の位相／周波数比較器１６の入力側
に基準クロック信号ｒｅｆ．ＣＬＫに対する分周器がな
くても、正常に動作することができる。
は、電圧制御発振器１４の制御電圧の低下を検出して、
第２の位相／周波数比較器１６からのＤＮ２信号に基づ
く、チャージポンプ回路に対する流入電流を阻止するよ
うにしたので、第２の位相／周波数比較器１６の入力側
に基準クロック信号ｒｅｆ．ＣＬＫに対する分周器がな
くても、正常に動作することができる。
【００５３】以上、この発明の実施の形態を図面により
詳述してきたが、具体的な構成はこの実施の形態に限ら
れたものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。例えば、
第３実施例に示された制御電圧検出回路１８が、制御電
圧検出信号の発生にヒステリシス特性を有し、制御電圧
が第１の所定電圧以下になったとき、制御電圧検出信号
をオンにするが、制御電圧が回復したときは、制御電圧
検出信号が直ちにオフに戻らずにオンの状態を保持し、
制御電圧が第１の所定電圧より高い第２の所定電圧を超
えたときはじめてオフに戻るとともに、制御電圧が再び
低下して第１の所定電圧になるまでは、オフの状態を保
持することによって、制御電圧の検出に基づく、チャー
ジポンプ回路１２２の誤差信号出力の制御をより安定化
することができる。また、第３実施例の場合に、第２実
施例の場合と同様に、チャージポンプ回路１２２におい
で、Ｐ型ＭＯＳＦＥＴ１２Ａと直列に、デッドロック
時、オフになるＰ型ＭＯＳＦＥＴを設けることによっ
て、デッドロック状態で、電源ＶDDから接地に流れる貫
通電流が生じないようにして、チャージポンプ回路の消
費電流を低減するとともに、回路素子を保護することが
できる。
詳述してきたが、具体的な構成はこの実施の形態に限ら
れたものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。例えば、
第３実施例に示された制御電圧検出回路１８が、制御電
圧検出信号の発生にヒステリシス特性を有し、制御電圧
が第１の所定電圧以下になったとき、制御電圧検出信号
をオンにするが、制御電圧が回復したときは、制御電圧
検出信号が直ちにオフに戻らずにオンの状態を保持し、
制御電圧が第１の所定電圧より高い第２の所定電圧を超
えたときはじめてオフに戻るとともに、制御電圧が再び
低下して第１の所定電圧になるまでは、オフの状態を保
持することによって、制御電圧の検出に基づく、チャー
ジポンプ回路１２２の誤差信号出力の制御をより安定化
することができる。また、第３実施例の場合に、第２実
施例の場合と同様に、チャージポンプ回路１２２におい
で、Ｐ型ＭＯＳＦＥＴ１２Ａと直列に、デッドロック
時、オフになるＰ型ＭＯＳＦＥＴを設けることによっ
て、デッドロック状態で、電源ＶDDから接地に流れる貫
通電流が生じないようにして、チャージポンプ回路の消
費電流を低減するとともに、回路素子を保護することが
できる。
【００５４】
【発明の効果】以上説明したように、この発明の逓倍Ｐ
ＬＬ回路によれば、第１の位相／周波数比較器で、基準
クロックと電圧制御発振器出力クロックを分周した第１
の分周クロックの位相又は周波数を比較して、この分周
クロックの位相が遅れいてるか又は進んでいるか、ある
いは周波数が低いか又は高いかに応じて発生したＵＰ信
号又はＤＮ信号によって電圧制御発振器の制御電圧を変
化させる帰還制御を行って、分周クロック周波数を基準
クロックに追従させる逓倍ＰＬＬ回路に対して、第２の
位相／周波数比較器を設け、第１の分周クロックと基準
クロック又は基準クロックを分周した第２の分周クロッ
クの位相又は周波数を比較して、デッドロック状態にな
ったとき、第１の分周クロックが出力されなくなること
によって、第２のＤＮ信号を出力し、このＤＮ信号によ
って制御電圧を引き下げて電圧制御発振器の出力クロッ
ク周波数を低下させる制御を行うようにしたので、逓倍
ＰＬＬ回路の通常動作を乱すことなしに、確実にデッド
ロックから回復することができる。
ＬＬ回路によれば、第１の位相／周波数比較器で、基準
クロックと電圧制御発振器出力クロックを分周した第１
の分周クロックの位相又は周波数を比較して、この分周
クロックの位相が遅れいてるか又は進んでいるか、ある
いは周波数が低いか又は高いかに応じて発生したＵＰ信
号又はＤＮ信号によって電圧制御発振器の制御電圧を変
化させる帰還制御を行って、分周クロック周波数を基準
クロックに追従させる逓倍ＰＬＬ回路に対して、第２の
位相／周波数比較器を設け、第１の分周クロックと基準
クロック又は基準クロックを分周した第２の分周クロッ
クの位相又は周波数を比較して、デッドロック状態にな
ったとき、第１の分周クロックが出力されなくなること
によって、第２のＤＮ信号を出力し、このＤＮ信号によ
って制御電圧を引き下げて電圧制御発振器の出力クロッ
ク周波数を低下させる制御を行うようにしたので、逓倍
ＰＬＬ回路の通常動作を乱すことなしに、確実にデッド
ロックから回復することができる。
【図１】この発明の第１実施例である逓倍ＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本実施例におけるチャージポンプ回路の構成例
を示す回路図である。
を示す回路図である。
【図３】本実施例における通常動作時の各部信号を示す
タイミングチャート（１）である。
タイミングチャート（１）である。
【図４】本実施例における通常動作時の各部信号を示す
タイミングチャート（２）である。
タイミングチャート（２）である。
【図５】本実施例においてデッドロック状態から抜け出
す際の動作を説明するためのタイミングチャートであ
る。
す際の動作を説明するためのタイミングチャートであ
る。
【図６】この発明の第２実施例である逓倍ＰＬＬ回路に
おける、チャージポンプ回路の構成を示す回路図であ
る。
おける、チャージポンプ回路の構成を示す回路図であ
る。
【図７】この発明の第３実施例である逓倍ＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】本実施例におけるチャージポンプ回路の構成例
を示す回路図である。
を示す回路図である。
【図９】従来の逓倍ＰＬＬ回路の構成を示すブロック図
である。
である。
【図１０】従来の位相／周波数比較器の構成を示す回路
図である。
図である。
【図１１】分周クロック信号の周波数が低いときの逓倍
ＰＬＬ回路の動作を説明するためのタイミングチャート
である。
ＰＬＬ回路の動作を説明するためのタイミングチャート
である。
【図１２】分周クロック信号の周波数が高いときの逓倍
ＰＬＬ回路の動作を説明するためのタイミングチャート
である。
ＰＬＬ回路の動作を説明するためのタイミングチャート
である。
【図１３】従来のチャージポンプ回路の構成を示す回路
図である。
図である。
【図１４】従来の低域通過ろ波器の構成を示す回路図で
ある。
ある。
【図１５】従来の逓倍ＰＬＬ回路の動作を示すタイミン
グチャートである。
グチャートである。
【図１６】従来の逓倍ＰＬＬ回路においてデッドロック
に陥る過程を説明するためのタイミングチャートであ
る。
に陥る過程を説明するためのタイミングチャートであ
る。
１１，１６ 位相／周波数比較器（ＰＦＤ）（位相
／周波数比較手段） １２，１２１，１２２ チャージポンプ回路（Ｃ
Ｐ）（チャージポンプ手段） １３ 低域通過ろ波器（ＬＰＦ）（低域通過ろ波手
段） １４ 電圧制御発振器（ＶＣＯ）（電圧制御発振手
段） １５，１７ 分周器（ＤＩＶ）（分周手段） １８ 制御電圧検出回路（制御電圧検出手段）
／周波数比較手段） １２，１２１，１２２ チャージポンプ回路（Ｃ
Ｐ）（チャージポンプ手段） １３ 低域通過ろ波器（ＬＰＦ）（低域通過ろ波手
段） １４ 電圧制御発振器（ＶＣＯ）（電圧制御発振手
段） １５，１７ 分周器（ＤＩＶ）（分周手段） １８ 制御電圧検出回路（制御電圧検出手段）
Claims (7)
- 【請求項１】 基準クロックと第１の分周クロックの位
相又は周波数を比較して、第１の分周クロックの位相が
遅れているか又は進んでいるか、あるいは周波数が低い
か又は高いかに応じてＵＰ信号又は第１のＤＮ信号を出
力する第１の位相／周波数比較手段と、 前記ＵＰ信号に応じて電流を流出させ、前記第１のＤＮ
信号に応じて電流を流入させることによって誤差信号を
発生するチャージポンプ手段と、 前記誤差信号を平滑化して制御電圧を出力する低域通過
ろ波手段と、 前記制御電圧の大小に応じて周波数が高低に変化する出
力クロックを発生する電圧制御発振手段と、 前記出力クロックを所定分周比で分周して前記第１の分
周クロックを出力する第１の分周手段とを有する逓倍Ｐ
ＬＬ回路において、 前記第１の分周クロックと、前記基準クロック又は基準
クロックよりも低い周波数のクロックとの位相又は周波
数を比較して、前記第１の分周クロックの位相が遅れて
いるか又は周波数が低いとき第２のＤＮ信号を出力する
第２の位相／周波数比較手段を備え、 前記第２のＤＮ信号を用いて前記逓倍ＰＬＬ回路のデッ
ドロック状態からの解除を行うことを特徴とする逓倍Ｐ
ＬＬ回路。 - 【請求項２】 前記基準クロックを所定分周比で分周し
て第２の分周クロックを出力する第２の分周手段を備
え、 前記第２の位相／周波数比較手段は、前記第１の分周ク
ロックと前記第２の分周クロックとの位相を比較して、
前記第１の分周クロックの周波数が低いとき前記第２の
ＤＮ信号を出力することを特徴とする請求項１記載の逓
倍ＰＬＬ回路。 - 【請求項３】 基準クロックと第１の分周クロックの位
相又は周波数を比較して、第１の分周クロックの位相が
遅れているか又は進んでいるか、あるいは周波数が低い
か又は高いかに応じてＵＰ信号又は第１のＤＮ信号を出
力する第１の位相／周波数比較手段と、 前記第１の分周クロックと第２の分周クロックの位相又
は周波数を比較して、前記第１の分周クロックの位相が
遅れているか又は周波数が低いとき第２のＤＮ信号を出
力する第２の位相／周波数比較手段と、 前記ＵＰ信号に応じて電流を流出させ、前記第１のＤＮ
信号に応じて前記流出電流と同じ大きさの電流を流入さ
せ、前記第２のＤＮ信号に応じて前記各電流より大きい
電流を流入させることによって誤差信号を発生するチャ
ージポンプ手段と、 前記誤差信号を平滑化して制御電圧を出力する低域通過
ろ波手段と、 前記制御電圧の大小に応じて周波数が高低に変化する出
力クロックを発生する電圧制御発振手段と、 前記出力クロックを所定分周比で分周して前記第１の分
周クロックを出力する第１の分周手段と、 前記基準クロックを所定分周比で分周して前記第２の分
周クロックを出力する第２の分周手段とを備えたことを
特徴とする逓倍ＰＬＬ回路。 - 【請求項４】 基準クロックと分周クロックの位相又は
周波数を比較して、分周クロックの位相が遅れているか
又は進んでいるか、あるいは周波数が低いか又は高いか
に応じてＵＰ信号又は第１のＤＮ信号を出力する第１の
位相／周波数比較手段と、 前記分周クロックと基準クロックの位相又は周波数を比
較して、前記分周クロックの位相が遅れているか又は周
波数が低いとき第２のＤＮ信号を出力する第２の位相／
周波数比較手段と、 前記ＵＰ信号に応じて電流を流出させ、前記第１のＤＮ
信号に応じて前記流出電流と同じ大きさの電流を流入さ
せ、前記第２のＤＮ信号に応じて前記各電流より大きい
電流を流入させることによって誤差信号を発生するとと
もに、制御電圧検出信号に応じて前記第２のＤＮ信号に
基づく電流の流入を停止するチャージポンプ手段と、 前記誤差信号を平滑化して制御電圧を出力する低域通過
ろ波手段と、 前記制御電圧の大小に応じて周波数が高低に変化する出
力クロックを発生する電圧制御発振手段と、 前記出力クロックを所定分周比で分周して前記分周クロ
ックを出力する分周手段と、 前記制御電圧が所定値より低くなったとき前記制御電圧
検出信号を出力する制御電圧検出手段とを備えたことを
特徴とする逓倍ＰＬＬ回路。 - 【請求項５】 前記制御電圧検出手段が、前記制御電圧
が低下して前記所定値以下になっとき前記制御電圧検出
信号を出力して以後その状態を保持し、前記制御電圧が
上昇して第２の所定値を超えたとき前記制御電圧検出信
号の出力を停止して以後その状態を保持するヒステリシ
ス動作を行うように構成されていることを特徴とする請
求項４記載の逓倍ＰＬＬ回路。 - 【請求項６】 前記チャージポンプ手段が、前記第２の
ＤＮ信号が発生したとき、前記ＵＰ信号に基づく電流の
流出を停止するように構成されていることを特徴とする
請求項１乃至５のいずれか一記載の逓倍ＰＬＬ回路。 - 【請求項７】 前記低域通過ろ波手段が、前記誤差信号
入力と接地間に接続された抵抗と第１のコンデンサの直
列回路と第２のコンデンサとの並列回路からなることを
特徴とする請求項１乃至６のいずれか一記載の逓倍ＰＬ
Ｌ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044337A JP4504580B2 (ja) | 2001-02-20 | 2001-02-20 | 逓倍ｐｌｌ回路 |
| EP02290393A EP1233519B1 (en) | 2001-02-20 | 2002-02-19 | Multiple phase-locked loop circuit |
| US10/076,345 US6792064B2 (en) | 2001-02-20 | 2002-02-19 | Multiple phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044337A JP4504580B2 (ja) | 2001-02-20 | 2001-02-20 | 逓倍ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246904A true JP2002246904A (ja) | 2002-08-30 |
| JP4504580B2 JP4504580B2 (ja) | 2010-07-14 |
Family
ID=18906350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044337A Expired - Fee Related JP4504580B2 (ja) | 2001-02-20 | 2001-02-20 | 逓倍ｐｌｌ回路 |
Country Status (3)
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|---|---|
| US (1) | US6792064B2 (ja) |
| EP (1) | EP1233519B1 (ja) |
| JP (1) | JP4504580B2 (ja) |
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- 2001-02-20 JP JP2001044337A patent/JP4504580B2/ja not_active Expired - Fee Related
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2002
- 2002-02-19 EP EP02290393A patent/EP1233519B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4504580B2 (ja) | 2010-07-14 |
| EP1233519B1 (en) | 2006-12-27 |
| US20020114418A1 (en) | 2002-08-22 |
| US6792064B2 (en) | 2004-09-14 |
| EP1233519A1 (en) | 2002-08-21 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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