JPH10107627A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH10107627A JPH10107627A JP8260455A JP26045596A JPH10107627A JP H10107627 A JPH10107627 A JP H10107627A JP 8260455 A JP8260455 A JP 8260455A JP 26045596 A JP26045596 A JP 26045596A JP H10107627 A JPH10107627 A JP H10107627A
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- JP
- Japan
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- signal
- control signal
- voltage level
- circuit
- pll circuit
- Prior art date
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Abstract
(57)【要約】
【課題】デッドロック状態に陥ったことを検知し、自動
的に正常状態に復帰することができるＰＬＬ回路を提供
すること。 【解決手段】第１の検出手段により、コントロール信号
が所定の電圧レベル以上であることを検出し、コントロ
ール信号が所定の電圧レベル以上の電圧を有するとき
に、第２の検出手段により、フィードバック信号が発振
していないことを検出し、フィードバック信号が発振し
ていないときに、第３の検出手段により、電圧制御発振
器の発振周波数を制御するコントロール信号の電圧レベ
ルを下げるための検出信号を出力することにより、上記
課題を解決する。
的に正常状態に復帰することができるＰＬＬ回路を提供
すること。 【解決手段】第１の検出手段により、コントロール信号
が所定の電圧レベル以上であることを検出し、コントロ
ール信号が所定の電圧レベル以上の電圧を有するとき
に、第２の検出手段により、フィードバック信号が発振
していないことを検出し、フィードバック信号が発振し
ていないときに、第３の検出手段により、電圧制御発振
器の発振周波数を制御するコントロール信号の電圧レベ
ルを下げるための検出信号を出力することにより、上記
課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、基準信号に位相同
期された出力信号を発生するＰＬＬ回路（Phase-Locked
Loop:位相同期ループ）に関するものである。
期された出力信号を発生するＰＬＬ回路（Phase-Locked
Loop:位相同期ループ）に関するものである。
【０００２】
【従来の技術】図４は、ＰＬＬ回路の内部構成を示す一
例の概念図である。図示例のＰＬＬ回路３０は、基準信
号とフィードバック信号との位相を比較して制御信号を
出力する位相比較器３２、制御信号に応じて誤差信号を
出力するチャージポンプ３４、誤差信号に応じた電圧レ
ベルを有するコントロール信号を出力するローパスフィ
ルタ３６、コントロール信号の電圧レベルに応じて、フ
ィードバック信号および出力信号を出力する電圧制御発
振器３８により構成されている。
例の概念図である。図示例のＰＬＬ回路３０は、基準信
号とフィードバック信号との位相を比較して制御信号を
出力する位相比較器３２、制御信号に応じて誤差信号を
出力するチャージポンプ３４、誤差信号に応じた電圧レ
ベルを有するコントロール信号を出力するローパスフィ
ルタ３６、コントロール信号の電圧レベルに応じて、フ
ィードバック信号および出力信号を出力する電圧制御発
振器３８により構成されている。
【０００３】このＰＬＬ回路３０においては、位相比較
器３２において、基準信号とフィードバック信号との間
の位相差が検出され、その比較結果である制御信号が出
力される。チャージポンプ３４により、制御信号に基づ
いて誤差信号が生成され、誤差信号は、ローパスフィル
タ３６によりアナログ信号に変換された後、コントロー
ル信号として電圧制御発振器３８に入力され、電圧制御
発振器３８において、このコントロール信号の電圧レベ
ルに応じて、フィードバック信号の発振周波数が変更さ
れる。
器３２において、基準信号とフィードバック信号との間
の位相差が検出され、その比較結果である制御信号が出
力される。チャージポンプ３４により、制御信号に基づ
いて誤差信号が生成され、誤差信号は、ローパスフィル
タ３６によりアナログ信号に変換された後、コントロー
ル信号として電圧制御発振器３８に入力され、電圧制御
発振器３８において、このコントロール信号の電圧レベ
ルに応じて、フィードバック信号の発振周波数が変更さ
れる。
【０００４】例えば、基準信号に対してフィードバック
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルを低くされ
る。そして、以後同様に、基準信号と発振周波数の変更
されたフィードバック信号との間の位相差を繰り返し検
出することにより、基準信号とフィードバック信号との
間の周波数および位相を同期（ロック）させて出力信号
を得ている。
信号の位相の方が遅いときには、フィードバック信号の
位相を早くするために、コントロール信号の電圧レベル
が高くされ、逆に、早いときには電圧レベルを低くされ
る。そして、以後同様に、基準信号と発振周波数の変更
されたフィードバック信号との間の位相差を繰り返し検
出することにより、基準信号とフィードバック信号との
間の周波数および位相を同期（ロック）させて出力信号
を得ている。
【０００５】このように、ＰＬＬ回路３０においては、
コントロール信号の電圧レベルにより、フィードバック
信号の周波数および位相を制御して、基準信号とフィー
ドバック信号との位相が同期された出力信号を得てい
る。
コントロール信号の電圧レベルにより、フィードバック
信号の周波数および位相を制御して、基準信号とフィー
ドバック信号との位相が同期された出力信号を得てい
る。
【０００６】ところで、上記ＰＬＬ回路３０は、単体で
ＩＣ化されるばかりでなく、例えば制御装置や処理装
置、ＣＰＵ等のような個別のＩＣの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器３８の設計を
行う必要がある。
ＩＣ化されるばかりでなく、例えば制御装置や処理装
置、ＣＰＵ等のような個別のＩＣの中に搭載されてオン
チップ化され、そのクロック制御等に用いられる場合も
ある。この場合、電圧変動や温度変動、プロセス変動等
の様々な条件を考慮すると、使用される発振周波数を中
心として、低い周波数から高い周波数まで動作できるよ
うに、充分な余裕を持って電圧制御発振器３８の設計を
行う必要がある。
【０００７】このように、電圧制御発振器３８の発振周
波数に充分な余裕を持って設計されたＰＬＬ回路３０を
搭載するＩＣにおいては、ＩＣを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器３８が発振することができる。例えば、ワースト
条件のときには、それほど高い周波数まで発振しないと
しても、ティピカル条件、さらにはベスト条件のときに
は、電圧制御発振器３８の最大発振周波数は非常に高い
周波数となる。
波数に充分な余裕を持って設計されたＰＬＬ回路３０を
搭載するＩＣにおいては、ＩＣを実際に動作させるとき
の実動作周波数よりも、非常に高い周波数まで電圧制御
発振器３８が発振することができる。例えば、ワースト
条件のときには、それほど高い周波数まで発振しないと
しても、ティピカル条件、さらにはベスト条件のときに
は、電圧制御発振器３８の最大発振周波数は非常に高い
周波数となる。
【０００８】ところで、フィードバック信号の経路に
は、通常、例えば論理ゲートやフリップフロップ等の回
路素子が接続されている。ところが、ＰＬＬ回路３０の
動作状態が不安定になり、コントロール信号の電圧レベ
ルが上昇して電圧制御発振器３８の発振周波数が高くな
ると、フィードバック信号の経路上のいずれかの回路素
子が、電圧制御発振器３８の発振周波数でトグルできな
くなり、位相比較器３２にフィードバック信号が入力さ
れなくなる場合がある。
は、通常、例えば論理ゲートやフリップフロップ等の回
路素子が接続されている。ところが、ＰＬＬ回路３０の
動作状態が不安定になり、コントロール信号の電圧レベ
ルが上昇して電圧制御発振器３８の発振周波数が高くな
ると、フィードバック信号の経路上のいずれかの回路素
子が、電圧制御発振器３８の発振周波数でトグルできな
くなり、位相比較器３２にフィードバック信号が入力さ
れなくなる場合がある。
【０００９】位相比較器３２にフィードバック信号が入
力されなくなると、位相比較器３２は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器３８の発振周波数を高くするための制御信号
を出力する。このようにして、コントロール信号の電圧
レベルはさらに上昇され、ついには、高い電圧レベルの
ままの状態にスタックされ、電圧制御発振器３８の発振
周波数が発振上限周波数に固定されるというデッドロッ
ク状態に陥る。
力されなくなると、位相比較器３２は、フィードバック
信号が基準信号よりも遅れていると判断し、さらに電圧
制御発振器３８の発振周波数を高くするための制御信号
を出力する。このようにして、コントロール信号の電圧
レベルはさらに上昇され、ついには、高い電圧レベルの
ままの状態にスタックされ、電圧制御発振器３８の発振
周波数が発振上限周波数に固定されるというデッドロッ
ク状態に陥る。
【００１０】しかし、ＰＬＬ回路３０は一度デッドロッ
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したＰＬＬ回路システムを構成するのは
難しかった。
ク状態に陥ると、例えば電源をオフ状態にする等の初期
化を行わなければ、正常なロック状態に復帰させること
ができず、安定したＰＬＬ回路システムを構成するのは
難しかった。
【００１１】従って、ＰＬＬ回路３０を搭載したＩＣに
おいて、デッドロック状態を未然に回避するためには、
ＩＣの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、ＰＬ
Ｌ回路３０をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。
おいて、デッドロック状態を未然に回避するためには、
ＩＣの実動作周波数よりも非常に高い周波数まで動作で
きるように、フィードバック信号の経路の動作上限周波
数を考慮して設計を行わなければならない。特に、ＰＬ
Ｌ回路３０をクロック制御に用いている場合には、クロ
ック信号の経路が実動作周波数よりも非常に高い周波数
まで動作できるようにしなければならず、クロック信号
の経路の負荷に対する制約が厳しくなる等、設計上の制
約が多くなり、設計が非常に困難になるという問題点が
あった。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥ったことを検知し、自動的に正常状態に復帰する
ことができるＰＬＬ回路を提供することにある。
従来技術に基づく問題点をかえりみて、デッドロック状
態に陥ったことを検知し、自動的に正常状態に復帰する
ことができるＰＬＬ回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号に応じた電圧
レベルを有するコントロール信号を出力するローパスフ
ィルタと、前記コントロール信号の電圧レベルに応じ
て、発振周波数が変更された前記フィードバック信号を
出力する電圧制御発振器とを有するＰＬＬ回路であっ
て、さらに、前記コントロール信号が所定の電圧レベル
以上であることを検出する第１の検出手段と、この第１
の検出手段により、前記コントロール信号が所定の電圧
レベル以上であることが検出されたときに、前記フィー
ドバック信号が発振していないことを検出する第２の検
出手段と、この第２の検出手段により、前記フィードバ
ック信号が発振していないことが検出されたときに、前
記コントロール信号の電圧レベルを下げるための検出信
号を出力する第３の検出手段とを有することを特徴とす
るＰＬＬ回路を提供するものである。
に、本発明は、基準信号とフィードバック信号との間の
位相差を検出して制御信号を出力する位相比較器と、前
記制御信号に応じて、前記基準信号とフィードバック信
号との間の位相差に応じたパルス幅を有する誤差信号を
出力するチャージポンプと、前記誤差信号に応じた電圧
レベルを有するコントロール信号を出力するローパスフ
ィルタと、前記コントロール信号の電圧レベルに応じ
て、発振周波数が変更された前記フィードバック信号を
出力する電圧制御発振器とを有するＰＬＬ回路であっ
て、さらに、前記コントロール信号が所定の電圧レベル
以上であることを検出する第１の検出手段と、この第１
の検出手段により、前記コントロール信号が所定の電圧
レベル以上であることが検出されたときに、前記フィー
ドバック信号が発振していないことを検出する第２の検
出手段と、この第２の検出手段により、前記フィードバ
ック信号が発振していないことが検出されたときに、前
記コントロール信号の電圧レベルを下げるための検出信
号を出力する第３の検出手段とを有することを特徴とす
るＰＬＬ回路を提供するものである。
【００１４】ここで、前記検出信号は、前記チャージポ
ンプに入力されており、前記チャージポンプは、前記検
出信号に応じて、前記コントロール信号の電圧レベルを
下げるための前記誤差信号を出力するのが好ましい。ま
た、上記ＰＬＬ回路であって、さらに、前記検出信号に
応じて、前記コントロール信号の電圧レベルを下げる手
段を有するのが好ましい。
ンプに入力されており、前記チャージポンプは、前記検
出信号に応じて、前記コントロール信号の電圧レベルを
下げるための前記誤差信号を出力するのが好ましい。ま
た、上記ＰＬＬ回路であって、さらに、前記検出信号に
応じて、前記コントロール信号の電圧レベルを下げる手
段を有するのが好ましい。
【００１５】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。
【００１６】まず、図１は、本発明のＰＬＬ回路の一実
施例の概念図である。図示例のＰＬＬ回路１０は、図４
に示される従来のＰＬＬ回路３０と同じように、位相比
較器１２、チャージポンプ１４、ローパスフィルタ１６
および電圧制御発振器１８を有し、さらに制御回路２０
を有している。また、制御回路２０は、図示例において
は、シュミット型バッファ２２、フリップフロップ２４
および組み合わせ回路２６により構成されている。
施例の概念図である。図示例のＰＬＬ回路１０は、図４
に示される従来のＰＬＬ回路３０と同じように、位相比
較器１２、チャージポンプ１４、ローパスフィルタ１６
および電圧制御発振器１８を有し、さらに制御回路２０
を有している。また、制御回路２０は、図示例において
は、シュミット型バッファ２２、フリップフロップ２４
および組み合わせ回路２６により構成されている。
【００１７】このＰＬＬ回路１０において、位相比較器
１２には、ＰＬＬ回路１０の外部より供給される基準信
号と、電圧制御発振器１８から出力されるフィードバッ
ク信号とが入力されている。位相比較器１２において
は、基準信号とフィードバック信号との間の位相差が検
出され、位相比較器１２からは、その位相比較結果であ
る制御信号が出力される。
１２には、ＰＬＬ回路１０の外部より供給される基準信
号と、電圧制御発振器１８から出力されるフィードバッ
ク信号とが入力されている。位相比較器１２において
は、基準信号とフィードバック信号との間の位相差が検
出され、位相比較器１２からは、その位相比較結果であ
る制御信号が出力される。
【００１８】チャージポンプ１４には、位相比較器１２
から出力される制御信号と、制御回路２０から出力され
る検出信号とが入力されている。チャージポンプ１４か
らは、検出信号がアクティブ状態であれば、コントロー
ル信号の電圧レベルを下げるような誤差信号が出力さ
れ、検出信号が非アクティブ状態であれば、位相比較器
１２から出力される制御信号に応じて、基準信号とフィ
ードバック信号との間の位相差に応じたパルス幅を有す
る誤差信号が出力される。
から出力される制御信号と、制御回路２０から出力され
る検出信号とが入力されている。チャージポンプ１４か
らは、検出信号がアクティブ状態であれば、コントロー
ル信号の電圧レベルを下げるような誤差信号が出力さ
れ、検出信号が非アクティブ状態であれば、位相比較器
１２から出力される制御信号に応じて、基準信号とフィ
ードバック信号との間の位相差に応じたパルス幅を有す
る誤差信号が出力される。
【００１９】また、ローパスフィルタ１６には、チャー
ジポンプ１４から出力される誤差信号が入力されてい
る。ローパスフィルタ１６においては、誤差信号がアナ
ログ信号に変換され、ローパスフィルタ１６からは、誤
差信号に応じた電圧レベルを有するコントロール信号が
出力される。
ジポンプ１４から出力される誤差信号が入力されてい
る。ローパスフィルタ１６においては、誤差信号がアナ
ログ信号に変換され、ローパスフィルタ１６からは、誤
差信号に応じた電圧レベルを有するコントロール信号が
出力される。
【００２０】電圧制御発振器１８には、ローパスフィル
タ１６から出力されるコントロール信号が入力されてい
る。電圧制御発振器１８においては、コントロール信号
の電圧レベルに応じて、フィードバック信号およびこの
ＰＬＬ回路１０の出力信号の発振周波数が変更され、電
圧制御発振器１８からは、発振周波数が変更されたフィ
ードバック信号およびこのＰＬＬ回路１０の出力信号が
出力される。
タ１６から出力されるコントロール信号が入力されてい
る。電圧制御発振器１８においては、コントロール信号
の電圧レベルに応じて、フィードバック信号およびこの
ＰＬＬ回路１０の出力信号の発振周波数が変更され、電
圧制御発振器１８からは、発振周波数が変更されたフィ
ードバック信号およびこのＰＬＬ回路１０の出力信号が
出力される。
【００２１】制御回路２０には、ローパスフィルタ１６
から出力されるコントロール信号と、電圧制御発振器１
８から出力されるフィードバック信号とが入力されてい
る。制御回路２０においては、コントロール信号の電圧
レベルが検出され、ＰＬＬ回路１０がデッドロック状態
であるか否かが検出され、制御回路２０からは、ＰＬＬ
回路１０がデッドロック状態であれば、これを正常なロ
ック状態に復帰させるために、アクティブ状態の検出信
号が出力される。
から出力されるコントロール信号と、電圧制御発振器１
８から出力されるフィードバック信号とが入力されてい
る。制御回路２０においては、コントロール信号の電圧
レベルが検出され、ＰＬＬ回路１０がデッドロック状態
であるか否かが検出され、制御回路２０からは、ＰＬＬ
回路１０がデッドロック状態であれば、これを正常なロ
ック状態に復帰させるために、アクティブ状態の検出信
号が出力される。
【００２２】ここで、シュミット型バッファ２２にはコ
ントロール信号が入力され、その出力は、フリップフロ
ップ２４のクリア入力端子および組み合わせ回路２６の
一方の入力端子に入力されている。また、フリップフロ
ップ２４のデータ入力端子Ｄは電源に接続され、そのク
ロック入力端子にはフィードバック信号が入力されてい
る。組み合わせ回路２６の他方の入力端子はフリップフ
ロップ２４の出力端子Ｑに接続され、その出力信号であ
る検出信号はチャージポンプ１４に入力されている。
ントロール信号が入力され、その出力は、フリップフロ
ップ２４のクリア入力端子および組み合わせ回路２６の
一方の入力端子に入力されている。また、フリップフロ
ップ２４のデータ入力端子Ｄは電源に接続され、そのク
ロック入力端子にはフィードバック信号が入力されてい
る。組み合わせ回路２６の他方の入力端子はフリップフ
ロップ２４の出力端子Ｑに接続され、その出力信号であ
る検出信号はチャージポンプ１４に入力されている。
【００２３】なお、制御回路２０から出力される検出信
号をチャージポンプ１４に入力し、この検出信号がアク
ティブ状態のときに、コントロール信号の電圧レベルを
下げるための誤差信号を出力させるようにしているが、
この実施例だけに限定されず、例えばドレインがコント
ロール信号に接続され、ソースがグランドに接続された
Ｎ型ＭＯＳトランジスタのゲートに検出信号を入力し
て、コントロール信号の電圧レベルを直接ディスチャー
ジするような手段を設けてもよい。
号をチャージポンプ１４に入力し、この検出信号がアク
ティブ状態のときに、コントロール信号の電圧レベルを
下げるための誤差信号を出力させるようにしているが、
この実施例だけに限定されず、例えばドレインがコント
ロール信号に接続され、ソースがグランドに接続された
Ｎ型ＭＯＳトランジスタのゲートに検出信号を入力し
て、コントロール信号の電圧レベルを直接ディスチャー
ジするような手段を設けてもよい。
【００２４】また、コントロール信号の電圧レベルを検
出するために、上記実施例においてはシュミット型バッ
ファ２２を用いているが、これに限定されず、例えばＡ
Ｄコンバータを用いた回路を用いることもできる。ま
た、検出信号を生成するために、フリップフロップ２４
および組み合わせ回路２６を用いているが、例えば同等
の機能を実現する他の組み合わせ回路や、あるいは、マ
イコン制御等によって制御信号を生成することもでき
る。
出するために、上記実施例においてはシュミット型バッ
ファ２２を用いているが、これに限定されず、例えばＡ
Ｄコンバータを用いた回路を用いることもできる。ま
た、検出信号を生成するために、フリップフロップ２４
および組み合わせ回路２６を用いているが、例えば同等
の機能を実現する他の組み合わせ回路や、あるいは、マ
イコン制御等によって制御信号を生成することもでき
る。
【００２５】このように、本発明のＰＬＬ回路におい
て、制御回路２０の構成は特に限定されず、設計段階に
おいて、電圧制御発振器の発振周波数特性から、ＰＬＬ
回路がデッドロック状態となる可能性のあるコントロー
ル信号の電圧レベルを検出し、ＰＬＬ回路がデッドロッ
ク状態に陥った場合に、コントロール信号の電圧レベル
を下げることができるように検出信号を出力する回路構
成にしておけばよい。本発明のＰＬＬ回路は、基本的に
以上のように構成される。
て、制御回路２０の構成は特に限定されず、設計段階に
おいて、電圧制御発振器の発振周波数特性から、ＰＬＬ
回路がデッドロック状態となる可能性のあるコントロー
ル信号の電圧レベルを検出し、ＰＬＬ回路がデッドロッ
ク状態に陥った場合に、コントロール信号の電圧レベル
を下げることができるように検出信号を出力する回路構
成にしておけばよい。本発明のＰＬＬ回路は、基本的に
以上のように構成される。
【００２６】次に、本発明のＰＬＬ回路の動作について
説明する。まず、コントロール信号の電圧レベルが、Ｐ
ＬＬ回路１０が正常なロック状態となる電圧レベル以下
である場合の動作について説明する。
説明する。まず、コントロール信号の電圧レベルが、Ｐ
ＬＬ回路１０が正常なロック状態となる電圧レベル以下
である場合の動作について説明する。
【００２７】制御回路２０において、コントロール信号
の電圧レベルが、設計段階で予め設定された電圧レベル
以下である場合、シュミット型バッファ２２の出力はロ
ーレベルであり、従って、検出信号は非アクティブ状態
のローレベルである。図示例のＰＬＬ回路１０において
は、まず、位相比較器１２において、基準信号とフィー
ドバック信号との間の位相差が検出され、その検出結果
である制御信号が出力される。
の電圧レベルが、設計段階で予め設定された電圧レベル
以下である場合、シュミット型バッファ２２の出力はロ
ーレベルであり、従って、検出信号は非アクティブ状態
のローレベルである。図示例のＰＬＬ回路１０において
は、まず、位相比較器１２において、基準信号とフィー
ドバック信号との間の位相差が検出され、その検出結果
である制御信号が出力される。
【００２８】位相比較器１２から出力された制御信号
は、チャージポンプ１４に入力され、チャージポンプ１
４からは、誤差信号として、基準信号とフィードバック
信号との間の位相差に応じたパルス幅を持つパルスが出
力される。チャージポンプ１４から出力された誤差信号
はローパスフィルタ１６に入力され、ローパスフィルタ
１６により、そのフィルタ定数に応じてアナログ信号に
変換され、所定の電圧レベルを有するコントロール信号
が出力される。
は、チャージポンプ１４に入力され、チャージポンプ１
４からは、誤差信号として、基準信号とフィードバック
信号との間の位相差に応じたパルス幅を持つパルスが出
力される。チャージポンプ１４から出力された誤差信号
はローパスフィルタ１６に入力され、ローパスフィルタ
１６により、そのフィルタ定数に応じてアナログ信号に
変換され、所定の電圧レベルを有するコントロール信号
が出力される。
【００２９】ローパスフィルタ１６から出力されたコン
トロール信号は、電圧制御発振器１８に入力され、電圧
制御発振器１８から出力されたフィードバック信号およ
び出力信号の発振周波数は、このコントロール信号の電
圧レベルに応じて変更される。そして、以後同様に、基
準信号と発振周波数の変更されたフィードバック信号と
を繰り返し比較することにより、基準信号と出力信号と
の周波数および位相が同期（ロック）される。
トロール信号は、電圧制御発振器１８に入力され、電圧
制御発振器１８から出力されたフィードバック信号およ
び出力信号の発振周波数は、このコントロール信号の電
圧レベルに応じて変更される。そして、以後同様に、基
準信号と発振周波数の変更されたフィードバック信号と
を繰り返し比較することにより、基準信号と出力信号と
の周波数および位相が同期（ロック）される。
【００３０】本発明のＰＬＬ回路は、基本的に以上のよ
うに動作する。次に、図２および図３に示されるタイミ
ングチャートを参照しながら、コントロール信号の電圧
レベルが、ＰＬＬ回路１０がデッドロック状態に陥る可
能性のある電圧レベル以上になった場合の動作について
説明する。なお、図示例のタイミングチャートにおいて
は、図１に示される信号Ａ，Ｂと同一符号が用いられて
いる。
うに動作する。次に、図２および図３に示されるタイミ
ングチャートを参照しながら、コントロール信号の電圧
レベルが、ＰＬＬ回路１０がデッドロック状態に陥る可
能性のある電圧レベル以上になった場合の動作について
説明する。なお、図示例のタイミングチャートにおいて
は、図１に示される信号Ａ，Ｂと同一符号が用いられて
いる。
【００３１】ＰＬＬ回路１０の動作が不安定になって、
コントロール信号の電圧レベルが上昇し、設計段階にお
いて予め設定されたシュミット型バッファ２２のハイレ
ベルのしきい値Ｖｉｈを超えたとき、シュミット型バッ
ファ２２からはハイレベルが出力される。即ち、シュミ
ット型バッファ２２によって、コントロール信号の電圧
レベルが、ＰＬＬ回路１０がデッドロック状態に陥る可
能性のある電圧レベル以上になったことが検出される。
コントロール信号の電圧レベルが上昇し、設計段階にお
いて予め設定されたシュミット型バッファ２２のハイレ
ベルのしきい値Ｖｉｈを超えたとき、シュミット型バッ
ファ２２からはハイレベルが出力される。即ち、シュミ
ット型バッファ２２によって、コントロール信号の電圧
レベルが、ＰＬＬ回路１０がデッドロック状態に陥る可
能性のある電圧レベル以上になったことが検出される。
【００３２】このとき、フリップフロップ２４は、クリ
アが解除されて動作状態とされ、同様に、組み合わせ回
路２６も動作状態とされる。
アが解除されて動作状態とされ、同様に、組み合わせ回
路２６も動作状態とされる。
【００３３】ここで、図２のタイミングチャートに示さ
れるように、フィードバック信号がトグルしていない場
合、フリップフロップ２４にはクロック信号が入力され
ず、その出力Ｑは、クリアされたローレベルのままの状
態である。フリップフロップ２４の出力Ｑのローレベル
は組み合わせ回路２６により反転され、検出信号はアク
ティブ状態であるハイレベルに変化する。即ち、ＰＬＬ
回路１０がデッドロック状態に陥っていることが検出さ
れる。
れるように、フィードバック信号がトグルしていない場
合、フリップフロップ２４にはクロック信号が入力され
ず、その出力Ｑは、クリアされたローレベルのままの状
態である。フリップフロップ２４の出力Ｑのローレベル
は組み合わせ回路２６により反転され、検出信号はアク
ティブ状態であるハイレベルに変化する。即ち、ＰＬＬ
回路１０がデッドロック状態に陥っていることが検出さ
れる。
【００３４】検出信号がハイレベルになると、チャージ
ポンプ１４からはコントロール信号の発振周波数を下げ
るような誤差信号が出力される。これにより、ローパス
フィルタ１６から出力されるコントロール信号の電圧レ
ベルは徐々に低下し、電圧制御発振器１８の発振周波数
が下がって、その結果、フィードバック信号が再びトグ
ルを開始する。
ポンプ１４からはコントロール信号の発振周波数を下げ
るような誤差信号が出力される。これにより、ローパス
フィルタ１６から出力されるコントロール信号の電圧レ
ベルは徐々に低下し、電圧制御発振器１８の発振周波数
が下がって、その結果、フィードバック信号が再びトグ
ルを開始する。
【００３５】フィードバック信号がトグルを開始する
と、フリップフロップ２４にクロック信号が入力され、
その出力Ｑがハイレベルとなって、検出信号は非アクテ
ィブ状態であるローレベルに戻される。そして、位相比
較器１２において、基準信号とフィードバック信号とが
比較され、チャージポンプ１４およびローパスフィルタ
１６を経て、電圧制御発振器１８の発振周波数が繰り返
し変更される。
と、フリップフロップ２４にクロック信号が入力され、
その出力Ｑがハイレベルとなって、検出信号は非アクテ
ィブ状態であるローレベルに戻される。そして、位相比
較器１２において、基準信号とフィードバック信号とが
比較され、チャージポンプ１４およびローパスフィルタ
１６を経て、電圧制御発振器１８の発振周波数が繰り返
し変更される。
【００３６】ここで、コントロール信号の電圧レベルが
下がり、シュミット型バッファ２２のローレベルのしき
い値よりも小さくなると、シュミット型バッファ２２の
出力がローレベルになり、これにより、フリップフロッ
プ２４がクリアされ、その出力Ｑがローレベルになり、
組み合わせ回路２６も非動作状態とされ、初期状態に戻
される。以後同様にして、基準信号とフィードバック信
号とが繰り返し比較され、最終的に、基準信号と出力信
号との周波数および位相が同期される。
下がり、シュミット型バッファ２２のローレベルのしき
い値よりも小さくなると、シュミット型バッファ２２の
出力がローレベルになり、これにより、フリップフロッ
プ２４がクリアされ、その出力Ｑがローレベルになり、
組み合わせ回路２６も非動作状態とされ、初期状態に戻
される。以後同様にして、基準信号とフィードバック信
号とが繰り返し比較され、最終的に、基準信号と出力信
号との周波数および位相が同期される。
【００３７】このように、本発明のＰＬＬ回路において
は、ＰＬＬ回路１０がデッドロック状態に陥った場合で
あっても、コントロール信号の電圧レベルが、ＰＬＬ回
路１０がデッドロック状態に陥る可能性がある電圧レベ
ル以上になったことを検出し、さらにＰＬＬ回路１０が
デッドロック状態に陥っていることを検出して、自動的
に正常なロック状態に復帰させることができる。
は、ＰＬＬ回路１０がデッドロック状態に陥った場合で
あっても、コントロール信号の電圧レベルが、ＰＬＬ回
路１０がデッドロック状態に陥る可能性がある電圧レベ
ル以上になったことを検出し、さらにＰＬＬ回路１０が
デッドロック状態に陥っていることを検出して、自動的
に正常なロック状態に復帰させることができる。
【００３８】一方、図３のタイミングチャートに示され
るように、コントロール信号の電圧レベルが、ＰＬＬ回
路１０がデッドロック状態となる可能性のある電圧レベ
ル以上になったことが検出された場合であっても、実際
にはデッドロック状態に陥っておらず、フィードバック
信号がトグルしている場合には、フリップフロップ２４
にはクロック信号が入力され、その出力Ｑはハイレベル
に変化し、検出信号は非アクティブ状態であるローレベ
ルを保持する。
るように、コントロール信号の電圧レベルが、ＰＬＬ回
路１０がデッドロック状態となる可能性のある電圧レベ
ル以上になったことが検出された場合であっても、実際
にはデッドロック状態に陥っておらず、フィードバック
信号がトグルしている場合には、フリップフロップ２４
にはクロック信号が入力され、その出力Ｑはハイレベル
に変化し、検出信号は非アクティブ状態であるローレベ
ルを保持する。
【００３９】従って、通常動作時と同じように、基準信
号とフィードバック信号とが繰り返し比較されて、電圧
制御発振器１８の発振周波数が変更され、最終的に、基
準信号と出力信号との周波数および位相が同期される。
号とフィードバック信号とが繰り返し比較されて、電圧
制御発振器１８の発振周波数が変更され、最終的に、基
準信号と出力信号との周波数および位相が同期される。
【００４０】このように、本発明のＰＬＬ回路において
は、コントロール信号の電圧レベルが、ＰＬＬ回路１０
がデッドロック状態に陥る可能性がある電圧レベル以上
になった場合であっても、実際にデッドロック状態に陥
っていない場合には、通常動作には何ら影響を与えるこ
とはない。
は、コントロール信号の電圧レベルが、ＰＬＬ回路１０
がデッドロック状態に陥る可能性がある電圧レベル以上
になった場合であっても、実際にデッドロック状態に陥
っていない場合には、通常動作には何ら影響を与えるこ
とはない。
【００４１】
【発明の効果】以上詳細に説明したように、本発明のＰ
ＬＬ回路は、コントロール信号の電圧レベルが、ＰＬＬ
回路がデッドロック状態に陥る可能性がある電圧レベル
以上になったことを検出し、さらにＰＬＬ回路がデッド
ロック状態に陥っていることを検出して、コントロール
信号の電圧レベルを低下させ、ＰＬＬ回路を正常なロッ
ク状態に復帰させるように構成したものである。このた
め、本発明のＰＬＬ回路によれば、デッドロック状態に
陥った場合であっても、自動的に正常なロック状態に復
帰させることができるため、安定したＰＬＬ回路システ
ムを構築することができる。
ＬＬ回路は、コントロール信号の電圧レベルが、ＰＬＬ
回路がデッドロック状態に陥る可能性がある電圧レベル
以上になったことを検出し、さらにＰＬＬ回路がデッド
ロック状態に陥っていることを検出して、コントロール
信号の電圧レベルを低下させ、ＰＬＬ回路を正常なロッ
ク状態に復帰させるように構成したものである。このた
め、本発明のＰＬＬ回路によれば、デッドロック状態に
陥った場合であっても、自動的に正常なロック状態に復
帰させることができるため、安定したＰＬＬ回路システ
ムを構築することができる。
【図１】 本発明のＰＬＬ回路の一実施例の概念図であ
る。
る。
【図２】 本発明のＰＬＬ回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図３】 本発明のＰＬＬ回路の動作を表す別の実施例
のタイミングチャートである。
のタイミングチャートである。
【図４】 ＰＬＬ回路の一例の概念図である。
１０，３０ ＰＬＬ回路 １２，３２ 位相比較器 １４，３４ チャージポンプ １６，３６ ローパスフィルタ １８，３８ 電圧制御発振器 ２０ 制御回路 ２２ シュミット型バッファ ２４ フリップフロップ ２６ 組み合わせ回路
Claims (3)
- 【請求項１】基準信号とフィードバック信号との間の位
相差を検出して制御信号を出力する位相比較器と、前記
制御信号に応じて、前記基準信号とフィードバック信号
との間の位相差に応じたパルス幅を有する誤差信号を出
力するチャージポンプと、前記誤差信号に応じた電圧レ
ベルを有するコントロール信号を出力するローパスフィ
ルタと、前記コントロール信号の電圧レベルに応じて、
発振周波数が変更された前記フィードバック信号を出力
する電圧制御発振器とを有するＰＬＬ回路であって、 さらに、前記コントロール信号が所定の電圧レベル以上
であることを検出する第１の検出手段と、この第１の検
出手段により、前記コントロール信号が所定の電圧レベ
ル以上であることが検出されたときに、前記フィードバ
ック信号が発振していないことを検出する第２の検出手
段と、この第２の検出手段により、前記フィードバック
信号が発振していないことが検出されたときに、前記コ
ントロール信号の電圧レベルを下げるための検出信号を
出力する第３の検出手段とを有することを特徴とするＰ
ＬＬ回路。 - 【請求項２】前記検出信号は、前記チャージポンプに入
力されており、前記チャージポンプは、前記検出信号に
応じて、前記コントロール信号の電圧レベルを下げるた
めの前記誤差信号を出力することを特徴とする請求項１
に記載のＰＬＬ回路。 - 【請求項３】請求項１に記載のＰＬＬ回路であって、 さらに、前記検出信号に応じて、前記コントロール信号
の電圧レベルを下げる手段を有することを特徴とするＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260455A JPH10107627A (ja) | 1996-10-01 | 1996-10-01 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260455A JPH10107627A (ja) | 1996-10-01 | 1996-10-01 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107627A true JPH10107627A (ja) | 1998-04-24 |
Family
ID=17348192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260455A Pending JPH10107627A (ja) | 1996-10-01 | 1996-10-01 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107627A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022593A1 (fr) * | 1999-09-21 | 2001-03-29 | Fujitsu General Ltd. | Boucle a phase asservie |
| EP1233519A1 (en) * | 2001-02-20 | 2002-08-21 | Nec Corporation | Multiple phase-locked loop circuit |
| JP2008160450A (ja) * | 2006-12-22 | 2008-07-10 | Synthesis Corp | 位相同期回路 |
-
1996
- 1996-10-01 JP JP8260455A patent/JPH10107627A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022593A1 (fr) * | 1999-09-21 | 2001-03-29 | Fujitsu General Ltd. | Boucle a phase asservie |
| EP1143622A1 (en) * | 1999-09-21 | 2001-10-10 | Fujitsu General Limited | Phase-locked loop |
| EP1143622A4 (en) * | 1999-09-21 | 2002-05-15 | Fujitsu General Ltd | PHASE CONTROL LOOP |
| AU771267B2 (en) * | 1999-09-21 | 2004-03-18 | Canon Inc. | Phase-locked loop |
| US6768357B1 (en) | 1999-09-21 | 2004-07-27 | Fujitsu General Ltd. | PLL circuit which compensates for stoppage of PLL operations |
| EP1233519A1 (en) * | 2001-02-20 | 2002-08-21 | Nec Corporation | Multiple phase-locked loop circuit |
| JP2008160450A (ja) * | 2006-12-22 | 2008-07-10 | Synthesis Corp | 位相同期回路 |
| JP4667354B2 (ja) * | 2006-12-22 | 2011-04-13 | 株式会社シンセシス | 位相同期回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |