JPH0983356A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】外部クロックの周波数に応じて、外部クロック
とＰＬＬの出力を切り換えることによって、外部クロッ
クの周波数を低下あるいは停止させることができ、消費
電力を低減することができるクロック発生回路を提供す
ること。 【解決手段】外部より入力されるクロックの位相に同期
された内部クロックを出力する位相同期ループと、前記
外部より入力されるクロックの周波数を検出して、クロ
ック切換え信号を出力する周波数検出回路と、前記周波
数検出回路から出力されるクロック切換え信号に応じ
て、前記外部より入力されるクロックと前記位相同期ル
ープから出力される内部クロックとを選択出力するクロ
ック選択回路とを有することにより、上記課題を解決す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＬＳＩ
に用いられるクロックを発生するクロック発生回路に関
し、さらに詳しくは、外部よりＬＳＩに入力されるクロ
ック（以下、外部クロックという）の位相に同期された
内部クロックを出力するＰＬＬ（Phase-Locked Loop:位
相同期ループ）を用いるクロック発生回路に関する。

【０００２】

【従来の技術】図５は、従来より一般的に用いられるク
ロック発生回路の一例の構成回路図である。このクロッ
ク発生回路６０は、例えばクロックのファンアウトが多
い場合などに用いられるもので、ＬＳＩのクロック端子
を経由して入力される外部クロックをクロック分配回路
（クロックツリー）６２を用いて分配し、分配されたそ
れぞれの内部クロックを、例えばフリップフロップ６４
などの内部回路のクロックとして使用する場合に用いら
れるものである。

【０００３】図示例のクロック発生回路６０において、
外部クロックが入力されるバッファの出力は３つのバッ
ファに入力され、これらの３つのバッファの出力は、さ
らにそれぞれ３つのバッファに入力される。このよう
に、外部クロックは、クロック分配回路６２によって複
数の内部クロックに分配されて内部回路に供給される。
そして、例えばフリップフロップ６４などの内部回路の
出力信号は、この内部クロックに同期してＬＳＩから出
力され、例えば別のＬＳＩに入力される。

【０００４】ところで、内部クロックは、図６のタイミ
ングチャートに示されるように、クロック分配回路６２
によって分配される時に、外部クロックに対して所定時
間遅延されて内部回路に供給される。また、ＬＳＩから
出力される出力信号は、例えばフリップフロップ６４な
どの内部回路によって、さらに所定時間遅延されてＬＳ
Ｉの外部に出力される。

【０００５】このため、図示例のクロック発生回路６０
を用いるＬＳＩにおいては、内部クロックの外部クロッ
クからの出力遅延時間に応じて、外部クロックが入力さ
れてから、出力信号が出力されるまでの出力遅延時間が
増大する。特に、外部クロックの周波数が高くなるほ
ど、出力信号の出力遅延時間を無視することができなく
なり、例えば別のＬＳＩにこの出力信号を取り込む際
に、セットアップ時間が不足して誤動作する場合がある
などの問題点があった。

【０００６】このような問題点を解決するために、従来
よりＰＬＬを用いたクロック発生回路が用いられてい
る。ここで、図７に、ＰＬＬを用いた従来のクロック発
生回路の一例のブロック図を示す。このクロック発生回
路６６は、ＰＤ（Phase Detecter：位相比較器）６８、
ＬＰＦ（Low Pass Filter ：低域通過フィルタ）７０お
よびＶＣＯ（Voltage Controlled Oscillator ：電圧制
御発振器）７２からなるＰＬＬ７４と、クロック分配回
路６２とから構成されている。

【０００７】図示例のクロック発生回路６６において、
外部クロックはＰＤ６８に入力され、ＰＤ６８の出力は
ＬＰＦ７０に入力され、ＬＰＦ７０の出力はＶＣＯ７２
に入力されている。また、ＶＣＯ７２の出力は、クロッ
ク分配回路６２に入力されている。このように、外部ク
ロックは、ＰＬＬ７４に入力され、ＰＬＬ７４の出力は
クロック分配回路６２に入力されて複数の内部クロック
に分配され、例えばフリップフロップ６４などの内部回
路に供給される。

【０００８】このクロック発生回路６６においては、Ｐ
Ｄ６８によって、外部クロックの位相と内部クロックの
位相とが比較され、これらのクロックの位相差に応じた
誤差信号が出力される。この誤差信号は、ＬＰＦ７０に
よって低周波成分が取り出され、制御信号としてＶＣＯ
７２に入力される。そして、ＶＣＯ７２において、制御
信号に応じて、外部クロックの位相に同期された（ロッ
クされた）内部クロックが出力される。

【０００９】即ち、ＶＣＯ７２の出力は、図８のタイミ
ングチャートに示されるように、クロック分配回路６２
による内部クロックの出力遅延時間分だけ位相が前に進
んだ波形となり、この結果、外部クロックの位相と内部
クロックの位相とは同期される。従って、ＬＳＩから出
力される出力信号は、外部クロックに位相同期された内
部クロックに同期して所定時間遅延されて出力されるた
め、例えば次のＬＳＩに対しても十分なセットアップ時
間を確保することができる。

【００１０】ところで、例えば携帯電話やノートパソコ
ンなどのように、バッテリー駆動による電気製品におい
ては、その消費電力を低減することによって、連続使用
時間を延長することは重大な課題である。このため、バ
ッテリー駆動による電気製品においては、例えば電源は
投入されているが使用されていない待機時などにおい
て、外部クロックを停止する、あるいは、外部クロック
の周波数を低下させるなどして消費電力を低減してい
る。

【００１１】ところが、ＰＬＬ７４を用いるクロック発
生回路６６においては、例えば外部クロックを停止する
と、ＶＣＯ７２が自走周波数で発振してしまい、これが
内部クロックとして内部回路に供給されてしまうため、
逆に消費電力が増大するという問題点があった。また、
ＰＬＬ７４はロックすることができる周波数範囲（ロッ
クレンジ）が限定されているため、外部クロックの周波
数を低下させるとロックすることができず、同様に、消
費電力が増大するという問題点があった。

【００１２】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、外部クロ
ックの周波数に応じて、外部クロックとＰＬＬの出力を
切り換えることによって、外部クロックの周波数を低下
あるいは停止させることができ、消費電力を低減するこ
とができるクロック発生回路を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、外部より入力されるクロックの位相に同
期された内部クロックを出力する位相同期ループと、前
記外部より入力されるクロックの周波数を検出して、ク
ロック切換え信号を出力する周波数検出回路と、前記周
波数検出回路から出力されるクロック切換え信号に応じ
て、前記外部より入力されるクロックと前記位相同期ル
ープから出力される内部クロックとを選択出力するクロ
ック選択回路とを有することを特徴とするクロック発生
回路を提供するものである。

【００１４】

【作用】本発明のクロック発生回路においては、周波数
検出回路によって、外部より入力されるクロック（以
下、外部クロックという）の周波数を検出、例えば所定
の周波数よりも高いか低いかを検出してクロック切換え
信号を出力し、クロック選択回路によって、クロック切
換え信号に応じて外部クロックあるいは位相同期ループ
から出力される内部クロックのいずれか一方を選択出力
するものである。本発明のクロック発生回路によれば、
例えば通常の使用状態のように、外部クロックの周波数
が所定の周波数よりも高いときは、位相同期ループから
出力される内部クロックを選択出力することによって、
内部クロックの外部クロックからの遅延時間に起因する
セットアップ時間の不足などの問題を解決することがで
きるとともに、例えば待機状態のように、外部クロック
の周波数が所定の周波数よりも低いときは、外部クロッ
クを選択出力することによって、位相同期ループの自走
発振による消費電力増大などの問題を解決することがで
き、また、外部クロックの周波数を低下あるいは停止す
ることによって、消費電力を低減することができる。

【００１５】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のクロック発生回路を詳細に説
明する。

【００１６】図１は、本発明のクロック発生回路の一実
施例のブロック図である。このクロック発生回路１０
は、外部クロックの位相に同期された内部クロックを出
力するＰＬＬ（Phase-Locked Loop:位相同期ループ）１
２と、外部クロックの周波数を検出する周波数検出回路
１４と、外部クロックとＰＬＬ１２の出力とを切り換え
て出力するクロック選択回路１６と、内部クロックを分
配するクロック分配回路１８とを有する。

【００１７】ここで、ＰＬＬ１２は、このクロック発生
回路１０に外部より入力される外部クロックの位相と同
期された内部クロックを出力するものであって、従来公
知のＰＬＬを用いることができる。

【００１８】図示例のＰＬＬ１２は、ＰＤ（Phase Dete
cter：位相比較器）２０と、ＬＰＦ（Low Pass Filter
：低域通過フィルタ）２２と、ＶＣＯ（Voltage Contr
olledOscillator ：電圧制御発振器）２４とから構成さ
れている。また、ＰＤ２０には外部クロックと後述する
内部クロックの１つが入力され、ＰＤ２０の出力はＬＰ
Ｆ２２に入力され、ＬＰＦ２２の出力はＶＣＯ２４に入
力され、ＶＣＯ２４の出力はクロック選択回路１６の−
入力端に入力されている。

【００１９】次いで、周波数検出回路１４は、外部クロ
ックの周波数が所定の周波数よりも大きいかあるいは小
さいかを検出してクロック切換え信号を出力するもので
ある。例えば、外部クロックの周波数が所定周波数より
も大きくなった（大きい）場合、クロック切換え信号と
してハイレベルを出力し、小さくなった（小さい）場合
には逆にローレベルを出力する。この周波数検出回路１
４から出力されるクロック切換え信号は、クロック選択
回路１６の選択入力端に入力されている。

【００２０】次いで、クロック選択回路１６は、選択入
力端に入力されるクロック切換え信号に応じて、外部ク
ロックあるいはＰＬＬ１２の出力を選択出力するもので
ある。例えば、クロック切換え信号としてハイレベルが
入力された場合、＋入力端に入力される外部クロックを
出力し、ローレベルが入力された場合には−入力端に入
力されるＰＬＬ１２の出力を出力する。このクロック選
択回路１６の出力はクロック分配回路１８に入力されて
いる。

【００２１】次いで、クロック分配回路１８は、クロッ
ク選択回路１６によって選択出力される外部クロックあ
るいはＰＬＬ１２の出力を分配して複数の内部クロック
を発生するものである。このクロック分配回路１８は、
内部クロックを複数に分割するために設けられるもので
あって、例えばドライブ能力の大きい１つのバッファを
用いるなどして、内部クロックを分割する必要がないと
きには必ずしも必要なものではない。

【００２２】図示例のクロック分配回路１８は、複数の
バッファによって構成されている。そして、クロック選
択回路１６の出力が入力されるバッファの出力は３つの
バッファに入力され、これらの３つのバッファの出力
は、さらにそれぞれ３つのバッファに入力される。この
ようにして、クロック選択回路１６から出力される外部
クロックまたはＰＬＬ１２の出力は、複数の内部クロッ
クに分配されて内部回路に供給される。

【００２３】本発明のクロック発生回路１０は、基本的
に以上のように構成される。次に、本発明のクロック発
生回路１０の特徴部分となる周波数検出回路１４および
クロック選択回路１６について、より具体的な構成回路
例を挙げて説明する。

【００２４】まず、図２に、周波数検出回路１４の一実
施例の構成回路図を示す。この周波数検出回路１４は、
ワンショットマルチバイブレータ２６と、積分回路２８
と、電圧比較器３０とを有する。ワンショットマルチバ
イブレータ２６には外部クロックが入力され、その出力
は積分回路２８に入力される。また、積分回路２８の出
力は電圧比較器３０に入力され、電圧比較器３０からは
クロック切換え信号が出力されている。

【００２５】ここで、ワンショットマルチバイブレータ
２６は、外部クロックが入力される毎に、所定のパルス
幅を有するパルスを出力するものである。ワンショット
マルチバイブレータ２６のパルス幅は、クロック切換え
を行うクロック周波数のとき、クロック周期のほぼ１／
２となるよう調整する。

【００２６】次いで、積分回路２８は、抵抗素子３２お
よび容量素子３４によって決定される時定数に応じて、
ワンショットマルチバイブレータ２６から出力されるパ
ルスを積分するものである。この積分回路２８において
は、上述する時定数を適宜設定することによって、周波
数検出回路１４により検出される外部クロックの周波数
変化に対する応答時間を適宜変更することができる。

【００２７】図示例の積分回路２８は、抵抗素子３２
と、容量素子３４と、オペアンプ３６と、基準電圧源３
８とから構成されている。そして、抵抗素子３２の一端
には、ワンショットマルチバイブレータ２６の出力が入
力され、その他端はオペアンプ３６の−入力端に接続さ
れている。また、容量素子３４は、オペアンプ３６の−
入力端と出力端との間に並列接続され、基準電圧源３８
の出力は、オペアンプ３６の＋入力端に入力されてい
る。

【００２８】また、上述する基準電圧源３８は、Ｐ型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）４０と、抵
抗素子４２とから構成されている。ＰＭＯＳ４０のソー
スは電源に接続され、そのゲートおよびドレインと抵抗
素子４２の一端とは短絡されて出力とされ、オペアンプ
３６の＋入力端に入力されている。なお、この基準電圧
源３８の出力は電源電圧／２とされる。また、抵抗素子
４２の他端は接地されている。

【００２９】次いで、電圧比較器３０は、積分回路２８
の出力と基準電圧源４６の出力とを比較することによっ
て、外部クロックの周波数が所定の周波数よりも大きい
か、あるいは小さいかを検出し、これに応じたクロック
切換え信号を出力するものである。例えば、積分回路の
出力が基準電圧源４６の出力よりも大きい場合には、ク
ロック切換え信号としてハイレベルを出力し、逆に、小
さい場合にはローレベルを出力する。

【００３０】図示例の電圧比較器３０は、コンパレータ
４４と、基準電圧源４６とから構成されている。そし
て、コンパレータ４４の＋入力端には、積分回路２８の
出力が入力され、その−入力端には基準電圧源４６の出
力が接続され、その出力端からはクロック切換え信号が
出力されている。また、クロック切換え信号は、クロッ
ク選択回路１６に入力されるとともに、基準電圧源４６
にも入力されている。

【００３１】また、上述する基準電圧源４６は、ＰＭＯ
Ｓ４８と、抵抗素子５０，５２と、Ｎ型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）５４，５６と、インバー
タ５８とから構成されている。

【００３２】ＰＭＯＳ４８のソースは電源に接続され、
そのゲートおよびドレインと抵抗素子５０の一端とＮＭ
ＯＳ５４のソースとは短絡されている。また、抵抗素子
５０の他端と抵抗素子５２の一端とＮＭＯＳ５６のソー
スとは短絡され、抵抗素子５２の他端は接地されてい
る。また、ＮＭＯＳ５４，５６のドレインは短絡されて
コンパレータ４４の−入力端に入力され、そのゲートに
は、それぞれインバータ５８の出力とクロック切換え信
号とが入力され、インバータ５８の入力端にはクロック
切換え信号が入力されている。

【００３３】なお、この基準電圧源４６の出力は、ＮＭ
ＯＳ５４から出力される基準電圧１、例えば電源電圧〜
電源電圧／２の範囲の出力と、ＮＭＯＳ５６から出力さ
れる基準電圧２、例えば電源電圧／２〜グランド電圧の
範囲の出力とが、クロック切換え信号のレベルに応じて
選択出力される。図示例においては、クロック切換え信
号がローレベルのときは基準電圧１が出力され、逆にハ
イレベルのときは基準電圧２が出力される。

【００３４】このように、クロック切換え信号のレベル
に応じて、基準電圧源４６の出力として、基準電圧１ま
たは２を選択出力することによって、コンパレータ４４
にヒステリシス特性を持たせることができ、クロック切
換え信号の変化点付近において、クロック切換え信号の
ばたつきを抑制して、クロック切換え信号が頻繁に変化
するのを防止することができる。

【００３５】続いて、図３に、クロック選択回路１６の
一実施例の構成回路図を示す。このクロック選択回路１
６は、ＡＮＤ−ＯＲゲートによる構成例を示すものであ
る。２つのＡＮＤゲートの一方の入力端（図中上側の入
力端）には、それぞれ外部クロックとＰＬＬ１２の出力
とが入力される。また、２つのＡＮＤゲートの他方の入
力端（図中下側の入力端）は、互いに短絡されてクロッ
ク切換え信号が入力され、その出力端からは、外部クロ
ックまたはＰＬＬ１２の出力が選択出力されて、クロッ
ク分配回路１８に入力される。

【００３６】本発明のクロック発生回路１０において、
周波数検出回路１４およびクロック選択回路１６は、例
えばこのように構成される。なお、本発明のクロック発
生回路１０に用いられる周波数検出回路１４およびクロ
ック選択回路１６は、上述する構成回路例だけに限定さ
れるものではない。

【００３７】次に、本発明のクロック発生回路１０の動
作について、図２の周波数検出回路１４および図３のク
ロック選択回路１６を適用した場合を例に挙げて、図４
に示されるタイミングチャートを参照しながら説明す
る。なお、図４のタイミングチャートにおいては、周波
数検出回路１４のワンショットマルチバイブレータ２６
および積分回路２８の出力をそれぞれ出力信号ａおよび
出力信号ｂとして説明を行う。

【００３８】まず、タイミングチャートの第１の期間
（図中左部）は、外部クロックの周波数が所定の周波数
よりも低い場合の一例を示すものである。周波数検出回
路１４において、ワンショットマルチバイブレータ２６
は、外部クロックが入力される毎に所定パルス幅を有す
るパルスを発生する。タイミングチャートに示されるよ
うに、外部クロックの周波数が低い場合、ワンショット
マルチバイブレータ２６の出力信号ａは、ローレベルに
対してハイレベルの期間が短くなる。

【００３９】次いで、出力信号ａは、積分回路２８によ
って積分される。この時、オペアンプ３６の＋入力端に
は、基準電圧源３８から電源電圧／２が入力されている
ため、出力信号ａがハイレベルになると、即ち、電源電
圧／２よりも大きくなると、積分回路２８の出力信号ｂ
は、抵抗素子３２および容量素子３４で決定される時定
数に応じた速度でディスチャージされてローレベルにな
ろうとする。

【００４０】ところが、出力信号ａは、ローレベルに対
してハイレベルの期間が短いため、出力信号ｂがディス
チャージされてローレベルになる前に、出力信号ａがロ
ーレベルに変化してしまう。出力信号ａがローレベルに
なると、即ち、電源電圧／２よりも小さくなると、積分
回路２８の出力信号ｂはチャージアップされてハイレベ
ルになる。このように、外部クロックの周波数が所定の
周波数よりも低い場合には、出力信号ｂはハイレベルに
保持される。

【００４１】タイミングチャートに示されるように、ク
ロック切換え信号がハイレベルのとき、基準電圧源４６
のＮＭＯＳ５６がオン状態であり、コンパレータ４４の
−入力端には基準電圧２が供給されている。従って、出
力信号ｂは電圧比較器３０によって基準電圧２と比較さ
れる。そして、出力信号ｂは基準電圧２よりも大きいた
め、クロック切換え信号はハイレベルとされる。このよ
うに、外部クロックの周波数が所定の周波数よりも低い
場合には、クロック切換え信号はハイレベルに保持され
る。

【００４２】クロック切換え信号がハイレベルの期間
は、クロック選択回路１６によって外部クロックが選択
出力される。即ち、外部クロックの周波数が所定の周波
数よりも低い場合には、外部クロックから内部クロック
を発生するまでの遅延時間も問題にならないため、外部
クロックを内部クロックとして直接使用する。このと
き、ＰＬＬ１２のＶＣＯ２４は自走発振するが、ＰＬＬ
１２の出力は内部回路に供給されないし、ＰＬＬ１２自
身の消費電力もＬＳＩ全体から見れば極小であるため、
何ら問題はない。

【００４３】次に、タイミングチャートの第２の期間
（図中中央部）は、外部クロックの周波数が所定の周波
数よりも高い場合、および、外部クロックの周波数が所
定の周波数よりも低い状態から、高い状態に変化する場
合の一例を示すものである。

【００４４】タイミングチャートに示されるように、外
部クロックの周波数が高くなると、ワンショットマルチ
バイブレータ２６の出力信号ａは、ハイレベルに対して
ローレベルの期間が短くなる。同様に、出力信号ａは、
積分回路２８によって積分される。ここで、出力信号ａ
は、ローレベルに対してハイレベルの期間が長いため、
出力信号ｂは、時定数に応じた速度でゆっくりとディス
チャージされてローレベルになる。

【００４５】一方、出力信号ａがローレベルになると、
積分回路２８の出力信号ｂはチャージアップされてハイ
レベルになろうとする。ところが、出力信号ａは、ハイ
レベルに対してローレベルの期間が短いため、出力信号
ｂがチャージアップされてハイレベルになる前に、出力
信号ａがハイレベルに変化してしまう。そして、出力信
号ａがハイレベルになると、積分回路２８の出力信号ｂ
はディスチャージされてローレベルになる。こうして、
外部クロックの周波数が所定の周波数よりも高い場合に
は、出力信号ｂはローレベルに保持される。

【００４６】タイミングチャートに示されるように、外
部クロックの周波数が低い状態から高い状態に変化する
前のクロック切換え信号はハイレベルであり、基準電圧
源４６のＮＭＯＳ５６がオン状態であるため、コンパレ
ータ４４の−入力端には基準電圧２が供給される。即
ち、出力信号ｂは、電圧比較器３０によって基準電圧２
と比較され、出力信号ｂが基準電圧２よりも小さくなっ
た時点で、クロック切換え信号がローレベルに変化す
る。

【００４７】クロック切換え信号がローレベルになる
と、基準電圧源４６のＮＭＯＳ５４がオン状態となり、
コンパレータ４４の−入力端には基準電圧１が供給され
る。即ち、出力信号ｂが基準電圧１よりも小さい期間、
クロック切換え信号はローレベルに保持される。このよ
うに、外部クロックの周波数が所定の周波数よりも高く
なると、クロック切換え信号はローレベルに保持され
る。

【００４８】クロック切換え信号がローレベルの期間
は、クロック選択回路１６によって外部クロックが選択
出力される。即ち、外部クロックの周波数が所定の周波
数よりも高い場合には、外部クロックから内部クロック
を発生するまでの遅延時間が問題になるため、ＰＬＬ１
２の出力を内部クロックとして使用する。

【００４９】次に、タイミングチャートの第３の期間
（図中右側部）は、外部クロックの周波数が所定の周波
数よりも低い場合、および、外部クロックの周波数が所
定の周波数よりも高い状態から、低い状態に変化する場
合の一例を示すものである。この場合、周波数検出回路
１４は、タイミングチャートの第２の期間、即ち、外部
クロックの周波数が所定の周波数よりも低い状態から、
高い状態に変化する場合と全く反対に動作する。

【００５０】即ち、出力信号ａは、ハイレベルに対して
ローレベルの期間が長くなるため、出力信号ｂは、時定
数に応じた速度でゆっくりとチャージアップされてハイ
レベルになる。また、出力信号ｂは、電圧比較器３０に
よって基準電圧１と比較され、出力信号ｂが基準電圧１
よりも大きくなった時点で、クロック切換え信号はハイ
レベルとされる。

【００５１】そして、クロック切換え信号がハイレベル
になると、出力信号ｂが基準電圧２よりも大きい期間、
クロック切換え信号はハイレベルに保持される。こうし
て、外部クロックの周波数が所定の周波数よりも低くな
ると、クロック切換え信号はハイレベルに保持され、ク
ロック選択回路１６によって外部クロックが選択出力さ
れる。

【００５２】

【発明の効果】以上詳細に説明した様に、本発明のクロ
ック発生回路は、周波数検出回路によって外部クロック
の周波数を検出し、この結果に基づいて、クロック選択
回路によって外部クロックとＰＬＬの出力を選択出力す
ることにより、外部クロックの周波数が所定周波数より
も大きいとき、例えば通常の使用状態のときは、ＰＬＬ
の出力を内部クロックとして用い、逆に、小さいとき、
例えば待機状態のときは、外部クロックを直接内部クロ
ックとして用いるものである。

【００５３】従って、本発明のクロック発生回路によれ
ば、外部クロックの周波数が高いときは、ＰＬＬの出
力、即ち、外部クロックの位相に同期された内部クロッ
クを使用することによって、内部クロックの外部クロッ
クに対する遅延時間の問題を解消することができ、逆
に、外部クロックの周波数が低いときは、外部クロック
を内部クロックとして直接使用することによって、外部
クロックの周波数を低下させる、または停止させて、待
機状態における消費電力を削減することができる。

【図面の簡単な説明】

【図１】本発明のクロック発生回路の一実施例のブロッ
ク図である。

【図２】本発明のクロック発生回路において用いられる
周波数検出回路の一実施例の構成回路図である。

【図３】本発明のクロック発生回路において用いられる
クロック選択回路の一実施例の構成回路図である。

【図４】本発明のクロック発生回路において用いられる
周波数検出回路の動作を示す一実施例のタイミングチャ
ートである。

【図５】従来のクロック発生回路の一例の構成回路図で
ある。

【図６】図５に示す従来のクロック発生回路の動作を示
す一例のタイミングチャートである。

【図７】従来のクロック発生回路の別の例の構成回路図
である。

【図８】図７に示す従来のクロック発生回路の動作を示
す一例のタイミングチャートである。

【符号の説明】

１０，６０，６６ クロック発生回路 １２，７４ ＰＬＬ（位相同期ループ） １４ 周波数検出回路 １６ クロック選択回路 １８，６２ クロック分配回路 ２０，６８ ＰＤ（位相検出器） ２２，７０ ＬＰＦ（低域通過フィルタ） ２４，７２ ＶＣＯ（電圧制御発振器） ２６ ワンショットマルチバイブレータ ２８ 積分回路 ３０ 電圧比較器 ３２，４２，５０，５２ 抵抗素子 ３４ 容量素子 ３６ オペアンプ ３８，４６ 基準電圧源 ４０，４８ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ） ４４ コンパレータ ５４，５６ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ） ５８ インバータ ６４ フリップフロップ ａ，ｂ 出力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部より入力されるクロックの位相に同期
   された内部クロックを出力する位相同期ループと、前記
   外部より入力されるクロックの周波数を検出して、クロ
   ック切換え信号を出力する周波数検出回路と、前記周波
   数検出回路から出力されるクロック切換え信号に応じ
   て、前記外部より入力されるクロックと前記位相同期ル
   ープから出力される内部クロックとを選択出力するクロ
   ック選択回路とを有することを特徴とするクロック発生
   回路。