JP2777172B2 - 回路同期方式 - Google Patents
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- 238000000034 method Methods 0.000 title description 15
- 230000004044 response Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 7
- 238000007667 floating Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Multi Processors (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、電子回路の動作を同期させるシステム乃至
は方式に関するものであって、更に詳細には、中央処理
装置及び浮動小数点コプロセサの動作を同期させる為の
電圧制御型可変遅延線フェーズロックループシステムに
関するものである。
は方式に関するものであって、更に詳細には、中央処理
装置及び浮動小数点コプロセサの動作を同期させる為の
電圧制御型可変遅延線フェーズロックループシステムに
関するものである。
従来技術 システム乃至は方式内において動作している幾つかの
回路を同期させることは、多くのシステムデザイナーに
よって直面されている問題である。例えば、高性能マイ
クロプロセサをベースとしてシステム（方式）におい
て、システムバス上の無駄時間を最小とすると共に不所
望のデータの衝突が発生することを防止する為に、シス
テム内において種々の個別的な集積回路の動作を同期さ
せることが望ましい。自動テストシステムにおいて、テ
スト中の装置からの入力及び出力信号に対する有効性を
確保する為に、該装置の出力ピンの状態をモニターする
一方、その全ての入力ピンを基本的に同時的に駆動させ
ねばならない。
回路を同期させることは、多くのシステムデザイナーに
よって直面されている問題である。例えば、高性能マイ
クロプロセサをベースとしてシステム（方式）におい
て、システムバス上の無駄時間を最小とすると共に不所
望のデータの衝突が発生することを防止する為に、シス
テム内において種々の個別的な集積回路の動作を同期さ
せることが望ましい。自動テストシステムにおいて、テ
スト中の装置からの入力及び出力信号に対する有効性を
確保する為に、該装置の出力ピンの状態をモニターする
一方、その全ての入力ピンを基本的に同時的に駆動させ
ねばならない。
必ずしも従来技術におけるものではないが、マイクロ
プロセサをベースとしたシステムを同期させる為の１解
決方法は、M.Forsyth et al.著の「15MIPSピーク性能を
具備する32ビットVLSICPU（A 32−Bit VLSI CPU with 1
5−MIPS Peak Performance）」、IEEEジャーナル・オブ
・ソリッドステート・サーキッツ（1987年10月）、SC−
22（５）:768−775の文献に記載されている。この文献
に記載されているシステムはグローバルマスタークロッ
クを使用しており、それに対して全ての集積回路動作が
同期されている。
プロセサをベースとしたシステムを同期させる為の１解
決方法は、M.Forsyth et al.著の「15MIPSピーク性能を
具備する32ビットVLSICPU（A 32−Bit VLSI CPU with 1
5−MIPS Peak Performance）」、IEEEジャーナル・オブ
・ソリッドステート・サーキッツ（1987年10月）、SC−
22（５）:768−775の文献に記載されている。この文献
に記載されているシステムはグローバルマスタークロッ
クを使用しており、それに対して全ての集積回路動作が
同期されている。
該回路の動作を同期させる為の１つの公知の技術は、
フェーズロックループ回路を使用することである。フェ
ーズロックループ回路は、典型的に、入力信号を電圧制
御型オシレータ（VCO）からの基準信号と比較する為の
位相検知器を使用している。従って、位相検知器の出力
は、入力信号と電圧制御型オシレータからの信号との間
の位相差に比例している。該位相検知器の出力は、該信
号の間のエラーを表しており、それは該電圧制御型オシ
レータを制御する為にローパスフィルタを介して供給さ
れる。該エラー信号は、該入力信号に対応しないかも知
れない初期同調にも拘らず、該電圧制御型オシレータを
入力信号にロックさせる。
フェーズロックループ回路を使用することである。フェ
ーズロックループ回路は、典型的に、入力信号を電圧制
御型オシレータ（VCO）からの基準信号と比較する為の
位相検知器を使用している。従って、位相検知器の出力
は、入力信号と電圧制御型オシレータからの信号との間
の位相差に比例している。該位相検知器の出力は、該信
号の間のエラーを表しており、それは該電圧制御型オシ
レータを制御する為にローパスフィルタを介して供給さ
れる。該エラー信号は、該入力信号に対応しないかも知
れない初期同調にも拘らず、該電圧制御型オシレータを
入力信号にロックさせる。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、特に中央処理装置
の動作をコプロセサ又はマイクロプロセサをベースとす
るシステムにおけるその他のチップとの間で同期させる
のに特に有用な可変遅延線フェーズロックループ技術を
提供することを目的とする。
述した如き従来技術の欠点を解消し、特に中央処理装置
の動作をコプロセサ又はマイクロプロセサをベースとす
るシステムにおけるその他のチップとの間で同期させる
のに特に有用な可変遅延線フェーズロックループ技術を
提供することを目的とする。
構 成 本発明の同期技術によれば、システムバス上の無駄時
間を最小とすることを可能とし、且つマイクロプロセサ
の製造における変動要因から発生するマイクロプロセサ
動作速度における変動原因を補正することを可能として
いる。
間を最小とすることを可能とし、且つマイクロプロセサ
の製造における変動要因から発生するマイクロプロセサ
動作速度における変動原因を補正することを可能として
いる。
本発明の好適実施形態においては、共通クロック信号
から動作する第１及び第２回路を同期させる為のシステ
ム（方式）が提供され、該システムは該共通クロック信
号を受け取り且つ該クロック信号を該第１回路へ供給す
る前に選択した期間だけそれを遅延させるべく接続され
ている第１遅延線と、該クロック信号を受け取り且つそ
れを該第２回路へ供給する前に制御信号に応答して調節
可能な期間だけそれを遅延させるべく接続されている第
２遅延線と、各々が出力信号を供給する時を検知し且つ
応答して該第２遅延線へ該制御信号を供給する為に該第
１及び第２回路の両方へ接続されている位相検知回路と
を有している。該制御信号は、該出力信号の間の差異に
関係した電位を持っている。好適実施例においては、該
位相検知器は、エッジトリガー型フリップフロップ回路
を有しており、該回路の出力は電圧制御型遅延線を駆動
する為にローパスフィルタを介して通過される。
から動作する第１及び第２回路を同期させる為のシステ
ム（方式）が提供され、該システムは該共通クロック信
号を受け取り且つ該クロック信号を該第１回路へ供給す
る前に選択した期間だけそれを遅延させるべく接続され
ている第１遅延線と、該クロック信号を受け取り且つそ
れを該第２回路へ供給する前に制御信号に応答して調節
可能な期間だけそれを遅延させるべく接続されている第
２遅延線と、各々が出力信号を供給する時を検知し且つ
応答して該第２遅延線へ該制御信号を供給する為に該第
１及び第２回路の両方へ接続されている位相検知回路と
を有している。該制御信号は、該出力信号の間の差異に
関係した電位を持っている。好適実施例においては、該
位相検知器は、エッジトリガー型フリップフロップ回路
を有しており、該回路の出力は電圧制御型遅延線を駆動
する為にローパスフィルタを介して通過される。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様に付いて詳細に説明する。
様に付いて詳細に説明する。
第１図は、中央処理装置10の動作を浮動小数点コプロ
セサ20と同期させるべく適用された場合の本発明の好適
な実施例を示している。CPU10及びFPC20の各々は、外部
クロック源からクロック信号CLKINを受け取るべく接続
されている。CPUチップ10において、該クロック信号は
電圧制御型遅延線12へ供給され、そこで該信号は以下に
説明する期間を持った固定時間期間だけ遅延される。遅
延された後に、該クロック信号はライン14上を該チップ
の残部へ供給され、該残部とはドライバ15に関連してCP
U出力イネーブル信号として使用される個所を包含す
る。32ビット幅バスに対する好適実施例の場合、出力イ
ネーブル信号はドライバ15の態様でその他31個のドライ
バを制御する。該出力イネーブル信号は、CPUがシステ
ムデータバスをアクセスすることを許容し、且つそのバ
スを介してキャッシュメモリ（不図示）をアクセスする
ことを許容する。
セサ20と同期させるべく適用された場合の本発明の好適
な実施例を示している。CPU10及びFPC20の各々は、外部
クロック源からクロック信号CLKINを受け取るべく接続
されている。CPUチップ10において、該クロック信号は
電圧制御型遅延線12へ供給され、そこで該信号は以下に
説明する期間を持った固定時間期間だけ遅延される。遅
延された後に、該クロック信号はライン14上を該チップ
の残部へ供給され、該残部とはドライバ15に関連してCP
U出力イネーブル信号として使用される個所を包含す
る。32ビット幅バスに対する好適実施例の場合、出力イ
ネーブル信号はドライバ15の態様でその他31個のドライ
バを制御する。該出力イネーブル信号は、CPUがシステ
ムデータバスをアクセスすることを許容し、且つそのバ
スを介してキャッシュメモリ（不図示）をアクセスする
ことを許容する。
全システムの動作速度を最大とさせる為に、CPUチッ
プ10及びFPCチップ20が最大速度で該キャッシュメモリ
と通信すること、従って該システムデータバス上の最小
無駄時間で通信することが重要である。好適実施例にお
いて、CPUチップ10は、毎秒当たり一千万個以上の命令
で動作し、従って非常に高い帯域幅のインターフェース
を要求する。この実施例においては、この帯域幅は、命
令用の一度とデータ用に一度、60ナノ秒サイクル当たり
キャッシュインターフェースピンを二度ドライブするこ
とによってCPU及びFPCに対し16.7メガヘルツを使用して
達成される。このピン多重化はキャッシュタイミングの
慎重な制御を必要とし、そうでなければ、チップ間の相
次ぐスキューがデータ有効窓を狭めることとなり、その
際にセットアップ時間及びホールド時間を侵害し且つバ
ス競合を発生させる。製造プロセスにおける変動の結果
として異なったチップにおける伝播遅れにおける差異の
為に、この問題は一層厳しいものとなる。CMOSライン幅
における変動は、該チップのスイッチング速度に影響を
与え、該チップの同期を更に一層困難なものとさせる。
プ10及びFPCチップ20が最大速度で該キャッシュメモリ
と通信すること、従って該システムデータバス上の最小
無駄時間で通信することが重要である。好適実施例にお
いて、CPUチップ10は、毎秒当たり一千万個以上の命令
で動作し、従って非常に高い帯域幅のインターフェース
を要求する。この実施例においては、この帯域幅は、命
令用の一度とデータ用に一度、60ナノ秒サイクル当たり
キャッシュインターフェースピンを二度ドライブするこ
とによってCPU及びFPCに対し16.7メガヘルツを使用して
達成される。このピン多重化はキャッシュタイミングの
慎重な制御を必要とし、そうでなければ、チップ間の相
次ぐスキューがデータ有効窓を狭めることとなり、その
際にセットアップ時間及びホールド時間を侵害し且つバ
ス競合を発生させる。製造プロセスにおける変動の結果
として異なったチップにおける伝播遅れにおける差異の
為に、この問題は一層厳しいものとなる。CMOSライン幅
における変動は、該チップのスイッチング速度に影響を
与え、該チップの同期を更に一層困難なものとさせる。
浮動小数点コプロセサチップ20もクロック信号CLKIN
を受け取るべく接続されている。該クロック信号は、直
ぐに電圧制御型遅延線22へ供給され、それは、該CPU上
の遅延線と異なり、可変時間遅れを持っている。該遅延
線からの出力は、FFCチップ20が該システムデータバス
をアクセスすることを可能とする為にドライバ25をイネ
ーブルする為に使用される。32ビットバスに対する該CP
Uに関しての場合と同一の態様で、32個のドライバ25が
ある。該浮動小数点チップも、ライン18上をCPU出力イ
ネーブル信号及びライン19上をFPC出力イネーブル信号
を受け取るべく接続された位相検知器30を有している。
該位相検知器は、ライン18及び19上で受け取られる信号
の位相差を表す出力信号をライン32上に供給する。CPU
及びFPCが適切に同期されると、ライン32上の信号は、
該CPU出力信号は該時間の最初の50％に到達したことを
且つ該FPC信号は該時間の最初の50％に到達したことを
表す。ライン32上の出力信号は、ローパスフィルタ37へ
供給され、それは該出力信号を時間に関して平均化し且
つ制御信号VCTRLを可変電圧制御型遅延線22へ供給す
る。遅延線22は、該遅延線を介して通過するクロック信
号の時間遅れを長くさせるか又は短くさせ、その際にFP
C信号伝播遅れをCPU伝播遅れとマッチングさせ、且つそ
れらの動作を同期させる。
を受け取るべく接続されている。該クロック信号は、直
ぐに電圧制御型遅延線22へ供給され、それは、該CPU上
の遅延線と異なり、可変時間遅れを持っている。該遅延
線からの出力は、FFCチップ20が該システムデータバス
をアクセスすることを可能とする為にドライバ25をイネ
ーブルする為に使用される。32ビットバスに対する該CP
Uに関しての場合と同一の態様で、32個のドライバ25が
ある。該浮動小数点チップも、ライン18上をCPU出力イ
ネーブル信号及びライン19上をFPC出力イネーブル信号
を受け取るべく接続された位相検知器30を有している。
該位相検知器は、ライン18及び19上で受け取られる信号
の位相差を表す出力信号をライン32上に供給する。CPU
及びFPCが適切に同期されると、ライン32上の信号は、
該CPU出力信号は該時間の最初の50％に到達したことを
且つ該FPC信号は該時間の最初の50％に到達したことを
表す。ライン32上の出力信号は、ローパスフィルタ37へ
供給され、それは該出力信号を時間に関して平均化し且
つ制御信号VCTRLを可変電圧制御型遅延線22へ供給す
る。遅延線22は、該遅延線を介して通過するクロック信
号の時間遅れを長くさせるか又は短くさせ、その際にFP
C信号伝播遅れをCPU伝播遅れとマッチングさせ、且つそ
れらの動作を同期させる。
前述した説明において、該位相検知器、ローパスフィ
ルタ、及び可変電圧制御型遅延線は、全てコプロセサチ
ップ上に存在するものとして説明した。然し乍ら、理解
すべきことであるが、これらの構成要素は、同一の結果
を得る為に、固定遅延線を該コプロセサチップ上に配置
させてCPUチップ上に容易に配設させることも可能であ
る。いずれの方法においても、出力イネーブルライン
が、ドライバ15及び25をイネーブルさせて、データをバ
ス上にのせるか又はバスからのデータをラッチする。
ルタ、及び可変電圧制御型遅延線は、全てコプロセサチ
ップ上に存在するものとして説明した。然し乍ら、理解
すべきことであるが、これらの構成要素は、同一の結果
を得る為に、固定遅延線を該コプロセサチップ上に配置
させてCPUチップ上に容易に配設させることも可能であ
る。いずれの方法においても、出力イネーブルライン
が、ドライバ15及び25をイネーブルさせて、データをバ
ス上にのせるか又はバスからのデータをラッチする。
従来のフェーズロックループシステムにおいて、位相
検知器の出力は、電圧制御型オシレータ（VCO）を制御
する為に、ローパスフィルタを介して通過される。該電
圧制御型オシレータは、電圧の関数である周波数出力を
持っている。然し乍ら、従来のフェーズロックループシ
ステムは、ノイズに対して極めて敏感であり、且つこの
様な制御システムはポール即ち極を持っているので、安
定化させることが困難である。本発明システムにおいて
は、内部接地と外部接地との間のノイズを回避し且つピ
ン間での容量性クロストークを防止する為にローパスフ
ィルタがチップ上に配置されている。本システムは、デ
バック操作で援助する為により低速又は中断型クロック
信号で該チップを動作させることを可能としている点が
別の利点である。チップが再開始されると、それらは同
期する。周波数を制御する電圧制御型オシレータ（VC
O）を使用する従来のフェーズロックループシステムの
場合、クロック信号を低速とさせたり又は完全に停止さ
せたりすることは出来ない。何故ならば、その様なこと
が発生すると、エラー又はセトリング時間無しで、該オ
シレータは周波数において瞬間的な変更を与えることが
必要とされる。
検知器の出力は、電圧制御型オシレータ（VCO）を制御
する為に、ローパスフィルタを介して通過される。該電
圧制御型オシレータは、電圧の関数である周波数出力を
持っている。然し乍ら、従来のフェーズロックループシ
ステムは、ノイズに対して極めて敏感であり、且つこの
様な制御システムはポール即ち極を持っているので、安
定化させることが困難である。本発明システムにおいて
は、内部接地と外部接地との間のノイズを回避し且つピ
ン間での容量性クロストークを防止する為にローパスフ
ィルタがチップ上に配置されている。本システムは、デ
バック操作で援助する為により低速又は中断型クロック
信号で該チップを動作させることを可能としている点が
別の利点である。チップが再開始されると、それらは同
期する。周波数を制御する電圧制御型オシレータ（VC
O）を使用する従来のフェーズロックループシステムの
場合、クロック信号を低速とさせたり又は完全に停止さ
せたりすることは出来ない。何故ならば、その様なこと
が発生すると、エラー又はセトリング時間無しで、該オ
シレータは周波数において瞬間的な変更を与えることが
必要とされる。
第２図は、第１図にブロックで示した位相検知器30の
より詳細な概略図である。位相検知器30は、エッジトリ
ガー型Ｄ型フリップフロップを有しており、それは、信
号CPUOUTの上昇端部において、信号FPOUTをサンプルし
且つその結果を出力ライン53及び54上に与える。CPUOUT
が高状態となった後にFPOUTが高状態となると、ライン5
4のFPslowは低状態となり且つラインEpfastが高状態と
なる。一方、その出力が信号CPUOUTによってサンプルさ
れる時に浮動小数点チップ20が既に高状態となっている
場合には、反対の場合となる。ライン18上の信号CPUOUT
もパルス発生器55をドライブし、それは固定時間の間、
好適には10ナノ秒の程度の時間、NANDゲート47及び48を
イネーブルさせる。このことは、CPUOUT及びFPOUT入力
信号を電荷付加及び電荷除去出力信号へ変換させ、該信
号は該ローパスフィルタへ供給される。ゲート49、50及
び52は、該交差接続された対のゲートによってドライブ
されるロード（負荷）をバランスさせ、その際に同一の
速度で対称的な動作を維持する。
より詳細な概略図である。位相検知器30は、エッジトリ
ガー型Ｄ型フリップフロップを有しており、それは、信
号CPUOUTの上昇端部において、信号FPOUTをサンプルし
且つその結果を出力ライン53及び54上に与える。CPUOUT
が高状態となった後にFPOUTが高状態となると、ライン5
4のFPslowは低状態となり且つラインEpfastが高状態と
なる。一方、その出力が信号CPUOUTによってサンプルさ
れる時に浮動小数点チップ20が既に高状態となっている
場合には、反対の場合となる。ライン18上の信号CPUOUT
もパルス発生器55をドライブし、それは固定時間の間、
好適には10ナノ秒の程度の時間、NANDゲート47及び48を
イネーブルさせる。このことは、CPUOUT及びFPOUT入力
信号を電荷付加及び電荷除去出力信号へ変換させ、該信
号は該ローパスフィルタへ供給される。ゲート49、50及
び52は、該交差接続された対のゲートによってドライブ
されるロード（負荷）をバランスさせ、その際に同一の
速度で対称的な動作を維持する。
第３図は、該ローパスフィルタの概略図である。第２
図に示した回路からの電荷付加及び電荷除去信号は、一
対のスイッチを制御する為に使用され、それは究極的に
は一対の整合された電流源61及び62によって大型のコン
デンサ60を充電又は放電させる。パルス発生器55からの
固定幅パルスによって、固定寸法電荷パケットが各サイ
クルごとに該コンデンサ内へ又はそれからポンプ動作さ
れ、その際に補正ステップの寸法をクロック周波数とは
独立的なものとされている。該電荷付加及び電荷除去信
号がアクティブでない即ち不活性であると、該スケッチ
は第３図に示した如くに接続されて寄生コンデンサ63及
び64を制御電圧へ短絡させ、その際に電荷共有エラーを
解消させる。
図に示した回路からの電荷付加及び電荷除去信号は、一
対のスイッチを制御する為に使用され、それは究極的に
は一対の整合された電流源61及び62によって大型のコン
デンサ60を充電又は放電させる。パルス発生器55からの
固定幅パルスによって、固定寸法電荷パケットが各サイ
クルごとに該コンデンサ内へ又はそれからポンプ動作さ
れ、その際に補正ステップの寸法をクロック周波数とは
独立的なものとされている。該電荷付加及び電荷除去信
号がアクティブでない即ち不活性であると、該スケッチ
は第３図に示した如くに接続されて寄生コンデンサ63及
び64を制御電圧へ短絡させ、その際に電荷共有エラーを
解消させる。
第３図の回路からの出力信号VCTRLは、電圧制御型遅
延線をドライブする為に使用される。従って、浮動小数
点チップがあまり早すぎると、ライン53上のFPfastはア
クティブ即ち活性状態であり、従って該電荷付加信号も
アクティブ即ち活性状態である。該パルス発生器パルス
がアクティブである期間、該電荷付加スイッチがコンデ
ンサ60へ接続され、電荷がコンデンサ60へ流れることを
許容する。同様に、FPCが遅いと、電荷除去ラインがア
クティブであり、電流源64をして該コンデンサから電荷
を除去させる。電荷付加ラインも電荷除去ラインもいず
れもアクティブでない期間中、コンデンサ60もフロート
する。電流源が該フィルタコンデンサを充電も放電もし
ていない場合、その出力はノードVCTRL（該フィルタコ
ンデンサ電圧の低インピーダンス版）へ短絡される。寄
生容量Cpがフィルタコンデンサ電圧に維持され、従って
該電流源が該フィルタコンデンサに接続される場合には
チャージシェアリング即ち電荷共有は殆ど発生しない。
従って、位相検知器とローパスフィルタとの結合は、電
圧の関数としての所望の時間遅れを表す回路を提供して
いる。
延線をドライブする為に使用される。従って、浮動小数
点チップがあまり早すぎると、ライン53上のFPfastはア
クティブ即ち活性状態であり、従って該電荷付加信号も
アクティブ即ち活性状態である。該パルス発生器パルス
がアクティブである期間、該電荷付加スイッチがコンデ
ンサ60へ接続され、電荷がコンデンサ60へ流れることを
許容する。同様に、FPCが遅いと、電荷除去ラインがア
クティブであり、電流源64をして該コンデンサから電荷
を除去させる。電荷付加ラインも電荷除去ラインもいず
れもアクティブでない期間中、コンデンサ60もフロート
する。電流源が該フィルタコンデンサを充電も放電もし
ていない場合、その出力はノードVCTRL（該フィルタコ
ンデンサ電圧の低インピーダンス版）へ短絡される。寄
生容量Cpがフィルタコンデンサ電圧に維持され、従って
該電流源が該フィルタコンデンサに接続される場合には
チャージシェアリング即ち電荷共有は殆ど発生しない。
従って、位相検知器とローパスフィルタとの結合は、電
圧の関数としての所望の時間遅れを表す回路を提供して
いる。
第４図は、ブロック12及び22の各々として第１図にブ
ロックで示した電圧制御型遅延線の概略図である。第４
図に示した如く、該遅延線（ディレイライン）は、一連
の12個のドライバ70a,70b,...,70lと、12個の制御トラ
ンジスタ71a,71b,...,71lと、12個のコンデンサ72a,72
b,...,72lとを有している。各コンデンサは、Vssへ接続
されている。該遅延線の動作原理は、各インバータ70c
がそのロード（負荷）コンデンサ72cをドライブする出
力インピーダンスを持っていることである。RC時定数を
変化させることによって、一層長い遅れが与えられる。
換言すると、各ドライバの出力における抵抗性負荷を変
化させることによって、より多くの容量性負荷を該イン
バータに対して「可視的」なものとさせることが可能で
ある。トランジスタ71を使用することにより、小さなゲ
ート対ソース電圧に対して、開放回路が与えられ、且つ
該トランジスタは基本的にオフされる。該トランジスタ
のゲートが約2Vに到達する時間迄に、それがターンオン
され、該容量を直接的に出力端子へ結合させる。
ロックで示した電圧制御型遅延線の概略図である。第４
図に示した如く、該遅延線（ディレイライン）は、一連
の12個のドライバ70a,70b,...,70lと、12個の制御トラ
ンジスタ71a,71b,...,71lと、12個のコンデンサ72a,72
b,...,72lとを有している。各コンデンサは、Vssへ接続
されている。該遅延線の動作原理は、各インバータ70c
がそのロード（負荷）コンデンサ72cをドライブする出
力インピーダンスを持っていることである。RC時定数を
変化させることによって、一層長い遅れが与えられる。
換言すると、各ドライバの出力における抵抗性負荷を変
化させることによって、より多くの容量性負荷を該イン
バータに対して「可視的」なものとさせることが可能で
ある。トランジスタ71を使用することにより、小さなゲ
ート対ソース電圧に対して、開放回路が与えられ、且つ
該トランジスタは基本的にオフされる。該トランジスタ
のゲートが約2Vに到達する時間迄に、それがターンオン
され、該容量を直接的に出力端子へ結合させる。
第４図に示した回路は、浮動小数点コプロセサチップ
20における遅延線22のみならず、CPUチップ10内の電圧
制御型遅延線12として使用される。該CPUチップの場
合、該遅延線は、制御線VCTRL1又はVCTRL2の１つをVcc
及び他方をVccへ接続させることによってその同調範囲
の半分に設定される。従って、該インバータの半分は負
荷コンデンサから実効的に完全に遮断され、一方他の６
個のインバータは該コンデンサへ直接的に効果的に接続
される。対照的に、浮動小数点コプロセサ20において、
制御ラインVCTRL1及びVCTRL2が一緒に短絡され且つ第３
図の出力端子からの信号VCTRLを受け取るべく接続され
る。該電圧制御遅延線は、対構成のステージ（段）を使
用し、従って上昇及び下降の伝播遅れの間の差異は相殺
され、その際にクロック信号を基本的に対称的なものに
維持している。最小許可供給電圧及び最大温度の条件下
において、第５図に示した如く、調節範囲は約12ナノ秒
であり且つ遅延係数は約３ナノ秒/Vである。そこに示し
た如く、該回路の動作は、2V以上の制御電圧に対しては
基本的にリニア即ち直線的である。
20における遅延線22のみならず、CPUチップ10内の電圧
制御型遅延線12として使用される。該CPUチップの場
合、該遅延線は、制御線VCTRL1又はVCTRL2の１つをVcc
及び他方をVccへ接続させることによってその同調範囲
の半分に設定される。従って、該インバータの半分は負
荷コンデンサから実効的に完全に遮断され、一方他の６
個のインバータは該コンデンサへ直接的に効果的に接続
される。対照的に、浮動小数点コプロセサ20において、
制御ラインVCTRL1及びVCTRL2が一緒に短絡され且つ第３
図の出力端子からの信号VCTRLを受け取るべく接続され
る。該電圧制御遅延線は、対構成のステージ（段）を使
用し、従って上昇及び下降の伝播遅れの間の差異は相殺
され、その際にクロック信号を基本的に対称的なものに
維持している。最小許可供給電圧及び最大温度の条件下
において、第５図に示した如く、調節範囲は約12ナノ秒
であり且つ遅延係数は約３ナノ秒/Vである。そこに示し
た如く、該回路の動作は、2V以上の制御電圧に対しては
基本的にリニア即ち直線的である。
第１図乃至第４図に示した回路がフェーズロック状態
を達成すると、固定寸法補正ステップが位相エラーを超
え且つ該回路は交互の補正を適用して平衡状態を維持す
る。従って、位相ジッターを最小とさせる為に、該補正
ステップ寸法は小さく選択される。このことは比較的長
い捕獲時間となるが、位相捕獲はシステムリセット期間
中に行われるので、この遅い捕獲は欠点ではない。更
に、位相ロックが達成されると、温度又は供給電圧の変
化としてのCPU又はFPU伝播遅れにおける変化は容易にト
ラックし且つ補正される。
を達成すると、固定寸法補正ステップが位相エラーを超
え且つ該回路は交互の補正を適用して平衡状態を維持す
る。従って、位相ジッターを最小とさせる為に、該補正
ステップ寸法は小さく選択される。このことは比較的長
い捕獲時間となるが、位相捕獲はシステムリセット期間
中に行われるので、この遅い捕獲は欠点ではない。更
に、位相ロックが達成されると、温度又は供給電圧の変
化としてのCPU又はFPU伝播遅れにおける変化は容易にト
ラックし且つ補正される。
本発明のフェーズロックループシステムは周波数の代
わりに時間遅れを制御するので、同期されている回路の
動作期間中にクロック周期を変更する為に外部システム
を使用することが可能である。電圧制御型オシレータ
（VCO）を使用する従来のフェーズロックループシステ
ムは、この様な事象をトラックすることは出来ず且つ著
しいノイズの影響を受ける。本発明回路の場合、仮想的
にVCTRLに関して数百ミリボルトのノイズがあるとする
と、出力ジッターとして単に0.3ナノ秒を発生するに過
ぎない。対照的に、該電圧制御型オシレータ（VCO）は1
2メガヘルツ/Vのオーダーの係数を持っており、その際
に同一の仮想的ノイズに対して一層大きな出力ジッター
を発生する。
わりに時間遅れを制御するので、同期されている回路の
動作期間中にクロック周期を変更する為に外部システム
を使用することが可能である。電圧制御型オシレータ
（VCO）を使用する従来のフェーズロックループシステ
ムは、この様な事象をトラックすることは出来ず且つ著
しいノイズの影響を受ける。本発明回路の場合、仮想的
にVCTRLに関して数百ミリボルトのノイズがあるとする
と、出力ジッターとして単に0.3ナノ秒を発生するに過
ぎない。対照的に、該電圧制御型オシレータ（VCO）は1
2メガヘルツ/Vのオーダーの係数を持っており、その際
に同一の仮想的ノイズに対して一層大きな出力ジッター
を発生する。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
尚、本発明は、実施上、次の構成の１つ又はそれ以上
を取りえるものである。
を取りえるものである。
（１） 共通のクロック信号から動作し且つ各々が出力
信号を発生する第１及び第２回路の同期方式において、
前記共通クロック信号を受け取り且つそれを前記第１回
路へ供給する前に選択した期間だけそれを遅延させるべ
く接続されている第１遅延線手段、前記クロック信号を
受け取り且つそれを前記第２回路へ供給する前に制御信
号に応答して調節可能な期間だけそれを遅延させるべく
接続されている第２遅延線手段、前記第１及び第２回路
の両方へ接続されており各々が出力信号を発生する時を
検知し且つ応答して前記第２遅延線手段へ該制御信号を
供給する位相検知手段、を有しており、前記制御信号は
前記出力信号の間の差異に関連した電位を持っているこ
とを特徴とする同期方式。
信号を発生する第１及び第２回路の同期方式において、
前記共通クロック信号を受け取り且つそれを前記第１回
路へ供給する前に選択した期間だけそれを遅延させるべ
く接続されている第１遅延線手段、前記クロック信号を
受け取り且つそれを前記第２回路へ供給する前に制御信
号に応答して調節可能な期間だけそれを遅延させるべく
接続されている第２遅延線手段、前記第１及び第２回路
の両方へ接続されており各々が出力信号を発生する時を
検知し且つ応答して前記第２遅延線手段へ該制御信号を
供給する位相検知手段、を有しており、前記制御信号は
前記出力信号の間の差異に関連した電位を持っているこ
とを特徴とする同期方式。
（２） 上記第（１）項において、前記位相検知手段
が、更に、該制御信号を受け取り且つそれを該第２遅延
線手段へ供給する前にそれを時間に関して平均化すべく
接続されているフィルタ手段を有することを特徴とする
同期方式。
が、更に、該制御信号を受け取り且つそれを該第２遅延
線手段へ供給する前にそれを時間に関して平均化すべく
接続されているフィルタ手段を有することを特徴とする
同期方式。
（３） 上記第（１）項において、前記位相検知手段
は、該２つの回路からの出力信号のいずれが早かったか
を検知する手段を有することを特徴とする同期方式。
は、該２つの回路からの出力信号のいずれが早かったか
を検知する手段を有することを特徴とする同期方式。
（４） 上記第（３）項において、前記検知手段がエッ
ジトリガー型フリップフロップ回路を有することを特徴
とする同期方式。
ジトリガー型フリップフロップ回路を有することを特徴
とする同期方式。
（５） 上記第（１）項において、前記第１遅延線が、
或る範囲の時間遅れを与える複数個のステージを持った
第１電圧制御型遅延線を有しており、前記第２遅延線が
或る範囲の時間遅れを与える複数個のステージを持った
第２電圧制御型遅延線を有しており、前記第１遅延線の
時間遅れは前記或る範囲の遅れの中間に設定されること
を特徴とする同期方式。
或る範囲の時間遅れを与える複数個のステージを持った
第１電圧制御型遅延線を有しており、前記第２遅延線が
或る範囲の時間遅れを与える複数個のステージを持った
第２電圧制御型遅延線を有しており、前記第１遅延線の
時間遅れは前記或る範囲の遅れの中間に設定されること
を特徴とする同期方式。
（６） 上記第（１）項において、前記第２遅延線手段
は、前記制御信号の電位に関係した時間だけ前記クロッ
ク信号を遅延させる為の電圧制御型遅延線を有している
ことを特徴とする同期方式。
は、前記制御信号の電位に関係した時間だけ前記クロッ
ク信号を遅延させる為の電圧制御型遅延線を有している
ことを特徴とする同期方式。
（７） 上記第（６）項において、前記第２電圧制御信
号遅延線は、前記クロック信号を受け取るべく接続され
た入力端子及び出力端子を持ったインバータと、可変時
定数を持っており前記出力端子と固定電位との間に接続
された抵抗−コンデンサ回路網と、前記制御信号を受け
取り且つ応答して前記時定数を変化させるべく接続され
た制御手段とを具備する少なくとも１個のステージを有
することを特徴とする同期回路。
号遅延線は、前記クロック信号を受け取るべく接続され
た入力端子及び出力端子を持ったインバータと、可変時
定数を持っており前記出力端子と固定電位との間に接続
された抵抗−コンデンサ回路網と、前記制御信号を受け
取り且つ応答して前記時定数を変化させるべく接続され
た制御手段とを具備する少なくとも１個のステージを有
することを特徴とする同期回路。
（８） 上記第（７）項において、前記回路網が、前記
固定電位へ接続された第１電極を持ったコンデンサ、前
記インバータへ接続された第１電極と前記コンデンサの
第２電極へ接続された第２電極と前記制御信号を受け取
るべく接続された制御電極とを持ったトランジスタを有
することを特徴とする同期方式。
固定電位へ接続された第１電極を持ったコンデンサ、前
記インバータへ接続された第１電極と前記コンデンサの
第２電極へ接続された第２電極と前記制御信号を受け取
るべく接続された制御電極とを持ったトランジスタを有
することを特徴とする同期方式。
（９） 上記第（８）項において、前記電圧制御型遅延
線が複数個のステージを有することを特徴とする同期方
式。
線が複数個のステージを有することを特徴とする同期方
式。
（10） 上記第（９）項において、前記遅延線が偶数個
のステージを有することを特徴とする同期方式。
のステージを有することを特徴とする同期方式。
（11） 上記第（２）項において、前記フィルタ手段
が、第１スイッチによって格納コンデンサと上側電位源
との間にスイッチ動作可能に接続される第１電流源、第
２スイッチによって前記格納コンデンサと下側電位源と
の間にスイッチ動作可能に接続される第２電流源、前記
第１及び第２電流源を制御する為に前記制御信号に応答
するスイッチング手段を有することを特徴とする同期方
式。
が、第１スイッチによって格納コンデンサと上側電位源
との間にスイッチ動作可能に接続される第１電流源、第
２スイッチによって前記格納コンデンサと下側電位源と
の間にスイッチ動作可能に接続される第２電流源、前記
第１及び第２電流源を制御する為に前記制御信号に応答
するスイッチング手段を有することを特徴とする同期方
式。
（12） 上記第（11）項において、前記スイッチング手
段が、パルスを供給する為のパルス発生器、前記パルス
及び前記制御信号を受け取るべく接続されており且つ前
記第１スイッチを制御すべく結合された第１出力端を持
った第１ゲート、前記パルス及び相補的制御信号を受け
取るべく接続されており且つ前記第２スイッチへ結合さ
れた第２出力端を持った第２ゲートを有することを特徴
とする同期方式。
段が、パルスを供給する為のパルス発生器、前記パルス
及び前記制御信号を受け取るべく接続されており且つ前
記第１スイッチを制御すべく結合された第１出力端を持
った第１ゲート、前記パルス及び相補的制御信号を受け
取るべく接続されており且つ前記第２スイッチへ結合さ
れた第２出力端を持った第２ゲートを有することを特徴
とする同期方式。
第１図は本発明のシステムを示したブロック図、第２図
は第１図の位相検知器のブロック図、第３図は第１図の
ローパスフィルタのブロック図、第４図は第１図の電圧
制御型遅延線のブロック図、第５図は第４図の遅延線の
動作を示したグラフ図、である。 （符号の説明） 10:中央処理装置 20:浮動小数点コプロセサ 22:電圧制御型遅延線 30:位相検知器 37:ローパスフィルタ 55:パルス発生器 60:コンデンサ 61,62:電流源
は第１図の位相検知器のブロック図、第３図は第１図の
ローパスフィルタのブロック図、第４図は第１図の電圧
制御型遅延線のブロック図、第５図は第４図の遅延線の
動作を示したグラフ図、である。 （符号の説明） 10:中央処理装置 20:浮動小数点コプロセサ 22:電圧制御型遅延線 30:位相検知器 37:ローパスフィルタ 55:パルス発生器 60:コンデンサ 61,62:電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドウィン エル，ハドソン アメリカ合衆国，カリフォルニア 95051，サンタ クララ，デイトン ア ベニユー 364 (56)参考文献 特開 昭62−239473（ＪＰ，Ａ) 特開 昭60−198668（ＪＰ，Ａ) 特開 昭63−106029（ＪＰ，Ａ) 特公 昭59−27128（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 G06F 1/04
Claims (1)
- 【請求項１】共通のクロック信号から動作し且つ各々が
出力信号を発生する第１及び第２回路の同期方式におい
て、前記共通クロック信号を受け取り且つそれを前記第
１回路へ供給する前に選択した期間だけそれを遅延させ
るべく接続されている第１遅延線手段、前記クロック信
号を受け取り且つそれを前記第２回路へ供給する前に制
御信号に応答して調節可能な期間だけそれを遅延させる
べく接続されている第２遅延線手段、前記第１及び第２
回路の両方へ接続されており各々が出力信号を発生する
時を検知し且つ応答して前記第２遅延線手段へ該制御信
号を供給する位相検知手段、を有しており、前記制御信
号は前記出力信号の間の差異の関連した電位を持ってい
ることを特徴とする同期方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15677988A | 1988-02-17 | 1988-02-17 | |
| US156.779 | 1988-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH028950A JPH028950A (ja) | 1990-01-12 |
| JP2777172B2 true JP2777172B2 (ja) | 1998-07-16 |
Family
ID=22561056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036403A Expired - Lifetime JP2777172B2 (ja) | 1988-02-17 | 1989-02-17 | 回路同期方式 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0329418B1 (ja) |
| JP (1) | JP2777172B2 (ja) |
| KR (1) | KR100192138B1 (ja) |
| AU (1) | AU610989B2 (ja) |
| CA (1) | CA1306775C (ja) |
| DE (1) | DE68923106T2 (ja) |
| IL (1) | IL89120A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5305451A (en) * | 1990-09-05 | 1994-04-19 | International Business Machines Corporation | Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems |
| US5481275A (en) | 1992-11-02 | 1996-01-02 | The 3Do Company | Resolution enhancement for video display using multi-line interpolation |
| US5838389A (en) * | 1992-11-02 | 1998-11-17 | The 3Do Company | Apparatus and method for updating a CLUT during horizontal blanking |
| US5572235A (en) * | 1992-11-02 | 1996-11-05 | The 3Do Company | Method and apparatus for processing image data |
| US5596693A (en) * | 1992-11-02 | 1997-01-21 | The 3Do Company | Method for controlling a spryte rendering processor |
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| DE4326062C1 (de) * | 1993-08-03 | 1994-08-18 | Siemens Ag | Phasenregelanordnung |
| JPH0795050A (ja) * | 1993-09-20 | 1995-04-07 | Nec Corp | クロック信号分配方式 |
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| IT1279115B1 (it) * | 1995-02-23 | 1997-12-04 | Cselt Centro Studi Lab Telecom | Unita' di ritardo controllata in tensione per dispositivi con anello di aggancio di ritardo. |
| JP3403551B2 (ja) * | 1995-07-14 | 2003-05-06 | 沖電気工業株式会社 | クロック分配回路 |
| GB2348327B (en) | 1999-02-18 | 2003-02-19 | Sgs Thomson Microelectronics | Clock skew removal appartus |
| US7200735B2 (en) * | 2002-04-10 | 2007-04-03 | Tensilica, Inc. | High-performance hybrid processor with configurable execution units |
| EP2267898A1 (en) | 2008-04-11 | 2010-12-29 | Fujitsu Limited | Phase controller, phase controlling printed circuit board and controlling method |
| JP5521371B2 (ja) * | 2009-04-02 | 2014-06-11 | 富士電機株式会社 | 発振回路およびそれを用いたスイッチング電源装置 |
| JP5218337B2 (ja) * | 2009-08-26 | 2013-06-26 | アイコム株式会社 | チャージポンプ回路及びそれを用いるｐｌｌ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE413826B (sv) * | 1978-09-21 | 1980-06-23 | Ellemtel Utvecklings Ab | Sett att i ett telekommunikationssystem reglera fasleget hos en styrd signal i forhallande till en referenssignal samt anordning for genomforande av settet |
| GB2127594B (en) * | 1982-09-18 | 1985-11-13 | Int Computers Ltd | Distribution of clock pulses |
| US4686458A (en) * | 1985-05-31 | 1987-08-11 | Hughes Aircraft Company | Pulse alignment system |
-
1989
- 1989-01-30 IL IL89120A patent/IL89120A/xx unknown
- 1989-02-09 AU AU29802/89A patent/AU610989B2/en not_active Ceased
- 1989-02-15 EP EP89301447A patent/EP0329418B1/en not_active Expired - Lifetime
- 1989-02-15 DE DE68923106T patent/DE68923106T2/de not_active Expired - Lifetime
- 1989-02-16 CA CA000591194A patent/CA1306775C/en not_active Expired - Lifetime
- 1989-02-17 KR KR1019890001826A patent/KR100192138B1/ko not_active IP Right Cessation
- 1989-02-17 JP JP1036403A patent/JP2777172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68923106D1 (de) | 1995-07-27 |
| EP0329418A2 (en) | 1989-08-23 |
| EP0329418A3 (en) | 1991-11-06 |
| KR100192138B1 (ko) | 1999-06-15 |
| IL89120A (en) | 1992-08-18 |
| JPH028950A (ja) | 1990-01-12 |
| AU2980289A (en) | 1989-08-17 |
| IL89120A0 (en) | 1989-08-15 |
| CA1306775C (en) | 1992-08-25 |
| DE68923106T2 (de) | 1995-11-02 |
| EP0329418B1 (en) | 1995-06-21 |
| KR890013551A (ko) | 1989-09-23 |
| AU610989B2 (en) | 1991-05-30 |
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