JPH028950A - 回路同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 肢１υど艷 本発明は、電子回路の動作を同期させるシステム乃至は
方式に関するものであって、更に詳細には、中央処理装
置及び浮動小数点コブロセサの動作を同期させる為の電
圧制御型可変遅延線フェーズロックループシステムに関
するものである。

丈釆艮亙 システム乃至は方式内において動作している幾つかの回
路を同期させることは、多くのシステムデザイナ−によ
って直面されている問題である。

例えば、高性能マイクロプロセサをベースとしてシステ
ム（方式）において、システムバス上の無駄時間を最小
とすると共に不所望のデータの衝突が発生することを防
止する為に、システム内において種々の個別的な集積回
路の動作を同期させることが望ましい。自動テストシス
テムにおいて、テスト中の装置からの入力及び出力信号
に対する有効性を確保する為に、該装置の出方ピンの状
態をモニターする一方、その全ての入力ピンを基本的に
同時的に駆動させねばならない。

必ずしも従来技術におけるものではないが、マイクロプ
ロセサをベースとしたシステムを同期させる為の１解決
方法は、Ｍ、　Ｆｏｒｓｙｔｈ　ｅｔ　ａｌ、著のｒ１
５ＭＩＰｓピーク性能を具備する３２ビツトＶ　Ｌ　Ｓ
　Ｉ　ＣＰ　Ｕ　（Ａ　３２−Ｂｉｔ　ＶＬＳＩ　ＣＰ
Ｕ　ｔｉｉｔｈ　１５−ＭＩＰＳ　Ｐｅａｋ　Ｐｅｒｆ
ｏｒｍａｎｃｅ）Ｊ　、　　Ｉ　Ｅ　Ｅ　Ｅジャーナル
・オブ・ソリッドステート・サーキッツ（１９８７年１
０月）、５Ｃ−２２（５）：　７６８−７７５の文献に
記載されている。この文献に記載されているシステムは
グローバルマスタークロックを使用しており、それに対
して全ての集積回路動作が同期されている。

該回路の動作を同期させる為の１つの公知の技術は、フ
ェーズロックループ回路を使用することである。フェー
ズロックループ回路は、典型的に、入力信号を電圧制御
型オシレータ（ＶＣＯ）からの基準信号と比較する為の
位相検知器を使用している。従って、位相検知器の出力
は、入力信号と電圧制御型オシレータからの信号との間
の位相差に比例している。該位相検知器の出力は、該信
号の間のエラーを表しており、それは該電圧制御型オシ
レータを制御する為にローパスフィルタを介して供給さ
れる。該エラー信号は、該入力信号に対応しないかも知
れない初期同調にも拘らず、該電圧制御型オシレータを
入力信号にロックさせる。

且−孜 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、特に中央処理装置の
動作をコブロセサ又はマイクロプロセサをベースとする
システムにおけるその他のチップとの間で同期させるの
に特に有用な可変遅延線フェーズロックループ技術を提
供することを目的とする。

構成 本発明の同期技術によれば、システムバス上の無駄時間
を最小とすることを可能とし、且つマイクロプロセサの
製造における変動要因から発生するマイクロプロセサ動
作速度における変動原因を補正することを可能としてい
る。

本発明の好適実施形態においては、共通クロック信号か
ら動作する第１及び第２回路を同期させる為のシステム
（方式）が提供され、該システムは該共通クロック信号
を受け取り且つ該クロック信号を該第１回路へ供給する
前に選択した期間だけそれを遅延させるべく接続されて
いる第１遅延線と、該クロック信号を受け取り且つそれ
を該第２回路へ供給する前に制御信号に応答して調節可
能な期間だけそれを遅延させるべく接続されている第２
遅延線と、各々が出力信号を供給する時を検知し且つ応
答して該第２遅延線へ該制御信号を供給する為に該第１
及び第２回路の両方へ接続されている位相検知回路とを
有している。該制御信号は、該出力信号の間の差異に関
係した電位を持っている。好適実施例においては、該位
相検知器は、エツジトリガー型フリップフロップ回路を
有しており、該回路の出力は電圧制御型遅延線を駆動す
る為にローパスフィルタを介して通過される。

失胤孤 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第１回は、中央処理装置１０の動作を浮動小数点コブロ
セサ２０と同期させるべく適用された場合の本発明の好
適な実施例を示している。ＣＰＵ１ｏ及びＦＰＣ２０の
各々は、外部クロック源からクロック信号ＣＬＫＩＮを
受け取るべく接続されている。ＣＰＵチップ１０におい
て、該クロック信号は電圧制御型遅延線１２へ供給され
、そこで該信号は以下に説明する期間を持った固定時間
期間だけ遅延される。遅延された後に、該クロック信号
はライン１４上を該チップの残部へ供給され、該残部と
はドライバ１５に関連してＣＰＵ出力イネーブル信号と
して使用される個所を包含する。３２ビット幅バスに対
する好適実施例の場合、出力イネーブル信号はドライバ
１５の態様でその他３１個のドライバを制御する。該出
力イネーブル信号は、ＣＰＵがシステムデータバスをア
クセスすることを許容し、且つそのバスを介してキャッ
シュメモリ（不図示）をアクセスすることを許容する。

全システムの動作速度を最大とさせる為に、ＣＰＵチッ
プ１０及びＦＦＣチップ２０が最大速度で該キャッシュ
メモリと通信すること、従って該システムデータバス上
の最小無駄時間で通信することが重要である。好適実施
例において、ＣＰＵチップ１０は、毎秒当たり一千万個
以上の命令で動作し、従って非常に高い帯域幅のインタ
ーフニスを要求する。この実施例においては、この帯域
幅は、命令用の一度とデータ用に一度、６０ナノ秒サイ
クル当たりキャッシュインターフェースピンを二度ドラ
イブすることによってＣＰＵ及びＦＰＣに対し１６．７
メガヘルツを使用して達成される。このピン多重化はキ
ャッシュタイミングの慎重な制御を必要とし、そうでな
ければ、チップ間の相次ぐスキューがデータ有効窓を狭
めることとなり、その際にセットアツプ時間及びホール
ド時間を侵害し且つバス競合を発生させる。製造プロセ
スにおける変動の結果として異なったチップにおける伝
播遅れにおける差異の為に、この問題は一層厳しいもの
となる。ＣＭＯＳライン幅における変動は、該チップの
スイッチング速度に影響を与え、該チップの同期を更に
一層困蔑なものとさせる。

浮動小数点コブロセサチップ２０もクロック信号ＣＬＫ
ＩＮを受け取るべく接続されている。該クロック信号は
、直ぐに電圧制御型遅延ｌＡ２２へ供給され、それは、
該ＣＰＵ上の遅延線と異なり、可変時間遅れを持ってい
る。該遅延線からの出力は、ＦＦＣチップ２０が該シス
テムデータバスをアクセスすることを可能とする為にド
ライバ２５をイネーブルする為に使用される。３２ビツ
トバスに対する該ＣＰＵに関しての場合と同一の態様で
、３２個のドライバ２５がある。該浮動小数点チップも
、ライン１８上をＣＰＵ出力イネーブル信号及びライン
１９上をＦＰＣ出カイカイネーブル信号は取るべく接続
された位相検知器３０を有している。該位相検知器は、
ライン１８及び１９上で受け取られる信号の位相差を表
す出力信号をライン３２上に供給する。ＣＰＵ及びＦＰ
Ｃが適切に同期されると、ライン３２上の信号は、該Ｃ
ＰＵ出力信号は該時間の最初の５０％に到達したことを
且つ該ＦＰＣ信号は該時間の最初の５０％に到達したこ
とを表す。ライン３２上の出力信号は、ローパスフィル
タ３７へ供給され、それは該出力信号を時間に関して平
均化し且つ制御信号ＶＣＴＲＬを可変電圧制御型遅延、
１２２へ供給する。

遅延線２２は、該遅延線を介して通過するクロック信号
の時間遅れを長くさせるか又は短くさせ、その際にＦＰ
Ｃ信号伝播遅れをＣＰＵ伝播遅れとマツチングさせ、且
つそれらの動作を同期させる。

前述した説明において、該位相検知器、ローパスフィル
タ、及び可変電圧制御型遅延線は、全てコブロセサチッ
プ上に存在するものとして説明した。然し乍ら、理解す
べきことであるが、これらの構成要素は、同一の結果を
得る為に、固定遅延線を該コブロセサチップ上に配置さ
せてＣＰＵチップ上に容易に配設させることも可能であ
る。いずれの方法においても、出力イネーブルラインが
、ドライバ１５及び２５をイネーブルさせて、データを
バス上にのせるか又はバスからのデータをラッチする。

従来のフェーズロックループシステムにおいて、位相検
知器の出力は、電圧制御型オシレータ（ＶＣＯ）を制御
する為に、ローパスフィルタを介して通過される。該電
圧制御型オシレータは、電圧の関数である周波数出力を
持っている。然し乍ら、従来のフェーズロックループシ
ステムは、ノイズに対して極めて敏感であり、且つこの
様な制御システムはポール即ち極を持っているので、安
定化させることが困難である。本発明システムにおいて
は、内部接地と外部接地との間のノイズを回避し且つピ
ン間での容量性クロストークを防止する為にローパスフ
ィルタがチップ上に配置されている。本システムは、デ
バッグ操作で援助する為により低速又は中断型クロック
信号で該チップを動作させることを可能としている点が
別の利点である。チップが再開始されると、それらは同
期する。

周波数を制御する電圧制御型オシレータ（ＶＣＯ）を使
用する従来のフェーズロックループシステムの場合、ク
ロック信号を低速とさせたり、又は完全に停止させたり
することは出来ない。何故ならば、その様なことが発生
すると、エラー又はセトリング時間無しで、該オシレー
タは周波数において瞬間的な変更を与えることが必要と
される。

第２図は、第１図にブロックで示した位相検知器３０の
より詳細な概略図である。位相検知器３０は、エツジト
リガー型り型フリップフロップを有しており、それは、
信号ＣＰＵ０ＵＴの上昇端部において、信号ＦＰＯＵＴ
をサンプルし且つその結果を出力ライン５３及び５４上
に与える。ＣＰＵ０ＵＴが高状態となった後にＦＰＯＵ
Ｔが高状態となると、ライン５４のＦＰｓｌｏｗは低状
態となり且つラインＦＰｆａｓｔが高状態となる。

一方、その出力が信号ＣＰＵ０ＵＴによってサンプルさ
れる時に浮動小数点チップ２０が既に高状態となってい
る場合には、反対の場合となる。ライン１８上の信号Ｃ
ＰＵ０ＵＴもパルス発生器５５をドライブし、それは固
定時間の間、好適には１０ナノ秒の程度の時間、ＮＡＮ
Ｄゲート４７及び４８をイネーブルさせる。このことは
、ＣＰＵ０ＵＴ及びＦＰＯＵＴ入力信号を電荷付加及び
電荷除去出力信号へ変換させ、該信号は該ローパスフィ
ルタへ供給される。ゲー１−４９．５０及び５２は、該
交差接続された対のゲートによってドライブされるロー
ド（負荷）をバランスさせ、その際に同一の速度で対称
的な動作を維持する。

第３図は、該ローパスフィルタの概略図である。

第２図に示した回路からの電荷付加及び電荷除去信号は
、一対のスイッチを制御する為に使用され。

それは究極的には一対の整合された電流源６１及び６２
によって大型のコンデンサ６０を充電又は放電させる。

パルス発生器５５からの固定幅パルスによって、固定寸
法電荷パケットが各サイクルごとに該コンデンサ内へ又
はそれからポンプ動作され、その際に補正ステップの寸
法をクロック周波数とは独立的なものとさせている。該
電荷付加及び電荷除去信号がアクティブでない即ち不活
性であると、該スイッチは第３図に示した如くに接続さ
れて寄生コンデンサ６３及び６４を制御電圧へ短絡させ
、その際に電荷共有エラーを解消させる。

第３図の回路からの出力信号ＶＣＴＲＬは、電圧制御型
遅延線をドライブする為に使用される。

従って、浮動小数点チップがあまり早すぎると、ライン
５３上のＦＰｆａｓｔはアクティブ即ち活性状態であり
、従って該電荷付加信号もアクティブ即ち活性状態であ
る。該パルス発生器パルスがアクティブである期間、該
電荷付加スイッチがコンデンサ６ｏへ接続され、電荷が
コンデンサ６゜へ流れることを許容する。同様に、ＦＰ
Ｃが遅いと、電荷除去ラインがアクティブであり、電流
源６４をして該コンデンサから電荷を除去させる。

電荷付加ラインも電荷除去ラインもいずれもアクティブ
でない期間中、コンデンサ６０もフロートする。電流源
が該フィルタコンデンサを充電も放電もしていない場合
、その出力はノードＶＣＴＲＬ（該フィルタコンデンサ
電圧の低インピーダンス版）へ短絡される。寄生容量ｃ
ｐがフィルタコンデンサ電圧に維持され、従って該電流
源が該フィルタコンデンサに接続される場合にはチャー
ジシェアリング即ち電荷共有は殆ど発生しない。従って
５位相検知器とローパスフィルタとの結合は、電圧の関
数としての所望の時間遅れを表す回路を提供している。

第４図は、ブロック１２及び２２の各々として第１図に
ブロックで示した電圧制御型遅延線の概略図である。第
４図に示した如く、該遅延線（デイレイライン）は、一
連の１２個のドライバ７０ａ、７０ｂ、、、、、７０１
と、１２個の制御トランジスタ７１ａ、７１ｂ、、、、
、７１１と。

１２個のコンデンサ７２ａ、７２ｂ、　、、、、７２１
とを有している。各コンデンサは、Ｖｓｓへ接続されて
いる。該遅延線の動作原理は、各インバータ７０ｃがそ
のロード（負荷）コンデンサ７２Ｃをドライブする出力
インピーダンスを持っていることである。ＲＣ時定数を
変化させることによって、−層長い遅れが与えられる。

換言すると、各ドライバの出力における抵抗性負荷を変
化させることによって、より多くの容量性負荷を該イン
バータに対して「可視的」なものとさせることが可能で
ある。トランジスタ７１を使用することにより、小さな
ゲート対ソース電圧に対して、開放回路が与えられ、且
つ該トランジスタは基本的にオフされる。該トランジス
タのゲートが約２ｖに到達する時間迄に、それがターン
オンされ、該容量を直接的に出力端子へ結合させる。

第４図に示した回路は、浮動小数点コブロセサチップ２
０における遅延線２２のみならず、ＣＰＵチップ１０内
の電圧制御型遅延線１２として使用される。該ＣＰＵチ
ップの場合、該遅延線は、制御線ＶＣＴＲＬ１４はＶＣ
ＴＲＬ２（７）１−）をＶｃｃ及び他方をＶｓｓへ接続
させることによってその同調範囲の半分に設定される。

従って、該インバータの半分は負荷コンデンサから実効
的に完全に遮断され、一方他の６個のインバータは該コ
ンデンサへ直接的に効果的に接続される。対照的に、浮
動小数点コブロセサ２０において、制御ラインＶＣＴＲ
ＬＩ及びＶＣＴＲＬ２が一緒に短絡され且つ第３図の出
力端子からの信号ＶＣＴＲＬを受け取るへく接続される
。該電圧制御遅延線は、対構成のステージ（段）を使用
し、従って上昇及び下降の伝播遅れの間の差異は相殺さ
れ、その際にクロック信号を基本的に対称的なものに維
持している。最小許可供給電圧及び最大温度の条件下に
おいて、第５図に示した如く、調節範囲は約１２ナノ秒
であり且つ遅延係数は約３ナノ秒／Ｖである。そこに示
した如く、該回路の動作は、２ｖ以上の制御電圧に対し
ては基本的にリニア即ち直線的である。

第１図乃至第４図に示した回路がフェーズロック状態を
達成すると、固定寸法補正ステップが位相エラーを超え
且つ該回路は交互の補正を適用して平衡状態を維持する
。従って１位相ジッターを最小とさせる為に、該補正ス
テップ寸法は小さく選択される。このことは比較的長い
捕獲時間となるが５位相捕獲はシステムリセット期間中
に行われるので、この遅い捕獲は欠点ではない。更に、
位相ロックが達成されると、温度又は供給電圧の変化の
結果としてのＣＰＵ又はＦＰＣ伝播遅れにおける変化は
容易にトラックし且つ補正される。

本発明のフェーズロックループシステムは周波数の代わ
りに時間遅れを制御するので、同期されている回路の動
作期間中にクロック周期を変更する為に外部システムを
使用することが可能である。

電圧制御型オシレータ（ＶＣＯ）を使用する従来のフェ
ーズロックループシステムは、この様な事象をトラック
することは出来ず且つ著しいノイズの影響を受ける。本
発明回路の場合、仮想的にＶＣＴＲＬに関して数百ミリ
ボルトのノイズがあるとすると、出カシツタ−として単
に０．３ナノ秒を発生するに過ぎない。対照的に、該電
圧制御型オシレータ（ＶＣＯ）は１２メガヘルツ／■の
オーダーの係数を持っており、その際に同一の仮想的ノ
イズに対して一層大きな出カシツタ−を発生する。

以上、本発明の具体的実施の態様に付いて詳廁に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

尚、本発明は、実施上、次の構成の１つ又はそれ以上を
取りえるものである。

（１）共通のクロック信号から動作し且つ各々が出力信
号を発生する第１及び第２回路の同期方式において、前
記共通クロック信号を受け取り且つそれを前記第１回路
へ供給する前に選択した期間だけそれを遅延させるべく
接続されている第１遅延線手段、前記クロック信号を受
け取り且つそれを前記第２回路へ供給する前に制御信号
に応答して調節可能な期間だけそれを遅延させるべく接
続されている第２遅延線手段、前記第１及び第２回路の
両方へ接続されており各々が出力信号を発生する時を検
知し且つ応答して前記第２遅延線手段へ該制御信号を供
給する位相検知手段、を有しており、前記制御信号は前
記出力信号の間の差異に関連した電位を持っていること
を特徴とする同期方式。

（２）上記第（１）項において、前記位相検知手段が、
更に、該制御信号を受け取り且つそれを該第２遅延線手
段へ供給する前にそれを時間に関して平均化すべく接続
されているフィルタ手段を有することを特徴とする同期
方式。

（３）上記第（１）項において、前記位相検知手段は、
該２つの回路からの出力信号のいずれが早かったかを検
知する手段を有することを特徴とする同期方式。

（４）上記第（３）項において、前記検知手段がエツジ
トリガー型フリップフロップ回路を有することを特徴と
する同期方式。

（５）上記第（１）項において、前記第１遅延線が、成
る範囲の時間遅れを与える複数個のステージを持った第
１電圧制御型遅延線を有しており、前記第２遅延線が成
る範囲の時間遅れを与える複数個のステージを持った第
２電圧制御型遅延線を有しており、前記第１遅延線の時
間遅れは前記酸る範囲の遅れの中間に設定されることを
特徴とする同期方式。

（６）上記第（１）項において、前記第２遅延線手段は
、前記制御信号の電位に関係した時間だけ前記クロック
信号を遅延させる為の電圧制御型遅延線を有しているこ
とを特徴とする同期方式。

（７）上記第（６）項において、前記第２電圧制御型遅
延線は、前記クロック信号を受け取るべく接続された入
力端子及び出力端子を持ったインバータと、可変時定数
を持っており前記出力端子と固定電位との間に接続され
た抵抗−コンデンサ回路網と、前記制御信号を受け取り
且つ応答して前記時定数を変化させるべく接続された制
御手段とを具備する少なくとも１個のステージを有する
ことを特徴とする同期回路。

（８）上記第（７）項において、前記回路網が、前記固
定電位へ接続された第１電極を持ったコンデンサ、前記
インバータへ接続された第１電極と前記コンデンサの第
２電極へ接続された第２電極と前記制御信号を受け取る
べく接続された制御電極とを持ったトランジスタを有す
ることを特徴とする同期方式。

（９）上記第（８）項において、前記電圧制御型遅延線
が複数個のステージを有することを特徴とする同期方式
。

（１０）上記第（９）項において、前記遅延線が偶数個
のステージを有することを特徴とする同期方式。

（１１）上記第（２）項において、前記フィルタ手段が
、第１スイツチによって格納コンデンサと上側電位源と
の間にスイッチ動作可能に接続される第１電流源、第２
スイツチによって前記格納コンデンサと下側電位源との
間にスイッチ動作可能に接続される第２電流源、前記第
１及び第２電流源を制御する為に前記制御信号に応答す
るスイッチング手段を有することを特徴とする同期方式
。

（１２）上記第（１１）項において、前記スイッチング
手段が、パルスを供給する為のパルス発生器、前記パル
ス及び前記制御信号を受け取るべく接続されており且つ
前記第１スイツチを制御すべく結合された第１出力端を
持った第１ゲート、前記パルス及び相補的制御信号を受
け取るべく接続されており且つ前記第２スイツチへ結合
された第２出力端を持った第２ゲートを有することを特
徴とする同期方式。

【図面の簡単な説明】

第１図は本発明のシステムを示したブロック図、第２図
は第１図の位相検知器のブロック図、第３図は第１図の
ローパスフィルタのブロック図、第４図は第１図の電圧
制御型遅延線のブロック図、第５図は第４図の遅延線の
動作を示したグラフ図。 である。 １０　： ２０　： ２２　： ３０　： ３７　： ５５　： ６０　： ６１゜ （符合の説明） 中央処理装置 浮動小数点コブロセサ 電圧制御型遅延線 位相検知器 ローパスフィルタ パルス発生器 コンデンサ ６２：電流源

Claims (1)

【特許請求の範囲】
1. １、共通のクロック信号から動作し且つ各々が出力信号
   を発生する第１及び第２回路の同期方式において、前記
   共通クロック信号を受け取り且つそれを前記第１回路へ
   供給する前に選択した期間だけそれを遅延させるべく接
   続されている第１遅延線手段、前記クロック信号を受け
   取り且つそれを前記第２回路へ供給する前に制御信号に
   応答して調節可能な期間だけそれを遅延させるべく接続
   されている第２遅延線手段、前記第１及び第２回路の両
   方へ接続されており各々が出力信号を発生する時を検知
   し且つ応答して前記第２遅延線手段へ該制御信号を供給
   する位相検知手段、を有しており、前記制御信号は前記
   出力信号の間の差異に関連した電位を持っていることを
   特徴とする同期方式。