JPH0795050A - クロック信号分配方式 - Google Patents
クロック信号分配方式Info
- Publication number
- JPH0795050A JPH0795050A JP5233818A JP23381893A JPH0795050A JP H0795050 A JPH0795050 A JP H0795050A JP 5233818 A JP5233818 A JP 5233818A JP 23381893 A JP23381893 A JP 23381893A JP H0795050 A JPH0795050 A JP H0795050A
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- JP
- Japan
- Prior art keywords
- clock signal
- output
- lsi
- input
- circuit
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 逓倍回路を持つＬＳＩとその他のＬＳＩとの
高速インターフェースの基準信号となるクロック信号の
位相同期を実現する。 【構成】 主ＬＳＩ１では、外部の発振器１０からクロ
ック信号を入力し、逓倍器１１を通して逓倍した後、内
部回路２０を動作させる。逓倍したクロックを分周器１
２によって再び分周し周辺回路２１を動作させ、また、
出力バッファ１７を通して主ＬＳＩ１の外部に出力す
る。この信号を入力バッファ１６を通して主ＬＳＩに再
入力する。周辺回路２１に与えるクロック信号とＬＳＩ
内に再入力したクロック信号を位相比較器１３に入力
し、これの出力を用いて２つのクロック信号の位相差が
無くなるように遅延器を制御する。主ＬＳＩと信号を授
受する従ＬＳＩ２は、主ＬＳＩが出力したクロック信号
を入力して周辺回路１７や内部回路を動作させる。
高速インターフェースの基準信号となるクロック信号の
位相同期を実現する。 【構成】 主ＬＳＩ１では、外部の発振器１０からクロ
ック信号を入力し、逓倍器１１を通して逓倍した後、内
部回路２０を動作させる。逓倍したクロックを分周器１
２によって再び分周し周辺回路２１を動作させ、また、
出力バッファ１７を通して主ＬＳＩ１の外部に出力す
る。この信号を入力バッファ１６を通して主ＬＳＩに再
入力する。周辺回路２１に与えるクロック信号とＬＳＩ
内に再入力したクロック信号を位相比較器１３に入力
し、これの出力を用いて２つのクロック信号の位相差が
無くなるように遅延器を制御する。主ＬＳＩと信号を授
受する従ＬＳＩ２は、主ＬＳＩが出力したクロック信号
を入力して周辺回路１７や内部回路を動作させる。
Description
【０００１】
【産業上の利用分野】複数の集積回路のクロック信号分
配方式に関する。
配方式に関する。
【０００２】
【従来の技術】集積回路の信号の周波数が高くなると、
複数の集積回路が信号を授受する際に基準とするクロッ
ク信号の位相のずれが誤動作の原因となりかねない。
複数の集積回路が信号を授受する際に基準とするクロッ
ク信号の位相のずれが誤動作の原因となりかねない。
【０００３】複数の集積回路のクロック信号の位相を揃
える手段として、アイトリプルイージャーナル オブ
ソリッド ステート サーキット（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ．）Ｖｏｌ．２３−５．ｐｐ．１２１８−１２２
３．に位相比較器と遅延素子を用いる例が示されてい
る。図４にそのブロック図を示す。２つの集積回路素子
である主ＬＳＩ１と従ＬＳＩ２のそれぞれに、発振器１
０が出力する信号をクロック入力３０から入力し、入力
バッファ１６、遅延器１４、バッファ１５を通して周辺
回路２１にクロック信号として与える。ここには記して
いないが、内部回路に対してもバッファ１５の出力から
クロック信号を与える。主ＬＳＩ１では周辺回路に与え
る信号を出力バッファ１７を通してＬＳＩ外に出力し、
その信号を主ＳＬＳＩと位相同期させたい従ＬＳＩに入
力する。一方、従ＬＳＩの周辺回路に入力するクロック
信号を一旦出力バッファ１７を通してＬＳＩ外に出力
し、さらに入力し直す。主ＬＳＩでは遅延器の制御信号
を固定し、従ＬＳＩでは主ＬＳＩと従ＬＳＩからのクロ
ック信号を入力した位相比較器１３の出力を遅延器の制
御信号とする。位相比較器の２つのクロック信号の位相
差がなくなるように遅延器を制御することによって、主
ＬＳＩと従ＬＳＩの周辺回路および内部回路に与えるク
ロック信号の位相差をなくすことができる。
える手段として、アイトリプルイージャーナル オブ
ソリッド ステート サーキット（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ．）Ｖｏｌ．２３−５．ｐｐ．１２１８−１２２
３．に位相比較器と遅延素子を用いる例が示されてい
る。図４にそのブロック図を示す。２つの集積回路素子
である主ＬＳＩ１と従ＬＳＩ２のそれぞれに、発振器１
０が出力する信号をクロック入力３０から入力し、入力
バッファ１６、遅延器１４、バッファ１５を通して周辺
回路２１にクロック信号として与える。ここには記して
いないが、内部回路に対してもバッファ１５の出力から
クロック信号を与える。主ＬＳＩ１では周辺回路に与え
る信号を出力バッファ１７を通してＬＳＩ外に出力し、
その信号を主ＳＬＳＩと位相同期させたい従ＬＳＩに入
力する。一方、従ＬＳＩの周辺回路に入力するクロック
信号を一旦出力バッファ１７を通してＬＳＩ外に出力
し、さらに入力し直す。主ＬＳＩでは遅延器の制御信号
を固定し、従ＬＳＩでは主ＬＳＩと従ＬＳＩからのクロ
ック信号を入力した位相比較器１３の出力を遅延器の制
御信号とする。位相比較器の２つのクロック信号の位相
差がなくなるように遅延器を制御することによって、主
ＬＳＩと従ＬＳＩの周辺回路および内部回路に与えるク
ロック信号の位相差をなくすことができる。
【０００４】
【発明が解決しようとする課題】しかし、この方法で
は、チップ内でクロック信号を逓倍し内部回路の信号タ
イミングと周辺の回路の動作タイミングを合わせるため
に内部で再びクロック信号を分配する集積回路に対して
は，周辺回路のクロックと外部から与えられるクロック
信号の位相同期が保証されないため、他のＬＳＩとのク
ロック同期をとることができない欠点がある。
は、チップ内でクロック信号を逓倍し内部回路の信号タ
イミングと周辺の回路の動作タイミングを合わせるため
に内部で再びクロック信号を分配する集積回路に対して
は，周辺回路のクロックと外部から与えられるクロック
信号の位相同期が保証されないため、他のＬＳＩとのク
ロック同期をとることができない欠点がある。
【０００５】本発明の目的は、このような外部から与え
られるクロックをチップ内で一度逓倍し、さらに分周し
たクロックで信号授受のタイミングをとる集積回路と、
他の集積回路のクロックの位相同期をとる手段を提供す
ることにある。
られるクロックをチップ内で一度逓倍し、さらに分周し
たクロックで信号授受のタイミングをとる集積回路と、
他の集積回路のクロックの位相同期をとる手段を提供す
ることにある。
【０００６】
【課題を解決するための手段】本願第１の発明は、内部
回路のクロック信号を外部から入力されるクロック信号
をチップ内部で逓倍した信号を用い、前記内部回路のク
ロック信号を分周器で分周して周辺回路のクロック信号
とする第１の集積回路に対して、前記分周器の出力を可
変式遅延器に入力し、前記遅延器の出力を出力バッファ
に入力し、前記出力バッファの出力を第１の入力バッフ
ァに入力し、前記第１の入力バッファの出力と周辺回路
の前記クロック信号を位相比較器に入力し、前記位相比
較器の出力を前記可変式遅延器の制御信号とし、前記出
力バッファの出力を前記第１の集積回路と信号を授受す
る第２の集積回路の第２の入力バッファに接続し、第２
の入力バッファの出力をクロック信号として使用するこ
とを特徴としている。
回路のクロック信号を外部から入力されるクロック信号
をチップ内部で逓倍した信号を用い、前記内部回路のク
ロック信号を分周器で分周して周辺回路のクロック信号
とする第１の集積回路に対して、前記分周器の出力を可
変式遅延器に入力し、前記遅延器の出力を出力バッファ
に入力し、前記出力バッファの出力を第１の入力バッフ
ァに入力し、前記第１の入力バッファの出力と周辺回路
の前記クロック信号を位相比較器に入力し、前記位相比
較器の出力を前記可変式遅延器の制御信号とし、前記出
力バッファの出力を前記第１の集積回路と信号を授受す
る第２の集積回路の第２の入力バッファに接続し、第２
の入力バッファの出力をクロック信号として使用するこ
とを特徴としている。
【０００７】本願第２の発明は、第１の発明のクロック
信号分配方式において、第２の集積回路の内部回路に分
配するクロック信号と第２の入力バッファの出力を位相
同期させる手段を、第２の集積回路内部に有することを
特徴としている。
信号分配方式において、第２の集積回路の内部回路に分
配するクロック信号と第２の入力バッファの出力を位相
同期させる手段を、第２の集積回路内部に有することを
特徴としている。
【０００８】本願第３の発明は、第２の発明の位相同期
手段において、第２の入力バッファの出力と内部回路の
クロック信号を入力とする第２の位相比較器と、外部か
らのクロック信号を入力し第２の位相比較器の出力で制
御され内部回路のクロック信号を発生する第２の可変式
遅延器を用いることを特徴としている。
手段において、第２の入力バッファの出力と内部回路の
クロック信号を入力とする第２の位相比較器と、外部か
らのクロック信号を入力し第２の位相比較器の出力で制
御され内部回路のクロック信号を発生する第２の可変式
遅延器を用いることを特徴としている。
【０００９】
【実施例】図１に本発明の第１の実施例を示す。主ＬＳ
Ｉ１では、外部の発振器から入力されるクロック信号を
逓倍器１１を通して逓倍し、内部回路２０を動作させ
る。その逓倍したクロックを分周器１２によって再び分
周し、クロック信号を用いて周辺回路２１を動作させ
る。分周したクロック信号は遅延器１４と出力バッファ
１７を通してＬＳＩ外部に出力される。この信号を入力
バッファ１６を通して主ＬＳＩ１に再入力する。周辺回
路に与えるクロック信号と再びＬＳＩ内に入力したクロ
ック信号を位相比較器１３に入力し、これの出力を用い
て２つのクロック信号の位相差が無くなるように遅延器
を制御する。主ＬＳＩと信号を授受する従ＬＳＩは、主
ＬＳＩがＬＳＩ外部に出力した信号を入力して周辺回路
２１や内部回路を動作させる。
Ｉ１では、外部の発振器から入力されるクロック信号を
逓倍器１１を通して逓倍し、内部回路２０を動作させ
る。その逓倍したクロックを分周器１２によって再び分
周し、クロック信号を用いて周辺回路２１を動作させ
る。分周したクロック信号は遅延器１４と出力バッファ
１７を通してＬＳＩ外部に出力される。この信号を入力
バッファ１６を通して主ＬＳＩ１に再入力する。周辺回
路に与えるクロック信号と再びＬＳＩ内に入力したクロ
ック信号を位相比較器１３に入力し、これの出力を用い
て２つのクロック信号の位相差が無くなるように遅延器
を制御する。主ＬＳＩと信号を授受する従ＬＳＩは、主
ＬＳＩがＬＳＩ外部に出力した信号を入力して周辺回路
２１や内部回路を動作させる。
【００１０】図２にこの回路の各部でのクロック信号の
タイミングチャートを示す。主ＬＳＩに入力したクロッ
ク信号（図２（ａ））を逓倍器が逓倍し、内部クロック
信号を発生する（図２（ｂ））。ここでは４倍に逓倍し
た例を示している。さらに分周器が内部のクロック信号
を分周し直して新たなクロック信号を生成する（図２
（ｃ））。この信号と、主ＬＳＩに入力された元の信号
（ａ）は位相が通常大きくずれている。分周器の出力が
周辺回路のクロックとして分配されるが、それまでに少
し遅延が発生する（図２（ｄ））。これと同じ信号が位
相比較器の一方の入力に入れられる。また、分周器の出
力が遅延器、出力バッファ、入力バッファでそれぞれ遅
延を生じさせられながら通過し、もう一方の位相比較器
の入力に入れられる（図２（ｅ−ｇ））。位相比較器と
遅延器はこの２つの信号の位相差がなくなるように遅延
を調節するため、位相比較器に入力される２つのクロッ
ク信号である、図２（ｄ）と（ｇ）の位相差はほとんど
無い。一方で、主ＬＳＩから出力されたクロック信号
は、従ＬＳＩに入力され、内部回路に分配される（図２
（ｈ））。ここで、主ＬＳＩと従ＬＳＩの入力バッファ
の遅延がほぼ等しいならば、図２にあるようにリファレ
ンス入力信号と従ＬＳＩクロック入力の位相差はほとん
どなく、主ＬＳＩの周辺回路のクロック信号とも位相差
をなくすことができる。
タイミングチャートを示す。主ＬＳＩに入力したクロッ
ク信号（図２（ａ））を逓倍器が逓倍し、内部クロック
信号を発生する（図２（ｂ））。ここでは４倍に逓倍し
た例を示している。さらに分周器が内部のクロック信号
を分周し直して新たなクロック信号を生成する（図２
（ｃ））。この信号と、主ＬＳＩに入力された元の信号
（ａ）は位相が通常大きくずれている。分周器の出力が
周辺回路のクロックとして分配されるが、それまでに少
し遅延が発生する（図２（ｄ））。これと同じ信号が位
相比較器の一方の入力に入れられる。また、分周器の出
力が遅延器、出力バッファ、入力バッファでそれぞれ遅
延を生じさせられながら通過し、もう一方の位相比較器
の入力に入れられる（図２（ｅ−ｇ））。位相比較器と
遅延器はこの２つの信号の位相差がなくなるように遅延
を調節するため、位相比較器に入力される２つのクロッ
ク信号である、図２（ｄ）と（ｇ）の位相差はほとんど
無い。一方で、主ＬＳＩから出力されたクロック信号
は、従ＬＳＩに入力され、内部回路に分配される（図２
（ｈ））。ここで、主ＬＳＩと従ＬＳＩの入力バッファ
の遅延がほぼ等しいならば、図２にあるようにリファレ
ンス入力信号と従ＬＳＩクロック入力の位相差はほとん
どなく、主ＬＳＩの周辺回路のクロック信号とも位相差
をなくすことができる。
【００１１】図３に本発明の別の実施例を示す。従ＬＳ
Ｉ内部では、クロック入力３３から多くの内部回路のク
ロックを制御しなければならない。そのため入力バッフ
ァ１６のファンアウトが大きくなり、クロック信号の位
相が主ＬＳＩと異なってしまうことが考えられる。これ
を解決するには、従ＬＳＩにも遅延調節の機構をつけれ
ばよい。主ＬＳＩに関しては第１の実施例と同じ機構に
なっているので説明は省く。主ＬＳＩから出力されたク
ロック信号は、従ＬＳＩの入力バッファ１６を通して位
相比較器１３に入力される。従ＬＳＩでは発振器からの
信号を入力バッファと遅延器１４を通して内部回路にク
ロック信号を分配する。分配されるクロック信号を位相
比較器のもうひとつの入力端子に入力する。位相比較器
の出力が遅延器を制御し、位相比較器への２つの入力信
号の位相が等しくなるように遅延器は遅延量を制御す
る。この回路の場合は主ＬＳＩと従ＬＳＩの入力端子か
らの回路構成が等しいので、遅延を揃えやすい。
Ｉ内部では、クロック入力３３から多くの内部回路のク
ロックを制御しなければならない。そのため入力バッフ
ァ１６のファンアウトが大きくなり、クロック信号の位
相が主ＬＳＩと異なってしまうことが考えられる。これ
を解決するには、従ＬＳＩにも遅延調節の機構をつけれ
ばよい。主ＬＳＩに関しては第１の実施例と同じ機構に
なっているので説明は省く。主ＬＳＩから出力されたク
ロック信号は、従ＬＳＩの入力バッファ１６を通して位
相比較器１３に入力される。従ＬＳＩでは発振器からの
信号を入力バッファと遅延器１４を通して内部回路にク
ロック信号を分配する。分配されるクロック信号を位相
比較器のもうひとつの入力端子に入力する。位相比較器
の出力が遅延器を制御し、位相比較器への２つの入力信
号の位相が等しくなるように遅延器は遅延量を制御す
る。この回路の場合は主ＬＳＩと従ＬＳＩの入力端子か
らの回路構成が等しいので、遅延を揃えやすい。
【００１２】この例では従ＬＳＩにも発振器からの信号
を入力しているが、主ＬＳＩから与えられる信号を入力
することもできる。
を入力しているが、主ＬＳＩから与えられる信号を入力
することもできる。
【００１３】
【発明の効果】従来例で実現できなかった、逓倍回路を
持つＬＳＩとその他のＬＳＩとの高速インターフェース
の基準信号となるクロック信号の位相同期が実現でき
る。主ＬＳＩから出力されるクロック信号を元に複数の
集積回路を動作させるため、主ＬＳＩ中の内部のクロッ
クとインターフェースのクロックのタイミングを容易に
とることができる。
持つＬＳＩとその他のＬＳＩとの高速インターフェース
の基準信号となるクロック信号の位相同期が実現でき
る。主ＬＳＩから出力されるクロック信号を元に複数の
集積回路を動作させるため、主ＬＳＩ中の内部のクロッ
クとインターフェースのクロックのタイミングを容易に
とることができる。
【図１】本発明の第１の実施例を示した図である。
【図２】本発明の第１の実施例のクロック信号動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図３】本発明の第２の実施例を示した図である。
【図４】従来例を示した図である。
１ 主ＬＳＩ ２ 従ＬＳＩ １０ 発振器 １１ 逓倍器 １２ 分周器 １３ 位相比較器 １４ 遅延器 １５ バッファ １６ 入力バッファ １７ 出力バッファ ２０ 内部回路 ２１ 周辺回路 ３０，３３ クロック入力 ３１ リファレンス入力 ３２ クロック出力
Claims (3)
- 【請求項１】 外部から入力されるクロック信号をチッ
プ内部で逓倍した信号を内部回路のクロック信号として
用い、前記内部回路のクロック信号を分周器で分周して
周辺回路のクロック信号とする第１の集積回路に対し
て、前記分周器の出力を可変式遅延器に入力し、前記遅
延器の出力を出力バッファに入力し、前記出力バッファ
の出力を第１の入力バッファに入力し、前記第１の入力
バッファの出力と周辺回路の前記クロック信号を位相比
較器に入力し、前記位相比較器の出力を前記可変式遅延
器の制御信号とし、前記出力バッファの出力を前記第１
の集積回路と信号を授受する第２の集積回路の第２の入
力バッファに接続し、第２の入力バッファの出力をクロ
ック信号として使用することを特徴とするクロック信号
分配方式。 - 【請求項２】 第２の集積回路の内部回路に分配するク
ロック信号と第２の入力バッファの出力を位相同期させ
る手段を、第２の集積回路内部に有することを特徴とす
る請求項１に記載のクロック信号分配方式。 - 【請求項３】 請求項２に記載の位相同期手段におい
て、第２の入力バッファの出力と内部回路のクロック信
号を入力とする第２の位相比較器と、外部からのクロッ
ク信号を入力し第２の位相比較器の出力で制御され内部
回路のクロック信号を発生する第２の可変式遅延器を用
いることを特徴とするクロック信号分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233818A JPH0795050A (ja) | 1993-09-20 | 1993-09-20 | クロック信号分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233818A JPH0795050A (ja) | 1993-09-20 | 1993-09-20 | クロック信号分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795050A true JPH0795050A (ja) | 1995-04-07 |
Family
ID=16961055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233818A Pending JPH0795050A (ja) | 1993-09-20 | 1993-09-20 | クロック信号分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139903A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 情報処理装置および位相制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028950A (ja) * | 1988-02-17 | 1990-01-12 | Mips Computer Syst Inc | 回路同期方式 |
| JPH02123412A (ja) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | クロック分配系における自動遅延調整方式 |
-
1993
- 1993-09-20 JP JP5233818A patent/JPH0795050A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028950A (ja) * | 1988-02-17 | 1990-01-12 | Mips Computer Syst Inc | 回路同期方式 |
| JPH02123412A (ja) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | クロック分配系における自動遅延調整方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139903A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 情報処理装置および位相制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970121 |