JPS6095673A - バス転送レジスタ用集積回路 - Google Patents
バス転送レジスタ用集積回路Info
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- JPS6095673A JPS6095673A JP20214783A JP20214783A JPS6095673A JP S6095673 A JPS6095673 A JP S6095673A JP 20214783 A JP20214783 A JP 20214783A JP 20214783 A JP20214783 A JP 20214783A JP S6095673 A JPS6095673 A JP S6095673A
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- JP
- Japan
- Prior art keywords
- clock
- register
- information signal
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はバス転送レジスタ用集積回路、特にクロックに
同期してデータを異なる装置間で転送する際に使用する
レジスタを収容した集積回路に関する。
同期してデータを異なる装置間で転送する際に使用する
レジスタを収容した集積回路に関する。
従来この種の異なる装置間を周期Ｔｃの単一のクロック
に同期してバスにより信号を転送する場合、バスを升し
て２つのレジスタを使用して行っている。第１図は従来
のバス転送レジスタを使用した転送回路を示すブロック
図である。従来の転送回路は情報信号４およびクロック
８を入力とじて情報信号５を出力とする第１のレジスタ
１と、情報信号５を入力として情報信号６を出力とする
バス２と、情報信号６およびクロック９を入力としてｔ
Ｗ報倍信号７出力とする第２のレジス／３とから構成さ
れる装置 バス２等による遅延の変化範囲（ｈａｇ−ｔｌｍりを示
すものであり、クロック９の斜線部はりａツク８との位
相差変化範囲（２ΔＴ）である。
に同期してバスにより信号を転送する場合、バスを升し
て２つのレジスタを使用して行っている。第１図は従来
のバス転送レジスタを使用した転送回路を示すブロック
図である。従来の転送回路は情報信号４およびクロック
８を入力とじて情報信号５を出力とする第１のレジスタ
１と、情報信号５を入力として情報信号６を出力とする
バス２と、情報信号６およびクロック９を入力としてｔ
Ｗ報倍信号７出力とする第２のレジス／３とから構成さ
れる装置 バス２等による遅延の変化範囲（ｈａｇ−ｔｌｍりを示
すものであり、クロック９の斜線部はりａツク８との位
相差変化範囲（２ΔＴ）である。
第１図および第３図を参照して従来例の動作を説明する
。情報信号４がクロック８により第１のレジスタｌにセ
ットされ後バス２を介して第２のレジスタ３にクロック
８と同期しているクロック９でセットされる。情報信号
４がクロック８によりセットされ情報信号５として出力
されバス２を経由して情報信号６として第２のレジスタ
ｌｏに供給されるまでの時間の最大および最小をｔ１ｍ
＊Ｌ１ｙｎｍとすれば情報信号６は第３図のように表わ
される。
。情報信号４がクロック８により第１のレジスタｌにセ
ットされ後バス２を介して第２のレジスタ３にクロック
８と同期しているクロック９でセットされる。情報信号
４がクロック８によりセットされ情報信号５として出力
されバス２を経由して情報信号６として第２のレジスタ
ｌｏに供給されるまでの時間の最大および最小をｔ１ｍ
＊Ｌ１ｙｎｍとすれば情報信号６は第３図のように表わ
される。
一般にクロックによシレジスタにデータを格納しうるた
めにはクロックの供給持前の一定時間（セットア・ツブ
時間という）とクロックの供給時後の一定時間（ホール
ド時間という）データが持続していることが必要とされ
る。
めにはクロックの供給持前の一定時間（セットア・ツブ
時間という）とクロックの供給時後の一定時間（ホール
ド時間という）データが持続していることが必要とされ
る。
第２のレジスタ３０セットアツプ時間、ホールド時間を
それぞれｔ１□ ｔｌｈとすれば第３図で情報信号６が
クロック９により第３のレジスタ３にセットされるため
には下式が成立しなければならない。
それぞれｔ１□ ｔｌｈとすれば第３図で情報信号６が
クロック９により第３のレジスタ３にセットされるため
には下式が成立しなければならない。
ｔＩｓ ＞ ｔＩｓ １ ｔｌｈ＞ｔｌｈ第３図でｔｘ
ｍｉｎが小さくｔｌｈ＜１１ｈになる場合やΔＴが大き
くτ１ｈがｔｌｈに対して十分大にと収ない場合にはク
ロック９により情報信号６を第２のレジスタ３に格納し
得な員。またｔ１６．が大きくなってクロックの１周期
に近くなった場合を第５図に示しであるがこの場合には
τｈがＩＩｓに比し十分てとれずこの場合も第２のレジ
スタに情報信号６をクロック９によシ格納しえない。
ｍｉｎが小さくｔｌｈ＜１１ｈになる場合やΔＴが大き
くτ１ｈがｔｌｈに対して十分大にと収ない場合にはク
ロック９により情報信号６を第２のレジスタ３に格納し
得な員。またｔ１６．が大きくなってクロックの１周期
に近くなった場合を第５図に示しであるがこの場合には
τｈがＩＩｓに比し十分てとれずこの場合も第２のレジ
スタに情報信号６をクロック９によシ格納しえない。
以上のように従来の転送回路では情報信号６の遅延時間
がクロックの周期のｎ倍（ｎは０を含む自然数〕近傍の
場合にはクロックスキューΔＴの影響も考えデータを格
納するに必要なセットアツプ時間、ホールド時間を十分
にとりえず同期してデータを転送できないといり欠点が
あろう〔発明の目的〕 本発明の目的はデータの遅延時間がクロックの周期のｎ
倍（ｎはＯを含む自然数）近傍の場合にも前記クロック
に同期してデータ転送が行なえるバス転送レジスタ用集
積回路を提供することにある。
がクロックの周期のｎ倍（ｎは０を含む自然数〕近傍の
場合にはクロックスキューΔＴの影響も考えデータを格
納するに必要なセットアツプ時間、ホールド時間を十分
にとりえず同期してデータを転送できないといり欠点が
あろう〔発明の目的〕 本発明の目的はデータの遅延時間がクロックの周期のｎ
倍（ｎはＯを含む自然数）近傍の場合にも前記クロック
に同期してデータ転送が行なえるバス転送レジスタ用集
積回路を提供することにある。
本発明の回路は、外部から供給される２値情報群を第１
のクロ・ツクによりセットする第１のレジスタと、前記
第１のレジスタの出力信号を第２のクロ・ツクによりセ
ットする第２のレジスタと、外部から供給される基本ク
ロックから予め定められた一定位相差を有する前記第１
のクロ・ツクと前記第２のクロックとを発生し前記第１
のレジスタおよび第２のレジスタに供給するクロック発
生供給手段と、前記第１のレジスタと前記第２のレジス
タと前記クロック発生供給手段とを搭載する単一の半導
体基板とを含んで構成される。
のクロ・ツクによりセットする第１のレジスタと、前記
第１のレジスタの出力信号を第２のクロ・ツクによりセ
ットする第２のレジスタと、外部から供給される基本ク
ロックから予め定められた一定位相差を有する前記第１
のクロ・ツクと前記第２のクロックとを発生し前記第１
のレジスタおよび第２のレジスタに供給するクロック発
生供給手段と、前記第１のレジスタと前記第２のレジス
タと前記クロック発生供給手段とを搭載する単一の半導
体基板とを含んで構成される。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第２図は本発明の一実施例を使用したバス転送回路を示
すブロック図である。第２図のバス転送回路は第１のレ
ジスタ１１バス２、情報信号４゜５お裏び６、第１のク
ロック８と、情報信号６をクロック１５によｐセットし
情報信号１３ｔ−出力する第３のレジスタ１０と情報信
号１３ｆ、クロック９によりセットし情報信号１４を出
力する第４のレジスタ１工とクロック９を入力とし反転
りａツク１５１に出力するクロック反転回路１２とから
構成され本発明の一実施例であるバス転送レジスタ用集
積回路は第３．第４のレジスタ１０，１１およびクロッ
ク反転回路１２とを含み単一の半導６の場合に第２図に
示す転送回路を使用した場合のタイムチャートを示す。
すブロック図である。第２図のバス転送回路は第１のレ
ジスタ１１バス２、情報信号４゜５お裏び６、第１のク
ロック８と、情報信号６をクロック１５によｐセットし
情報信号１３ｔ−出力する第３のレジスタ１０と情報信
号１３ｆ、クロック９によりセットし情報信号１４を出
力する第４のレジスタ１工とクロック９を入力とし反転
りａツク１５１に出力するクロック反転回路１２とから
構成され本発明の一実施例であるバス転送レジスタ用集
積回路は第３．第４のレジスタ１０，１１およびクロッ
ク反転回路１２とを含み単一の半導６の場合に第２図に
示す転送回路を使用した場合のタイムチャートを示す。
第２図と第４図を用いて動作を説明する。クロック８に
より情報信号４が第１のレジスタＩにセットされた後に
バス２に経由して出力される情報信号６は、第１図の場
合と異って直接クロック９で格納されるのではなくクロ
ック９を反転したりロック１５により第３のレジスタｌ
Ｏに先づ格納されその後その出力である情報信号１３が
りロック９により第４のレジスタ１１に格納される。
より情報信号４が第１のレジスタＩにセットされた後に
バス２に経由して出力される情報信号６は、第１図の場
合と異って直接クロック９で格納されるのではなくクロ
ック９を反転したりロック１５により第３のレジスタｌ
Ｏに先づ格納されその後その出力である情報信号１３が
りロック９により第４のレジスタ１１に格納される。
第３図と比較してみるに、−第３図で直接りロック９で
格納する場合にはτｌｈは場合によってはホールド時間
ｔｌｈよシ十分大にとりえない場合が考えられたが、第
４図において反転したクロック１５で先づ第３のレジス
タｌＯに格納することにより第３図のτ１ｈはτ２ｈと
なり第３のレジスタ１００ホールド時間に対し十分大き
くとれることとなる。逆にτ１．はτ２．と小さくはな
るがそれでも第３のレジスタ１０のセットアツプ時間に
対しては十分大さくとシうる。
格納する場合にはτｌｈは場合によってはホールド時間
ｔｌｈよシ十分大にとりえない場合が考えられたが、第
４図において反転したクロック１５で先づ第３のレジス
タｌＯに格納することにより第３図のτ１ｈはτ２ｈと
なり第３のレジスタ１００ホールド時間に対し十分大き
くとれることとなる。逆にτ１．はτ２．と小さくはな
るがそれでも第３のレジスタ１０のセットアツプ時間に
対しては十分大さくとシうる。
第３のレジスタ１０に格納された信号は情報信号１３と
して第４のレジスタ１１に供給されクロック９に格納さ
れるがこの場合には第４図のτ３゜およびτ３ｈに示す
ように十分第４のレジスタ１１０セットアツプ時間およ
びホールド時間に対し犬にとりつる。また第３のレジス
タ１０と第４のレジスタ１１は同一半導体基板上に構成
されているので遅延時間ｔ２Ｗ［は十分に小さくするこ
とができる。
して第４のレジスタ１１に供給されクロック９に格納さ
れるがこの場合には第４図のτ３゜およびτ３ｈに示す
ように十分第４のレジスタ１１０セットアツプ時間およ
びホールド時間に対し犬にとりつる。また第３のレジス
タ１０と第４のレジスタ１１は同一半導体基板上に構成
されているので遅延時間ｔ２Ｗ［は十分に小さくするこ
とができる。
第５図に対応する場合が第６図に図示しであるが第５図
ではτ１．中０であったのが第６図で十分大きなτ２．
を確保でき第５図のτ１ｈに相当する第６図のτ２ｈも
さして小さくはならない。ｔ２ｗｉｔを十分小さくでき
ることは第４図の場合と同様である。
ではτ１．中０であったのが第６図で十分大きなτ２．
を確保でき第５図のτ１ｈに相当する第６図のτ２ｈも
さして小さくはならない。ｔ２ｗｉｔを十分小さくでき
ることは第４図の場合と同様である。
第５図の場合にはｌクロックおくれで第１のレジスタｌ
の情報信号が第４のレジスタ１１に同期して格納される
が、第６図の場合には遅延時間が殆んどクロ・ツクの１
周期に相当しているので第１のレジスタｌの情報信号は
第４のレジスタ１１に２クロツクおくれで同期して格納
される。
の情報信号が第４のレジスタ１１に同期して格納される
が、第６図の場合には遅延時間が殆んどクロ・ツクの１
周期に相当しているので第１のレジスタｌの情報信号は
第４のレジスタ１１に２クロツクおくれで同期して格納
される。
本実施例では第２図の構成で説明したがバス２をさしは
さむ第１のレジスタ１と、第３．第４のレジスタ及びイ
ンバータ１２を含む回路とを第２図の構成とは逆に接続
し、かつ、インバータ１２の出力１５を第４のレジスタ
ＩＩＫ：、クロック９を第３のレジスタｌＯに入力して
も、バス２の入出力間での遅延時間に対し第４のレジス
タ１１と第１のレジスタｌとの間でのクロックのタイミ
ング変更がなされレーシングの防止ができることは明か
である。
さむ第１のレジスタ１と、第３．第４のレジスタ及びイ
ンバータ１２を含む回路とを第２図の構成とは逆に接続
し、かつ、インバータ１２の出力１５を第４のレジスタ
ＩＩＫ：、クロック９を第３のレジスタｌＯに入力して
も、バス２の入出力間での遅延時間に対し第４のレジス
タ１１と第１のレジスタｌとの間でのクロックのタイミ
ング変更がなされレーシングの防止ができることは明か
である。
また本実施例ではインバータ１２ｔ−使用し基本りロッ
クと、基本クロックとの位相差が１８０’の場合の２つ
のクロックを使用する場合を例示したが本発明は位相差
１８ｏ０に限定されるものではなくバス２の遅延時間に
対すした予め定めた一定の位相シフトの場合に適用でき
る□ものである。
クと、基本クロックとの位相差が１８０’の場合の２つ
のクロックを使用する場合を例示したが本発明は位相差
１８ｏ０に限定されるものではなくバス２の遅延時間に
対すした予め定めた一定の位相シフトの場合に適用でき
る□ものである。
更に基本クロックから発生される２つのクロックで予め
定めた一定の位相差を有するクロックを使用する場合に
適用できることは自明である。＝〔発明の効果〕 本発明には２つのレジスタを同一半導体基板上に形成し
これらをそれぞれ基本クロ・ツクから作成される一定位
相差を有する２つのクロックにより動作せしめることに
よシ基本クロ・ツクと同期してレーシングを生ずること
なくデータ転送を行うことができるという効果があるー
定めた一定の位相差を有するクロックを使用する場合に
適用できることは自明である。＝〔発明の効果〕 本発明には２つのレジスタを同一半導体基板上に形成し
これらをそれぞれ基本クロ・ツクから作成される一定位
相差を有する２つのクロックにより動作せしめることに
よシ基本クロ・ツクと同期してレーシングを生ずること
なくデータ転送を行うことができるという効果があるー
第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図はバス遅延時間の第１
の例の場合の第１図の回路の動作を示すタイムチ丁−ト
、第４図はバス遅延時間の第１の例の場合の第２図の回
路の動作を示すタイムチャート、第５図はバス遅延時間
の第２の例の場合の第１図の回路の動作を示すタイムチ
ャート、第６図はバス遅延時間の第２の例の場合の第２
図の回路の動作を示すタイムチャートである。 ｌ・・・・・・第１のレジスタ、２・・・・・・バス、
３・・・・・・第２のレジスタ、４． ５． ６． ７
． １３． １４・・・・・・情報信号、８，９．１５
・・・・・・クロック、１０・・川・第３のレジスタ、
１１・・・・・・第４のレジスタ、１２・・・・・・ク
ロック反転回路。
実施例を示すブロック図、第３図はバス遅延時間の第１
の例の場合の第１図の回路の動作を示すタイムチ丁−ト
、第４図はバス遅延時間の第１の例の場合の第２図の回
路の動作を示すタイムチャート、第５図はバス遅延時間
の第２の例の場合の第１図の回路の動作を示すタイムチ
ャート、第６図はバス遅延時間の第２の例の場合の第２
図の回路の動作を示すタイムチャートである。 ｌ・・・・・・第１のレジスタ、２・・・・・・バス、
３・・・・・・第２のレジスタ、４． ５． ６． ７
． １３． １４・・・・・・情報信号、８，９．１５
・・・・・・クロック、１０・・川・第３のレジスタ、
１１・・・・・・第４のレジスタ、１２・・・・・・ク
ロック反転回路。
Claims (1)
- 【特許請求の範囲】 外部から供給される２直情孔群を第１のりａツクにより
セットする第１のレジスタと。 前記第１のレジスタの出力信号を第２のクロックにより
セットする第２のレジスタと、 ・外部から供給される
箔本クロックから予め定められた位相差を有する前記第
１のクロ・ツクと前記第２のクロックとを発生し前記第
１のレジスタおよび第２のレジスタに供給するクロ・ツ
ク発生供給手段と。 前記第１のレジスタと前記第２のレジスタと前記りａツ
ク発生供給手段とを搭載する単〒の半導体基板とを含む
ことを特徴とするバス転送レジスタ用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20214783A JPS6095673A (ja) | 1983-10-28 | 1983-10-28 | バス転送レジスタ用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20214783A JPS6095673A (ja) | 1983-10-28 | 1983-10-28 | バス転送レジスタ用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095673A true JPS6095673A (ja) | 1985-05-29 |
Family
ID=16452737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20214783A Pending JPS6095673A (ja) | 1983-10-28 | 1983-10-28 | バス転送レジスタ用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
-
1983
- 1983-10-28 JP JP20214783A patent/JPS6095673A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
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