JPH07168652A - 同期リセット回路 - Google Patents
同期リセット回路Info
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- JPH07168652A JPH07168652A JP5312427A JP31242793A JPH07168652A JP H07168652 A JPH07168652 A JP H07168652A JP 5312427 A JP5312427 A JP 5312427A JP 31242793 A JP31242793 A JP 31242793A JP H07168652 A JPH07168652 A JP H07168652A
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Abstract
(57)【要約】
【目的】フリップフロップの非同期リセット端子を使用
して、同期リセットをおこなう。 【構成】非同期リセット信号をリセット信号クロック同
期化回路３でクロック同期し、第１遅延回路４および第
２遅延回路５で同時動作時の電圧低下による誤動作を回
避するリセット信号を生成し、第１フリップフロップ群
８，第２フリップフロップ群９および第３フリップフロ
ップ群１０をリセットする。リセット解除時は、２つの
リセット終了タイミング回路６および７でリセット信号
の終了エッジを揃えることにより、全てのフリップフロ
ップが同時にリセット解除される。
して、同期リセットをおこなう。 【構成】非同期リセット信号をリセット信号クロック同
期化回路３でクロック同期し、第１遅延回路４および第
２遅延回路５で同時動作時の電圧低下による誤動作を回
避するリセット信号を生成し、第１フリップフロップ群
８，第２フリップフロップ群９および第３フリップフロ
ップ群１０をリセットする。リセット解除時は、２つの
リセット終了タイミング回路６および７でリセット信号
の終了エッジを揃えることにより、全てのフリップフロ
ップが同時にリセット解除される。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップの同期
リセット回路に関する。
リセット回路に関する。
【０００２】
【従来の技術】従来のこの種の同期リセット回路は、情
報処理装置の種々の情報を保持するフリップフロップを
初期化し、初期化後のフリップフロップの状態を補償す
るのに用いられる。図３は、このような従来の同期リセ
ット回路の一例を示すブロック図である。
報処理装置の種々の情報を保持するフリップフロップを
初期化し、初期化後のフリップフロップの状態を補償す
るのに用いられる。図３は、このような従来の同期リセ
ット回路の一例を示すブロック図である。
【０００３】同期リセット入力端子１０および非同期リ
セット入力端子２２は、情報処理装置全体の初期化をお
こなう為の信号を入力する端子、クロック入力端子１２
は、情報処理装置のフリップフロップを制御するクロッ
クパルスを入力する端子、データ入力端子２３は、情報
処理装置が処理するデータの入力端子である。
セット入力端子２２は、情報処理装置全体の初期化をお
こなう為の信号を入力する端子、クロック入力端子１２
は、情報処理装置のフリップフロップを制御するクロッ
クパルスを入力する端子、データ入力端子２３は、情報
処理装置が処理するデータの入力端子である。
【０００４】第１フリップフロップ群１９，第２フリッ
プフロップ群２０および第３フリップフロップ群２１
は、クロック端子Ｃに入力されるクロックの立ち上がり
エッジにより、データ入力端子Ｓに入力される信号の状
態を取り込み、次のクロックの立ち上がりエッジまで保
持し、かつ非同期リセット端子Ｒへのクロック入力によ
り、データ入力端子Ｓ、クロック端子Ｃの入力状態に関
係なく、状態をリセットし、かつ入力端子Ｃを共通とす
るフリップフロップ群である。それぞれのフリップフロ
ップ群の個数は、フリップフロップを、同時に変化させ
た場合に発生する電圧低下による誤動作が生じない個数
に分割した値である。
プフロップ群２０および第３フリップフロップ群２１
は、クロック端子Ｃに入力されるクロックの立ち上がり
エッジにより、データ入力端子Ｓに入力される信号の状
態を取り込み、次のクロックの立ち上がりエッジまで保
持し、かつ非同期リセット端子Ｒへのクロック入力によ
り、データ入力端子Ｓ、クロック端子Ｃの入力状態に関
係なく、状態をリセットし、かつ入力端子Ｃを共通とす
るフリップフロップ群である。それぞれのフリップフロ
ップ群の個数は、フリップフロップを、同時に変化させ
た場合に発生する電圧低下による誤動作が生じない個数
に分割した値である。
【０００５】リセット信号クロック同期化回路１３は、
クロック入力端子Ｃに入力したクロックパルスの立ち上
がりエッジで、データ入力端子Ｓの入力状態を取り込
み、次のクロックパルスの立ち上がりエッジまで保持す
るフリップフロップである。
クロック入力端子Ｃに入力したクロックパルスの立ち上
がりエッジで、データ入力端子Ｓの入力状態を取り込
み、次のクロックパルスの立ち上がりエッジまで保持す
るフリップフロップである。
【０００６】第１遅延回路１４および第２遅延回路１５
は、非同期リセット入力信号を一定時間送らせて出力す
る回路である。第１遅延回路１４の遅延値は、複数のフ
リップフロップが同期に動作する時の電力低下を防止す
る時間を計算した値、第２遅延回路１５の遅延値は、第
１遅延回路１４の２倍の値である。
は、非同期リセット入力信号を一定時間送らせて出力す
る回路である。第１遅延回路１４の遅延値は、複数のフ
リップフロップが同期に動作する時の電力低下を防止す
る時間を計算した値、第２遅延回路１５の遅延値は、第
１遅延回路１４の２倍の値である。
【０００７】第１データ信号入力抑止回路１６，第２デ
ータ信号入力抑止回路１７および第３データ信号入力抑
止回路１８は、同期リセット信号により、入力データを
強制的にリセット状態にして出力する回路である。
ータ信号入力抑止回路１７および第３データ信号入力抑
止回路１８は、同期リセット信号により、入力データを
強制的にリセット状態にして出力する回路である。
【０００８】次に、動作を説明する。複数のフリップフ
ロップを有する情報処理装置のリセットの場合、まず非
同期リセット入力端子２２の信号を有効状態にする。こ
れは、多数のフリップフロップの同時動作により発生す
る電圧低下による誤動作を防止するためである。
ロップを有する情報処理装置のリセットの場合、まず非
同期リセット入力端子２２の信号を有効状態にする。こ
れは、多数のフリップフロップの同時動作により発生す
る電圧低下による誤動作を防止するためである。
【０００９】非同期リセット信号入力端子２２に入力さ
れたリセット信号の有効状態は、第１フリップフロップ
群１９のリセット端子Ｃに入力され第１フリップフロッ
プ群１９をリセットする。また、非同期リセット入力信
号の有効状態は、第１遅延回路１４にも入力され同時動
作による誤動作防止の遅延時間だけ遅れて出力され、第
２フリップフロップ群２０の入力端子Ｃに伝わり、第２
フリップフロップ群２０をリセットする。また、非同期
リセット信号の有効状態は、第２遅延回路１５にも入力
され、入力された信号に対し第１遅延回路１４より更に
同時動作による誤動作防止の遅延時間分遅れて出力さ
れ、第３フリップフロップ群２１のリセット端子Ｃに伝
わり、第３フリップフロップ群２１をリセットする。
れたリセット信号の有効状態は、第１フリップフロップ
群１９のリセット端子Ｃに入力され第１フリップフロッ
プ群１９をリセットする。また、非同期リセット入力信
号の有効状態は、第１遅延回路１４にも入力され同時動
作による誤動作防止の遅延時間だけ遅れて出力され、第
２フリップフロップ群２０の入力端子Ｃに伝わり、第２
フリップフロップ群２０をリセットする。また、非同期
リセット信号の有効状態は、第２遅延回路１５にも入力
され、入力された信号に対し第１遅延回路１４より更に
同時動作による誤動作防止の遅延時間分遅れて出力さ
れ、第３フリップフロップ群２１のリセット端子Ｃに伝
わり、第３フリップフロップ群２１をリセットする。
【００１０】続いて、リセット終了後のフリップフロッ
プ群の状態を補償するために、非同期リセット入力端子
２２の信号有効中に、同期リセット入力端子１０の信号
を有効にする。この同期リセット入力信号の有効状態
は、リセット信号クロック同期化回路１３により、クロ
ック入力端子１２に入力されたクロック信号の立ち上が
りエッジに同期化される。クロック信号の同期化された
同期リセット信号の有効状態は、第１データ信号入力抑
止回路１６，第２データ信号入力抑止回路１７および第
３データ信号入力抑止回路１８に導かれる。
プ群の状態を補償するために、非同期リセット入力端子
２２の信号有効中に、同期リセット入力端子１０の信号
を有効にする。この同期リセット入力信号の有効状態
は、リセット信号クロック同期化回路１３により、クロ
ック入力端子１２に入力されたクロック信号の立ち上が
りエッジに同期化される。クロック信号の同期化された
同期リセット信号の有効状態は、第１データ信号入力抑
止回路１６，第２データ信号入力抑止回路１７および第
３データ信号入力抑止回路１８に導かれる。
【００１１】これらの各データ信号入力抑止回路は、同
期リセット信号によって、データ入力端子２３に入力さ
れたデータをフリップフロップの入力端子と切り放し、
リセット状態に変化させる事により、フリップフロップ
をリセット状態にする。リセットの解除は、まず非同期
リセット入力端子２２の信号を無効化状態にし、続いて
第２遅延回路１５の遅延値より長い時間を経た後、同期
リセット信号端子１０の信号を無効化状態にする事によ
り行われる。
期リセット信号によって、データ入力端子２３に入力さ
れたデータをフリップフロップの入力端子と切り放し、
リセット状態に変化させる事により、フリップフロップ
をリセット状態にする。リセットの解除は、まず非同期
リセット入力端子２２の信号を無効化状態にし、続いて
第２遅延回路１５の遅延値より長い時間を経た後、同期
リセット信号端子１０の信号を無効化状態にする事によ
り行われる。
【００１２】非同期リセット入力端子２２の信号の無効
化状態は、第１フリップフロップ群１９へは直接伝わ
り、第２フリップフロップ群２０へは、第１遅延回路１
４を介して伝わり、第３フリップフロップ群２１へは、
第２遅延回路１５を介して伝わる。しかし、この時点で
は同期リセット入力端子１０の信号が有効状態であるた
めに、第１フリップフロップ群１９，第２フリップフロ
ップ群２０および第３フリップフロップ群２１は、デー
タ信号入力抑止回路１６，１７および１８により、デー
タ信号入力端子Ｓに入力データが伝わっていないので、
入力データが変化せず、リセット状態を保つ。
化状態は、第１フリップフロップ群１９へは直接伝わ
り、第２フリップフロップ群２０へは、第１遅延回路１
４を介して伝わり、第３フリップフロップ群２１へは、
第２遅延回路１５を介して伝わる。しかし、この時点で
は同期リセット入力端子１０の信号が有効状態であるた
めに、第１フリップフロップ群１９，第２フリップフロ
ップ群２０および第３フリップフロップ群２１は、デー
タ信号入力抑止回路１６，１７および１８により、デー
タ信号入力端子Ｓに入力データが伝わっていないので、
入力データが変化せず、リセット状態を保つ。
【００１３】同期リセット入力端子１０の信号が無効化
状態になると、同期リセット信号の無効化状態が、リセ
ット信号クロック同期化回路１３によってクロック同期
化された後、第１データ信号抑止回路１６，第２データ
信号入力抑止回路１７および第３データ信号入力抑止回
路１８に伝わる。
状態になると、同期リセット信号の無効化状態が、リセ
ット信号クロック同期化回路１３によってクロック同期
化された後、第１データ信号抑止回路１６，第２データ
信号入力抑止回路１７および第３データ信号入力抑止回
路１８に伝わる。
【００１４】第１データ信号入力抑止回路１６，第２デ
ータ信号入力抑止回路１７および第３データ信号入力抑
止回路１８の同期リセットが解除されると、データ信号
がフリップフロップのデータ入力端子Ｓに直接伝わり、
リセット状態が解除され、次のクロックの立ち上がりエ
ッジでフリップフロップのデータが変化する。同期リセ
ットの解除状態の伝達は、全てのフリップフロップが同
時であり、次のクロックの立ち上がりエッジで一斉に動
作が開始される。
ータ信号入力抑止回路１７および第３データ信号入力抑
止回路１８の同期リセットが解除されると、データ信号
がフリップフロップのデータ入力端子Ｓに直接伝わり、
リセット状態が解除され、次のクロックの立ち上がりエ
ッジでフリップフロップのデータが変化する。同期リセ
ットの解除状態の伝達は、全てのフリップフロップが同
時であり、次のクロックの立ち上がりエッジで一斉に動
作が開始される。
【００１５】
【発明が解決しようとする課題】上述した従来の同期リ
セット回路では、情報処理装置に同期リセット入力端子
と非同期リセット入力端子の２系統のリセット端子が必
要になり、端子数の増加につながる。また、リセット動
作の手順が複雑である。さらに、同期信号をフリップフ
ロップのデータ入力端子に入力しているため、フリップ
フロップの入力データに同期リセット用回路が必要とな
り、回路規模が大きくなるほか、入力データの信号遅延
時間を増加させるという問題点がある。
セット回路では、情報処理装置に同期リセット入力端子
と非同期リセット入力端子の２系統のリセット端子が必
要になり、端子数の増加につながる。また、リセット動
作の手順が複雑である。さらに、同期信号をフリップフ
ロップのデータ入力端子に入力しているため、フリップ
フロップの入力データに同期リセット用回路が必要とな
り、回路規模が大きくなるほか、入力データの信号遅延
時間を増加させるという問題点がある。
【００１６】
【課題を解決するための手段】本発明の同期リセット回
路は、非同期リセット端子を有し、クロックに同期して
動作するフリップフロップを複数備えた情報処理装置に
おける同期リセット回路において、前記フリップフロッ
プの非同期リセット端子に入力するリセット信号を、リ
セット対象のフリップフロップのクロックと同期させる
同期化回路と、前記同期化回路にて同期したリセット信
号のリセット開始タイミングを一定時間ずらせた信号を
複数個作成する遅延回路と、前記遅延回路にてずらせた
信号と前記同期化回路にて同期したリセット信号のリセ
ット終了タイミングを全て揃える回路を有することを特
徴とする。
路は、非同期リセット端子を有し、クロックに同期して
動作するフリップフロップを複数備えた情報処理装置に
おける同期リセット回路において、前記フリップフロッ
プの非同期リセット端子に入力するリセット信号を、リ
セット対象のフリップフロップのクロックと同期させる
同期化回路と、前記同期化回路にて同期したリセット信
号のリセット開始タイミングを一定時間ずらせた信号を
複数個作成する遅延回路と、前記遅延回路にてずらせた
信号と前記同期化回路にて同期したリセット信号のリセ
ット終了タイミングを全て揃える回路を有することを特
徴とする。
【００１７】
【実施例】本発明の一実施例を示す図１を参照すると、
本実施例は同期リセット入力端子１，クロック入力端子
２，リセット信号クロック同期化回路３，第１遅延回路
４，第２遅延回路５，第１リセット終了タイミング同期
化回路６，第２リセット終了タイミング同期化回路７，
第１フリップフロップ群８，第２フリップフロップ群９
および第３フリップフロップ群１０から成る。
本実施例は同期リセット入力端子１，クロック入力端子
２，リセット信号クロック同期化回路３，第１遅延回路
４，第２遅延回路５，第１リセット終了タイミング同期
化回路６，第２リセット終了タイミング同期化回路７，
第１フリップフロップ群８，第２フリップフロップ群９
および第３フリップフロップ群１０から成る。
【００１８】図１において、同期リセット入力端子１
は、情報処理装置全体の初期化をおこなうためのリセッ
ト信号を入力する端子であり、クロック入力端子２は、
情報処理装置のフリップフロップを制御するクロックパ
ルスを入力する端子である。
は、情報処理装置全体の初期化をおこなうためのリセッ
ト信号を入力する端子であり、クロック入力端子２は、
情報処理装置のフリップフロップを制御するクロックパ
ルスを入力する端子である。
【００１９】第１フリップフロップ群８，第２フリップ
フロップ群９および第３フリップフロップ群１０は、そ
れぞれクロック端子Ｃに入力されるクロックの立ち上が
りエッジにより、データ入力端子（図示省略）に入力さ
れる信号の状態を取り込み、次のクロックの立ち上がり
エッジまで保持し、かつ非同期リセット端子Ｒの入力に
より、データ入力端子Ｓ、クロック端子Ｃの入力状態に
関係なく、状態をリセットし、かつ入力端子Ｃに共通の
クロック入力をもつフリップフロップ群である。それぞ
れのフリップフロップ群の個数は、フリップフロップ
を、同時に変化させた場合に発生する電圧低下による誤
動作が生じない個数に分割した値である。
フロップ群９および第３フリップフロップ群１０は、そ
れぞれクロック端子Ｃに入力されるクロックの立ち上が
りエッジにより、データ入力端子（図示省略）に入力さ
れる信号の状態を取り込み、次のクロックの立ち上がり
エッジまで保持し、かつ非同期リセット端子Ｒの入力に
より、データ入力端子Ｓ、クロック端子Ｃの入力状態に
関係なく、状態をリセットし、かつ入力端子Ｃに共通の
クロック入力をもつフリップフロップ群である。それぞ
れのフリップフロップ群の個数は、フリップフロップ
を、同時に変化させた場合に発生する電圧低下による誤
動作が生じない個数に分割した値である。
【００２０】リセット信号クロック同期化回路３は、リ
セット入力信号を、クロック入力端子２の信号と同期し
て出力する回路である。第１遅延回路４は、リセット信
号同期化回路３にてクロック同期したリセット信号を、
同時動作による誤動作発生を回避する時間だけ遅らせて
出力する回路である。第２遅延回路５は、入力信号を、
同時動作による誤動作発生を回避する第１遅延回路４の
２倍の時間だけ遅らせて出力する回路である。
セット入力信号を、クロック入力端子２の信号と同期し
て出力する回路である。第１遅延回路４は、リセット信
号同期化回路３にてクロック同期したリセット信号を、
同時動作による誤動作発生を回避する時間だけ遅らせて
出力する回路である。第２遅延回路５は、入力信号を、
同時動作による誤動作発生を回避する第１遅延回路４の
２倍の時間だけ遅らせて出力する回路である。
【００２１】第１リセット終了タイミング同期化回路６
および第２リセット終了タイミング同期化回路７は、遅
延回路の出力と、同期リセットの出力により、フリップ
フロップのリセット信号を発生する回路である。
および第２リセット終了タイミング同期化回路７は、遅
延回路の出力と、同期リセットの出力により、フリップ
フロップのリセット信号を発生する回路である。
【００２２】次に、本回路の動作について説明する。同
期リセット入力端子１より入力するリセット入力信号の
有効状態は、リセット信号クロック同期化回路３によっ
て、クロック入力端子２より入力するリセット対象のフ
リップフロップ群と同一のクロックの立ち上がりエッジ
同期化され出力される。同期化されたリセット信号の有
効状態は、第１フリップフロップ群８の非同期リセット
端子Ｒに入力され、第１フリップフロップ群８をリセッ
トする。
期リセット入力端子１より入力するリセット入力信号の
有効状態は、リセット信号クロック同期化回路３によっ
て、クロック入力端子２より入力するリセット対象のフ
リップフロップ群と同一のクロックの立ち上がりエッジ
同期化され出力される。同期化されたリセット信号の有
効状態は、第１フリップフロップ群８の非同期リセット
端子Ｒに入力され、第１フリップフロップ群８をリセッ
トする。
【００２３】同期リセット信号の有効状態は、第１遅延
回路４にも入力され、同時動作による誤動作発生を回避
する時間だけ遅れた信号を発生し、第１リセット終了タ
イミング発生回路６を経て、第２フリップフロップ群９
の非同期リセット端子Ｒに入力され、第２フリップフロ
ップ群９をリセットする。また、同期リセット信号の有
効状態は、第２遅延回路５にも入力され、第１遅延回路
４により遅延化された信号に対し、同時動作による誤動
作発生を回避する時間だけ遅れた信号を発生し、第２リ
セット終了タイミング発生回路７を経て、第３フリップ
フロップ群１０の非同期リセット端子Ｒに入力され、第
３フリップフロップ群１０をリセットする。
回路４にも入力され、同時動作による誤動作発生を回避
する時間だけ遅れた信号を発生し、第１リセット終了タ
イミング発生回路６を経て、第２フリップフロップ群９
の非同期リセット端子Ｒに入力され、第２フリップフロ
ップ群９をリセットする。また、同期リセット信号の有
効状態は、第２遅延回路５にも入力され、第１遅延回路
４により遅延化された信号に対し、同時動作による誤動
作発生を回避する時間だけ遅れた信号を発生し、第２リ
セット終了タイミング発生回路７を経て、第３フリップ
フロップ群１０の非同期リセット端子Ｒに入力され、第
３フリップフロップ群１０をリセットする。
【００２４】リセット動作を終了する場合は、同期リセ
ット入力端子１のリセット信号の無効化状態が、リセッ
ト信号クロック同期化回路３によって、クロック入力端
子２のクロック信号の立ち上がりエッジと同期化され、
第１フリップフロップ群８をリセットする。同期化され
たリセット信号の無効化状態は、第１リセット終了タイ
ミング同期化回路６および第２リセット信号終了タイミ
ング同期化回路７で、第１遅延回路４および第２遅延回
路５の出力状態に拘わらず、リセット信号を終了させ、
第２フリップフロップ群９および第３フリップフロップ
群１０のリセット状態を解除する。リセット状態を解除
された第１フリップフロップ群８，第２フリップフロッ
プ群９および第３フリップフロップ群１０は、次のクロ
ックの立ち上がりエッジにより一斉に動作を開始する。
ット入力端子１のリセット信号の無効化状態が、リセッ
ト信号クロック同期化回路３によって、クロック入力端
子２のクロック信号の立ち上がりエッジと同期化され、
第１フリップフロップ群８をリセットする。同期化され
たリセット信号の無効化状態は、第１リセット終了タイ
ミング同期化回路６および第２リセット信号終了タイミ
ング同期化回路７で、第１遅延回路４および第２遅延回
路５の出力状態に拘わらず、リセット信号を終了させ、
第２フリップフロップ群９および第３フリップフロップ
群１０のリセット状態を解除する。リセット状態を解除
された第１フリップフロップ群８，第２フリップフロッ
プ群９および第３フリップフロップ群１０は、次のクロ
ックの立ち上がりエッジにより一斉に動作を開始する。
【００２５】図２は、図１の各ポイントのタイミングチ
ャートである。すなわち、Ｔ１は、同期リセット入力端
子１の入力信号で、第１フリップフロップ群８，第２フ
リップフロップ群９および第３フリップフロップ群１０
をリセットするリセット入力信号である。Ｔ２は、クロ
ック入力端子２の入力信号で、リセット信号クロック同
期化回路３並びに第１フリップフロップ群８，第２フリ
ップフロップ群９および第３フリップフロップ群１０に
入力し、データ入力の取り込みタイミングを与えるクロ
ックパルスである。
ャートである。すなわち、Ｔ１は、同期リセット入力端
子１の入力信号で、第１フリップフロップ群８，第２フ
リップフロップ群９および第３フリップフロップ群１０
をリセットするリセット入力信号である。Ｔ２は、クロ
ック入力端子２の入力信号で、リセット信号クロック同
期化回路３並びに第１フリップフロップ群８，第２フリ
ップフロップ群９および第３フリップフロップ群１０に
入力し、データ入力の取り込みタイミングを与えるクロ
ックパルスである。
【００２６】Ｔ３は、同期リセット信号クロック同期化
回路１の出力信号で、Ｔ１のリセット入力信号をＴ２の
クロックパルスの立ち上がりエッジで同期化した信号で
ある。Ｔ４は第１遅延回路４の出力信号で、Ｔ３の同期
リセット信号を、同時動作による電圧低下での誤動作を
防ぐ期間だけ遅らせた信号である。Ｔ５は第２遅延回路
５の出力信号で、Ｔ３の同期リセット信号を、Ｔ４より
さらに同時動作による電圧低下での誤動作を防ぐ時間だ
け遅らせた信号である。
回路１の出力信号で、Ｔ１のリセット入力信号をＴ２の
クロックパルスの立ち上がりエッジで同期化した信号で
ある。Ｔ４は第１遅延回路４の出力信号で、Ｔ３の同期
リセット信号を、同時動作による電圧低下での誤動作を
防ぐ期間だけ遅らせた信号である。Ｔ５は第２遅延回路
５の出力信号で、Ｔ３の同期リセット信号を、Ｔ４より
さらに同時動作による電圧低下での誤動作を防ぐ時間だ
け遅らせた信号である。
【００２７】Ｔ６は第１リセット終了タイミング同期化
回路６の出力で、Ｔ３の同期リセット信号と、Ｔ４の遅
延回路を経た信号を合成した、第２フリップフロップ群
９のリセット信号である。Ｔ７は第２リセット終了タイ
ミング同期化回路７の出力信号で、Ｔ３の同期リセット
信号と、Ｔ５の遅延回路を経た信号を合成した、第３フ
リップフロップ群１０のリセット信号である。
回路６の出力で、Ｔ３の同期リセット信号と、Ｔ４の遅
延回路を経た信号を合成した、第２フリップフロップ群
９のリセット信号である。Ｔ７は第２リセット終了タイ
ミング同期化回路７の出力信号で、Ｔ３の同期リセット
信号と、Ｔ５の遅延回路を経た信号を合成した、第３フ
リップフロップ群１０のリセット信号である。
【００２８】第１フリップフロップ群８のリセット信号
はＴ３であり、第２フリップフロップ群９のリセット信
号はＴ６であり、第３フリップフロップ群１０のリセッ
ト信号はＴ７である。
はＴ３であり、第２フリップフロップ群９のリセット信
号はＴ６であり、第３フリップフロップ群１０のリセッ
ト信号はＴ７である。
【００２９】リセット動作の有効状態は、Ｔ６はＴ３に
比べ、同時動作による誤動作を防止する時間（ａ−ｂ）
だけ遅れて有効となり、Ｔ７はＴ６に比べ更に（ｂ−
ｃ）だけ遅れて有効となる。リセットの終了は、Ｔ３は
ｄであり、Ｔ６はｅであり、Ｔ７はｆであって、全て同
じであり、次のクロックの立ち上がりエッジｇで一斉に
動作を開始する。
比べ、同時動作による誤動作を防止する時間（ａ−ｂ）
だけ遅れて有効となり、Ｔ７はＴ６に比べ更に（ｂ−
ｃ）だけ遅れて有効となる。リセットの終了は、Ｔ３は
ｄであり、Ｔ６はｅであり、Ｔ７はｆであって、全て同
じであり、次のクロックの立ち上がりエッジｇで一斉に
動作を開始する。
【００３０】
【発明の効果】以上説明したように本発明による同期リ
セット回路は、リセット入力端子を１つにして、フリッ
プフロップでクロック同期化して同期リセット信号とし
ているために、端子数の減少となり、処理手順も単純化
されている。また、フリップフロップのデータ入力端子
の前段に同期リセット用回路を持たず、非同期リセット
端子で同期リセットを行っているため、回路規模の減少
を図る事が可能であり、フリップフロップのデータ信号
入力の遅延時間を減少させる事が可能であるという効果
を有する。
セット回路は、リセット入力端子を１つにして、フリッ
プフロップでクロック同期化して同期リセット信号とし
ているために、端子数の減少となり、処理手順も単純化
されている。また、フリップフロップのデータ入力端子
の前段に同期リセット用回路を持たず、非同期リセット
端子で同期リセットを行っているため、回路規模の減少
を図る事が可能であり、フリップフロップのデータ信号
入力の遅延時間を減少させる事が可能であるという効果
を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例のタイミングチャートであ
る。
る。
【図３】従来例を示すブロック図である。
１ 同期リセット入力端子 ２ クロック入力端子 ３ リセット信号クロック同期化回路 ４ 第１遅延回路 ５ 第２遅延回路 ６ 第１リセット終了タイミング同期化回路 ７ 第２リセット終了タイミング同期化回路 ８ 第１フリップフロップ群 ９ 第２フリップフロップ群 １０ 第３フリップフロップ群 １１ リセット入力端子 １２ クロック入力端子 １３ リセット信号クロック同期化回路 １４ 第１遅延回路 １５ 第２遅延回路 １６ 第１データ信号入力抑止回路 １７ 第２データ信号入力抑止回路 １８ 第３データ信号入力抑止回路 １９ 第１フリップフロップ群 ２０ 第２フリップフロップ群 ２１ 第３フリップフロップ群 ２２ 非同期リセット入力端子 ２３ データ入力端子
Claims (2)
- 【請求項１】 非同期リセット端子を有し、クロックに
同期して動作するフリップフロップを複数備えた情報処
理装置における同期リセット回路において、 前記フリップフロップの非同期リセット端子に入力する
リセット信号を、リセット対象のフリップフロップのク
ロックと同期させる同期化回路と、 前記同期化回路にて同期したリセット信号のリセット開
始タイミングを一定時間ずらせた信号を複数個作成する
遅延回路と、 前記遅延回路にてずらせた信号と前記同期化回路にて同
期したリセット信号のリセット終了タイミングを全て揃
える回路を有することを特徴とする同期リセット回路。 - 【請求項２】 前記一定時間は、前記フリップフロップ
の同時動作による誤動作発生を回避するのに要する時間
であることを特徴とする請求項１記載の同期リセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312427A JPH07168652A (ja) | 1993-12-14 | 1993-12-14 | 同期リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312427A JPH07168652A (ja) | 1993-12-14 | 1993-12-14 | 同期リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168652A true JPH07168652A (ja) | 1995-07-04 |
Family
ID=18029084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312427A Withdrawn JPH07168652A (ja) | 1993-12-14 | 1993-12-14 | 同期リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168652A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026849B2 (en) | 2003-11-27 | 2006-04-11 | Oki Electric Industry Co., Ltd. | Reset circuit having synchronous and/or asynchronous modules |
| JP2006278370A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | 半導体装置の設計方法および半導体装置 |
| CN1297866C (zh) * | 2004-08-18 | 2007-01-31 | 大唐微电子技术有限公司 | 集成电路复位方法及复位系统 |
| US7444606B2 (en) | 2004-11-26 | 2008-10-28 | Fujitsu Limited | Method for designing semiconductor integrated circuit, semiconductor integrated circuit and program for designing same |
-
1993
- 1993-12-14 JP JP5312427A patent/JPH07168652A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026849B2 (en) | 2003-11-27 | 2006-04-11 | Oki Electric Industry Co., Ltd. | Reset circuit having synchronous and/or asynchronous modules |
| CN1297866C (zh) * | 2004-08-18 | 2007-01-31 | 大唐微电子技术有限公司 | 集成电路复位方法及复位系统 |
| US7444606B2 (en) | 2004-11-26 | 2008-10-28 | Fujitsu Limited | Method for designing semiconductor integrated circuit, semiconductor integrated circuit and program for designing same |
| JP2006278370A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | 半導体装置の設計方法および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |