JPH1049488A - 再同期ペナルティなしの発信元同期データ転送方法及び装置 - Google Patents
再同期ペナルティなしの発信元同期データ転送方法及び装置Info
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- JPH1049488A JPH1049488A JP9125430A JP12543097A JPH1049488A JP H1049488 A JPH1049488 A JP H1049488A JP 9125430 A JP9125430 A JP 9125430A JP 12543097 A JP12543097 A JP 12543097A JP H1049488 A JPH1049488 A JP H1049488A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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Abstract
(57)【要約】
【課題】 遅れ時間を１又はそれより少ないシステム・
クロック・サイクルに低減し、またシステム・クロック
・サイクル当たり１単位より大きいデータを単純で且つ
効果的に転送することができるようにする。 【解決手段】 データが発信元サブシステムから宛先サ
ブシステムに転送されるときは常にＳＲＣ＿ＳＹＮ＿Ｃ
ＬＫ信号が発生される。データ及びＳＲＣ＿ＳＹＮ＿Ｃ
ＬＫ信号を発信元サブシステムから受信すると、データ
がＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて宛先サブシステ
ムで同期化される。発信元及び宛先のサブシステムがシ
ステム・クロック信号により同期化されるので、到来デ
ータ・ストリームは１システム・クロック・サイクル内
で同期化され得る。
クロック・サイクルに低減し、またシステム・クロック
・サイクル当たり１単位より大きいデータを単純で且つ
効果的に転送することができるようにする。 【解決手段】 データが発信元サブシステムから宛先サ
ブシステムに転送されるときは常にＳＲＣ＿ＳＹＮ＿Ｃ
ＬＫ信号が発生される。データ及びＳＲＣ＿ＳＹＮ＿Ｃ
ＬＫ信号を発信元サブシステムから受信すると、データ
がＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて宛先サブシステ
ムで同期化される。発信元及び宛先のサブシステムがシ
ステム・クロック信号により同期化されるので、到来デ
ータ・ストリームは１システム・クロック・サイクル内
で同期化され得る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル・システ
ムに関する。特に、本発明はディジタル・コンピュータ
・システムにおける信号同期化に関する。
ムに関する。特に、本発明はディジタル・コンピュータ
・システムにおける信号同期化に関する。
【０００２】
【従来の技術】ディジタル・コンピュータ・システムに
おけるシステム・クロック周波数が増大するに伴い、例
えば、グローバル・クロック信号をこれらのディジタル
・コンピュータ・システムのサブシステムに分配するこ
とにより、これらのディジタル・コンピュータ・システ
ムにおいてデータ信号の同期を維持する困難さは対応し
て増大する。
おけるシステム・クロック周波数が増大するに伴い、例
えば、グローバル・クロック信号をこれらのディジタル
・コンピュータ・システムのサブシステムに分配するこ
とにより、これらのディジタル・コンピュータ・システ
ムにおいてデータ信号の同期を維持する困難さは対応し
て増大する。
【０００３】図１は、グローバル・クロック信号を、複
数のサブシステム、例えば、ディジタル・コンピュータ
・システム１００の異なる物理的位置に配置された発信
元サブシステム（ｓｏｕｒｃｅ ｓｕｂｓｙｓｔｅｍ）
１２０と宛先サブシステム１３０に分配することによ
り、データ信号を同期化する方法を示すブロック図であ
る。コンピュータ・システム１００はまた、システム・
クロック発生器１１０と、これに対応する複数の遅延、
例えば発信元遅延要素１１２及び宛先遅延要素１１３と
を含む。システム・クロック発生器１１０は、発信元サ
ブシステム１２０の発信元クロック発生器１２５と宛先
サブシステム１３０の宛先クロック発生器１３５とに発
信元遅延要素１１２と宛先遅延要素１１３のそれぞれを
介して結合されている。
数のサブシステム、例えば、ディジタル・コンピュータ
・システム１００の異なる物理的位置に配置された発信
元サブシステム（ｓｏｕｒｃｅ ｓｕｂｓｙｓｔｅｍ）
１２０と宛先サブシステム１３０に分配することによ
り、データ信号を同期化する方法を示すブロック図であ
る。コンピュータ・システム１００はまた、システム・
クロック発生器１１０と、これに対応する複数の遅延、
例えば発信元遅延要素１１２及び宛先遅延要素１１３と
を含む。システム・クロック発生器１１０は、発信元サ
ブシステム１２０の発信元クロック発生器１２５と宛先
サブシステム１３０の宛先クロック発生器１３５とに発
信元遅延要素１１２と宛先遅延要素１１３のそれぞれを
介して結合されている。
【０００４】ここで図２のタイミング図を参照すると、
発信元クロック発生器１２５と宛先クロック発生器１３
５とを同期化するため、適切な時間遅延が発信元遅延要
素１１２及び宛先遅延要素１１３のため選択され、その
結果、クロック・パルスがシステム・クロック発生器１
１０の出力ノードから発信元クロック発生器１２５の入
力ノードへ、また宛先クロック発生器１３５の入力ノー
ドへ伝搬するのに要するそれぞれの合計時間は同じにな
るか又はそれに近くなる。換言すると、発信元遅延要素
１１２、１１３を通っての伝搬における差は、発信元ク
ロック・ラインと宛先クロック・ラインとにおける相対
伝搬遅延を補償する。通常、５％までのスキューは許容
され得る。
発信元クロック発生器１２５と宛先クロック発生器１３
５とを同期化するため、適切な時間遅延が発信元遅延要
素１１２及び宛先遅延要素１１３のため選択され、その
結果、クロック・パルスがシステム・クロック発生器１
１０の出力ノードから発信元クロック発生器１２５の入
力ノードへ、また宛先クロック発生器１３５の入力ノー
ドへ伝搬するのに要するそれぞれの合計時間は同じにな
るか又はそれに近くなる。換言すると、発信元遅延要素
１１２、１１３を通っての伝搬における差は、発信元ク
ロック・ラインと宛先クロック・ラインとにおける相対
伝搬遅延を補償する。通常、５％までのスキューは許容
され得る。
【０００５】この例においては、発信元クロック発生器
１２５の入力ノードでの発信元クロック（ＳＲＣ＿ＣＬ
Ｋ）信号は発信元ラインにより遅延されたグローバル・
クロック（ＳＹＳ＿ＣＬＫ）信号、即ち発信元遅延要素
１１２により更に遅延された発信元ライン・クロック
（ＳＲＣ＿ＬＩＮＥ＿ＣＬＫ）信号であるが、当該発信
元クロック（ＳＲＣ＿ＣＬＫ）信号は、宛先クロック発
生器１３５の入力ノードでの宛先クロック（ＤＥＳＴ＿
ＣＬＫ）信号、即ち宛先遅延要素１１３により更に遅延
された宛先ライン・クロック（ＤＥＳＴ＿ＬＩＮＥ＿Ｃ
ＬＫ）信号と同期化され、又は殆ど同期化される。結果
として、発信元クロック発生器１２５と宛先クロック発
生器１３５との双方がＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿
ＣＬＫ信号とにより同期化が維持されるので、データ信
号は、いずれの追加のタイミング信号なしで発信元サブ
システム１２０と宛先サブシステム１３０との間で交換
され得る。
１２５の入力ノードでの発信元クロック（ＳＲＣ＿ＣＬ
Ｋ）信号は発信元ラインにより遅延されたグローバル・
クロック（ＳＹＳ＿ＣＬＫ）信号、即ち発信元遅延要素
１１２により更に遅延された発信元ライン・クロック
（ＳＲＣ＿ＬＩＮＥ＿ＣＬＫ）信号であるが、当該発信
元クロック（ＳＲＣ＿ＣＬＫ）信号は、宛先クロック発
生器１３５の入力ノードでの宛先クロック（ＤＥＳＴ＿
ＣＬＫ）信号、即ち宛先遅延要素１１３により更に遅延
された宛先ライン・クロック（ＤＥＳＴ＿ＬＩＮＥ＿Ｃ
ＬＫ）信号と同期化され、又は殆ど同期化される。結果
として、発信元クロック発生器１２５と宛先クロック発
生器１３５との双方がＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿
ＣＬＫ信号とにより同期化が維持されるので、データ信
号は、いずれの追加のタイミング信号なしで発信元サブ
システム１２０と宛先サブシステム１３０との間で交換
され得る。
【０００６】図２に示されるように、コンピュータ・シ
ステム１００は、単位のデータを発信元サブシステム１
２０から宛先サブシステム１３０へＳＹＳ＿ＣＬＫ信号
のサイクル当たりで転送することができる。発信元サブ
システム１２０によりＳＹＳ＿ＣＬＫ信号の立ち上がり
縁部の前に送信されたデータは、宛先サブシステム１３
０によりＳＹＳ＿ＣＬＫ信号の次の立ち上がり縁部の前
に受信される。従って、データを宛先サブシステム１３
０で再同期化する必要がない。データ転送の最大速度
は、ＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿ＣＬＫ信号との間
のスキューと、発信元サブシステム１２０から宛先サブ
システム１３０までのデータ転送の伝搬遅延とにより決
定される。
ステム１００は、単位のデータを発信元サブシステム１
２０から宛先サブシステム１３０へＳＹＳ＿ＣＬＫ信号
のサイクル当たりで転送することができる。発信元サブ
システム１２０によりＳＹＳ＿ＣＬＫ信号の立ち上がり
縁部の前に送信されたデータは、宛先サブシステム１３
０によりＳＹＳ＿ＣＬＫ信号の次の立ち上がり縁部の前
に受信される。従って、データを宛先サブシステム１３
０で再同期化する必要がない。データ転送の最大速度
は、ＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿ＣＬＫ信号との間
のスキューと、発信元サブシステム１２０から宛先サブ
システム１３０までのデータ転送の伝搬遅延とにより決
定される。
【０００７】図３は、データ信号を同期化する別の方法
を示すブロック図であり、そこではグローバル・クロッ
ク信号をサブシステムへ分配する代わりに、データが発
信元サブシステム２２０と宛先サブシステム２３０との
間で転送されるときは常に、発信元サブシステム２２０
は発信元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号
を与えるよう要求される。例示的システム２００におい
て、発信元サブシステム２２０は発信元クロック発生器
２２５を含み、宛先サブシステム２３０は宛先クロック
発生器２３５を含む。宛先サブシステム２３０はまた、
直列に結合されたラッチ２３２、２３３及び２３４を含
む。
を示すブロック図であり、そこではグローバル・クロッ
ク信号をサブシステムへ分配する代わりに、データが発
信元サブシステム２２０と宛先サブシステム２３０との
間で転送されるときは常に、発信元サブシステム２２０
は発信元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号
を与えるよう要求される。例示的システム２００におい
て、発信元サブシステム２２０は発信元クロック発生器
２２５を含み、宛先サブシステム２３０は宛先クロック
発生器２３５を含む。宛先サブシステム２３０はまた、
直列に結合されたラッチ２３２、２３３及び２３４を含
む。
【０００８】データ及びＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の
伝搬遅延はぴったりと整合される。最大データ転送速度
は、合計遅延時間により制限されず、データとＳＲＣ＿
ＳＹＮ＿ＣＬＫ信号との間のスキューにより制限され
る。この技術は、コンピュータ・システム１００のＳＲ
Ｃ＿ＣＬＫ信号より高いデータ転送速度を可能にする。
伝搬遅延はぴったりと整合される。最大データ転送速度
は、合計遅延時間により制限されず、データとＳＲＣ＿
ＳＹＮ＿ＣＬＫ信号との間のスキューにより制限され
る。この技術は、コンピュータ・システム１００のＳＲ
Ｃ＿ＣＬＫ信号より高いデータ転送速度を可能にする。
【０００９】宛先サブシステム２３０のＤＥＳＴ＿ＣＬ
Ｋ信号がＳＲＣ＿ＳＹＮ＿ＣＬＫ信号と同じ周波数を有
するにも拘わらず、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号に対す
るＤＥＳＴ＿ＣＬＫ信号のスキューは知られず、どの正
確さでも予測することができない。結果として、宛先サ
ブシステム２３０のラッチ２３３の入力データ・ノード
をＤＥＳＴ＿ＣＬＫ信号でクロックするのは、ラッチ２
３３において準安定性条件（ｍｅｔａｓｔａｂｉｌｉｔ
ｙ ｃｏｎｄｉｔｉｏｎ）をもたらし得る。準安定性問
題を避けるため、ラッチ２３３の出力信号はラッチ２３
４に再ラッチされ、そのためレジスタ２３３での準安定
性条件は、データがラッチ２３４によりクロックされる
時間までに解決されてしまうであろう。
Ｋ信号がＳＲＣ＿ＳＹＮ＿ＣＬＫ信号と同じ周波数を有
するにも拘わらず、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号に対す
るＤＥＳＴ＿ＣＬＫ信号のスキューは知られず、どの正
確さでも予測することができない。結果として、宛先サ
ブシステム２３０のラッチ２３３の入力データ・ノード
をＤＥＳＴ＿ＣＬＫ信号でクロックするのは、ラッチ２
３３において準安定性条件（ｍｅｔａｓｔａｂｉｌｉｔ
ｙ ｃｏｎｄｉｔｉｏｎ）をもたらし得る。準安定性問
題を避けるため、ラッチ２３３の出力信号はラッチ２３
４に再ラッチされ、そのためレジスタ２３３での準安定
性条件は、データがラッチ２３４によりクロックされる
時間までに解決されてしまうであろう。
【００１０】この２段クロッキングは、１潜在的クロッ
ク・サイクルのペナルティ（ｐｅｎａｌｔｙ）を導入す
る。ある技術においては、準安定性問題は、１潜在的ク
ロック・サイクルにより解決され得ないで、追加の潜在
的クロック・サイクルが必要であるかも知れない。
ク・サイクルのペナルティ（ｐｅｎａｌｔｙ）を導入す
る。ある技術においては、準安定性問題は、１潜在的ク
ロック・サイクルにより解決され得ないで、追加の潜在
的クロック・サイクルが必要であるかも知れない。
【００１１】
【発明が解決しようとする課題】従って、遅れ時間を１
又はそれより少ないシステム・クロック・サイクルに低
減し、またシステム・クロック・サイクル当たり１単位
より大きいデータを転送することができる単純で且つ効
果的な技術の必要性が存在する。
又はそれより少ないシステム・クロック・サイクルに低
減し、またシステム・クロック・サイクル当たり１単位
より大きいデータを転送することができる単純で且つ効
果的な技術の必要性が存在する。
【００１２】
【課題を解決するための手段】本発明は、コンピュータ
・システムの発信元サブシステムから宛先サブシステム
へデータを転送するための効率的で高速の機構をコンピ
ュータ・システムに提供する。
・システムの発信元サブシステムから宛先サブシステム
へデータを転送するための効率的で高速の機構をコンピ
ュータ・システムに提供する。
【００１３】システム・クロック発生器は、発信元サブ
システム及び宛先サブシステムのためのグローバルに同
期化されたクロック信号を発生する。発信元サブシステ
ムは、その発信元サブシステムと宛先サブシステムとの
それぞれのため発信元クロック（ＳＲＣ＿ＣＬＫ）信号
と発信元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号
とを発生するクロック発生器を含む。
システム及び宛先サブシステムのためのグローバルに同
期化されたクロック信号を発生する。発信元サブシステ
ムは、その発信元サブシステムと宛先サブシステムとの
それぞれのため発信元クロック（ＳＲＣ＿ＣＬＫ）信号
と発信元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号
とを発生するクロック発生器を含む。
【００１４】ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号は、データが
発信元サブシステムから宛先サブシステムへ転送される
とき常に発生される。データ及びＳＲＣ＿ＳＹＮ＿ＣＬ
Ｋ信号を発信元サブシステムから受信すると、データ
は、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて宛先サブシス
テムで同期化される。発信元サブシステムと宛先サブシ
ステムとはシステム・クロック信号により同期化される
ので、到来データ・ストリームを１システム・クロック
・サイクル内で同期化することができる。
発信元サブシステムから宛先サブシステムへ転送される
とき常に発生される。データ及びＳＲＣ＿ＳＹＮ＿ＣＬ
Ｋ信号を発信元サブシステムから受信すると、データ
は、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて宛先サブシス
テムで同期化される。発信元サブシステムと宛先サブシ
ステムとはシステム・クロック信号により同期化される
ので、到来データ・ストリームを１システム・クロック
・サイクル内で同期化することができる。
【００１５】一実施形態において、２つのストリームか
らのデータは、発信元サブシステムで多重化され且つ組
み合わされ単一のデータ信号にすることができ、これに
よりコンピュータ・システムの帯域幅をシステム・クロ
ック発生器の２倍の周波数に増大する。組み合わされた
信号は、宛先サブシステムで逆多重化され、その構成要
素のデータ・ストリームに戻される。
らのデータは、発信元サブシステムで多重化され且つ組
み合わされ単一のデータ信号にすることができ、これに
よりコンピュータ・システムの帯域幅をシステム・クロ
ック発生器の２倍の周波数に増大する。組み合わされた
信号は、宛先サブシステムで逆多重化され、その構成要
素のデータ・ストリームに戻される。
【００１６】この実現においては、マルチプレクサが用
いられ、発信元サブシステムで発信元データ・ストリー
ムを組み合わせるため、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号か
ら２倍（２×）の周波数のクロック信号を発生する。宛
先サブシステムで、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の反対
の位相を用いて、入力ラッチの一つのクロック入力ノー
ドで反転物（ｉｎｖｅｒｔｅｒ）を加えることにより到
来データ信号を逆多重化し、それぞれの入力ラッチにお
いてＳＲＣ＿ＳＹＮ＿ＣＬＫの交互の位相で到来データ
・ストリームをラッチする。
いられ、発信元サブシステムで発信元データ・ストリー
ムを組み合わせるため、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号か
ら２倍（２×）の周波数のクロック信号を発生する。宛
先サブシステムで、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の反対
の位相を用いて、入力ラッチの一つのクロック入力ノー
ドで反転物（ｉｎｖｅｒｔｅｒ）を加えることにより到
来データ信号を逆多重化し、それぞれの入力ラッチにお
いてＳＲＣ＿ＳＹＮ＿ＣＬＫの交互の位相で到来データ
・ストリームをラッチする。
【００１７】本発明のシステムの目的、特徴及び利点は
以下の記載から明らかであろう。
以下の記載から明らかであろう。
【００１８】
【発明の実施の形態】以下の記載において、多数の詳細
が本発明の完全な理解を提供する。これらの詳細は、設
計者がコンピュータ・システムにおいて効率的な同期デ
ータ転送を実現するのを支援するための機能ブロックと
例示的信号同期化構成とを含む。更に、本発明は、少な
くとも２つのサブシステムを有する例示的コンピュータ
・システムのための特定の同期化構成を参照して記載さ
れているが、本発明は、広範囲のデータ／制御信号の同
期化及びコンピュータ・システム・アーキテクチャに対
して適用可能である。他の事例において、周知の回路及
び構成は、本発明を不必要に分かりにくくしなように詳
細には記載されない。
が本発明の完全な理解を提供する。これらの詳細は、設
計者がコンピュータ・システムにおいて効率的な同期デ
ータ転送を実現するのを支援するための機能ブロックと
例示的信号同期化構成とを含む。更に、本発明は、少な
くとも２つのサブシステムを有する例示的コンピュータ
・システムのための特定の同期化構成を参照して記載さ
れているが、本発明は、広範囲のデータ／制御信号の同
期化及びコンピュータ・システム・アーキテクチャに対
して適用可能である。他の事例において、周知の回路及
び構成は、本発明を不必要に分かりにくくしなように詳
細には記載されない。
【００１９】図４は、コンピュータ・システム３００の
ための例示的信号同期化構成を示すブロック図である。
コンピュータ・システム３００は、システム・クロック
発生器３１０、発信元サブシステム３２０、宛先サブシ
ステム３３０、発信元遅延要素３１２及び宛先遅延要素
３１３を含む。各サブシステムはまた、クロック発生器
を含み、例えば、発信元サブシステム３２０は発信元ク
ロック発生器３２５を含み、宛先サブシステム３３０は
宛先クロック発生器３３５を含む。
ための例示的信号同期化構成を示すブロック図である。
コンピュータ・システム３００は、システム・クロック
発生器３１０、発信元サブシステム３２０、宛先サブシ
ステム３３０、発信元遅延要素３１２及び宛先遅延要素
３１３を含む。各サブシステムはまた、クロック発生器
を含み、例えば、発信元サブシステム３２０は発信元ク
ロック発生器３２５を含み、宛先サブシステム３３０は
宛先クロック発生器３３５を含む。
【００２０】本発明によると、システム・クロック発生
器３１０は、発信元遅延要素３１２及び宛先遅延要素３
１３を介して、グローバル同期クロック信号を２つ以上
のサブシステムのそれぞれのクロック発生器へ、例えば
発信元クロック（ＳＲＣ＿ＣＬＫ）信号を発信元クロッ
ク発生器３２５へ発信元遅延要素３１２を介して、そし
て宛先クロック（ＤＥＳＴ＿ＣＬＫ）信号を宛先クロッ
ク発生器３３５へ宛先遅延要素３１３を介して、与えら
れる。更に、データが発信元サブシステム３２０と宛先
サブシステム３３０との間で転送されているとき、発信
元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号が発信
元クロック発生器３２５により宛先クロック発生器３３
５へ与えられる。結果として、宛先サブシステム３３０
は、発信元サブシステム３２０からの到来データ信号を
１クロック・サイクル内で同期化することができ、そし
て２倍までのシステム・クロック速度でデータを転送す
ることもできる。
器３１０は、発信元遅延要素３１２及び宛先遅延要素３
１３を介して、グローバル同期クロック信号を２つ以上
のサブシステムのそれぞれのクロック発生器へ、例えば
発信元クロック（ＳＲＣ＿ＣＬＫ）信号を発信元クロッ
ク発生器３２５へ発信元遅延要素３１２を介して、そし
て宛先クロック（ＤＥＳＴ＿ＣＬＫ）信号を宛先クロッ
ク発生器３３５へ宛先遅延要素３１３を介して、与えら
れる。更に、データが発信元サブシステム３２０と宛先
サブシステム３３０との間で転送されているとき、発信
元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬＫ）信号が発信
元クロック発生器３２５により宛先クロック発生器３３
５へ与えられる。結果として、宛先サブシステム３３０
は、発信元サブシステム３２０からの到来データ信号を
１クロック・サイクル内で同期化することができ、そし
て２倍までのシステム・クロック速度でデータを転送す
ることもできる。
【００２１】図５は、コンピュータ・システム３００を
より詳細に示すブロック図である。発信元クロック発生
器３２５に加えて、発信元サブシステム３２０はまた、
入力ラッチ４２１及び４２２、マルチプレクサ（ＭＵ
Ｘ）４２３、出力ラッチ４２４、クロック逓倍器４２
６、及び出力ドライバ４２７及び４２８を含む。宛先サ
ブシステム３３０は、宛先クロック発生器３３５、入力
ドライバ４３１及び４３２、入力ラッチ４３３及び４３
４、及び出力ラッチ４３６及び４３７を含む。
より詳細に示すブロック図である。発信元クロック発生
器３２５に加えて、発信元サブシステム３２０はまた、
入力ラッチ４２１及び４２２、マルチプレクサ（ＭＵ
Ｘ）４２３、出力ラッチ４２４、クロック逓倍器４２
６、及び出力ドライバ４２７及び４２８を含む。宛先サ
ブシステム３３０は、宛先クロック発生器３３５、入力
ドライバ４３１及び４３２、入力ラッチ４３３及び４３
４、及び出力ラッチ４３６及び４３７を含む。
【００２２】発信元サブシステム３２０内で、入力ラッ
チ４２１及び４２２の出力ノードがＭＵＸ ４２３の入
力ノードに結合されている。ＭＵＸ ４２３の出力ノー
ドは出力ラッチ４２４の入力ノードに結合されている。
出力ラッチ４２４の出力ノードは出力ドライバ４２７の
入力ノードに結合されている。
チ４２１及び４２２の出力ノードがＭＵＸ ４２３の入
力ノードに結合されている。ＭＵＸ ４２３の出力ノー
ドは出力ラッチ４２４の入力ノードに結合されている。
出力ラッチ４２４の出力ノードは出力ドライバ４２７の
入力ノードに結合されている。
【００２３】発信元クロック発生器３２５は、ＳＲＣ＿
ＣＬＫ信号を入力ラッチ４２１及び４２２に与える。発
信元クロック発生器３２５はまた、ＳＲＣ＿ＣＬＫ信号
をクロック逓倍器４２６に与え、該クロック逓倍器４２
６は周波数を２逓倍し、２倍の周波数の発信元クロック
（２Ｘ＿ＳＲＣ＿ＣＬＫ）信号を出力ラッチ４２４に対
して発生する。更に、発信元クロック発生器３２５は、
ＳＲＣ＿ＣＬＫ信号を宛先サブシステム３３０に出力ド
ライバ４２８を介して与える。
ＣＬＫ信号を入力ラッチ４２１及び４２２に与える。発
信元クロック発生器３２５はまた、ＳＲＣ＿ＣＬＫ信号
をクロック逓倍器４２６に与え、該クロック逓倍器４２
６は周波数を２逓倍し、２倍の周波数の発信元クロック
（２Ｘ＿ＳＲＣ＿ＣＬＫ）信号を出力ラッチ４２４に対
して発生する。更に、発信元クロック発生器３２５は、
ＳＲＣ＿ＣＬＫ信号を宛先サブシステム３３０に出力ド
ライバ４２８を介して与える。
【００２４】宛先サブシステム３３０に関しては、出力
ドライバ４２７の出力ノードが入力ドライバ４３１の入
力ノードに結合されている。入力ドライバ４３１の出力
ノードは、入力ラッチ４３３及び４３４の入力ノードに
結合されている。入力ラッチ４３３及び４３４の出力ノ
ードは、出力ラッチ４３６及び４３７のそれぞれの入力
ノードに結合されている。
ドライバ４２７の出力ノードが入力ドライバ４３１の入
力ノードに結合されている。入力ドライバ４３１の出力
ノードは、入力ラッチ４３３及び４３４の入力ノードに
結合されている。入力ラッチ４３３及び４３４の出力ノ
ードは、出力ラッチ４３６及び４３７のそれぞれの入力
ノードに結合されている。
【００２５】入力ドライバ４３２は、ＳＲＣ＿ＳＹＮ＿
ＣＬＫ信号の反対位相のものを発信元サブシステム３２
０から入力ラッチ４３３及び４３４のそれぞれの入力ノ
ードへ与える。宛先クロック発生器３３５は、ＤＥＳＴ
＿ＣＬＫ信号を双方の出力ラッチ４３６及び４３７に与
える。本発明の一局面によれば、発信元サブシステム３
２０からのＳＲＣ＿ＣＬＫ信号は、宛先サブシステム３
３０のためのＳＲＣ＿ＳＹＮ＿ＣＬＫ信号として機能す
る。ＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿ＣＬＫ信号とは、
システム・クロック発生器３１０により発信元遅延要素
３１２及び宛先遅延要素３１３のそれぞれを介して同期
化を維持されていることに注目されたい。
ＣＬＫ信号の反対位相のものを発信元サブシステム３２
０から入力ラッチ４３３及び４３４のそれぞれの入力ノ
ードへ与える。宛先クロック発生器３３５は、ＤＥＳＴ
＿ＣＬＫ信号を双方の出力ラッチ４３６及び４３７に与
える。本発明の一局面によれば、発信元サブシステム３
２０からのＳＲＣ＿ＣＬＫ信号は、宛先サブシステム３
３０のためのＳＲＣ＿ＳＹＮ＿ＣＬＫ信号として機能す
る。ＳＲＣ＿ＣＬＫ信号とＤＥＳＴ＿ＣＬＫ信号とは、
システム・クロック発生器３１０により発信元遅延要素
３１２及び宛先遅延要素３１３のそれぞれを介して同期
化を維持されていることに注目されたい。
【００２６】図６は、本発明の同期化構成を示すタイミ
ング図である。時間遅延δ1は、以下の許容差の和であ
ることに注目されたい。該許容差とは、ＳＲＣ＿ＣＬＫ
信号のスキュー、クロック逓倍器４２６、出力ドライバ
４２７、出力ドライバ４２７と入力ドライバ４３１との
間のライン遅延、入力ドライバ４３１の許容差、ＤＥＳ
Ｔ＿ＣＬＫ信号のスキュー、及びデューティ・サイクル
許容差である。時間遅延δ2は、以下の許容差の和であ
る。該許容差とは、ＳＲＣ＿ＳＹＮ＿ＣＬＫ遅延、発信
元クロック発生器３２５から出力ドライバ４２８までの
遅延、出力ドライバ４２８を通る遅延、出力ドライバ４
２８と入力ドライバ４３２との間のライン遅延、入力ド
ライバ４３２を通る遅延、及び入力ラッチ４３３及び４
３４での設定時間である。時間遅延δ3は、入力ラッチ
４３３又は４３４のクロック入力ノードから出力ノード
までの遅延と、出力ラッチ４３６又は４３７の設定時間
との和である。時刻ｔ０、ｔ１、ｔ２、ｔ３…は、同期
ＳＲＣ＿ＣＬＫ及びＤＥＳＴ＿ＣＬＫ信号の立ち上がり
縁部及び立ち下がり縁部に対応する。
ング図である。時間遅延δ1は、以下の許容差の和であ
ることに注目されたい。該許容差とは、ＳＲＣ＿ＣＬＫ
信号のスキュー、クロック逓倍器４２６、出力ドライバ
４２７、出力ドライバ４２７と入力ドライバ４３１との
間のライン遅延、入力ドライバ４３１の許容差、ＤＥＳ
Ｔ＿ＣＬＫ信号のスキュー、及びデューティ・サイクル
許容差である。時間遅延δ2は、以下の許容差の和であ
る。該許容差とは、ＳＲＣ＿ＳＹＮ＿ＣＬＫ遅延、発信
元クロック発生器３２５から出力ドライバ４２８までの
遅延、出力ドライバ４２８を通る遅延、出力ドライバ４
２８と入力ドライバ４３２との間のライン遅延、入力ド
ライバ４３２を通る遅延、及び入力ラッチ４３３及び４
３４での設定時間である。時間遅延δ3は、入力ラッチ
４３３又は４３４のクロック入力ノードから出力ノード
までの遅延と、出力ラッチ４３６又は４３７の設定時間
との和である。時刻ｔ０、ｔ１、ｔ２、ｔ３…は、同期
ＳＲＣ＿ＣＬＫ及びＤＥＳＴ＿ＣＬＫ信号の立ち上がり
縁部及び立ち下がり縁部に対応する。
【００２７】時刻ｔ０で始まり、ＳＲＣ＿ＣＬＫ信号
は、データ（１）の第１のビットＤ０を入力ラッチ４２
１に、またデータ（２）信号の第１のビットＤ１を入力
ラッチ４２２に、それぞれラッチする。データ（１）信
号からのビットＤＯとデータ（２）信号からのビットＤ
１はＭＵＸ ４２３において組み合わされ、そしてデー
タ・ビットＤＯ、Ｄ１、Ｄ２、Ｄ３…が、クロック逓倍
器４２６からの２Ｘ＿ＳＲＣ＿ＣＬＫ信号を用いて、時
刻ｔ１、ｔ２、ｔ３、ｔ４…でインタリーブの要領で出
力ラッチ４２４にラッチされる。次いで、発信元サブシ
ステム３２０は、組み合わされたデータ（１）＋データ
（２）信号と、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号として機能
するＳＲＣ＿ＣＬＫ信号とを宛先サブシステム３３０に
送る。
は、データ（１）の第１のビットＤ０を入力ラッチ４２
１に、またデータ（２）信号の第１のビットＤ１を入力
ラッチ４２２に、それぞれラッチする。データ（１）信
号からのビットＤＯとデータ（２）信号からのビットＤ
１はＭＵＸ ４２３において組み合わされ、そしてデー
タ・ビットＤＯ、Ｄ１、Ｄ２、Ｄ３…が、クロック逓倍
器４２６からの２Ｘ＿ＳＲＣ＿ＣＬＫ信号を用いて、時
刻ｔ１、ｔ２、ｔ３、ｔ４…でインタリーブの要領で出
力ラッチ４２４にラッチされる。次いで、発信元サブシ
ステム３２０は、組み合わされたデータ（１）＋データ
（２）信号と、ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号として機能
するＳＲＣ＿ＣＬＫ信号とを宛先サブシステム３３０に
送る。
【００２８】時刻ｔ１＋までに、データ（１）＋データ
（２）信号の第１のビット、データ・ビットＤＯと、Ｓ
ＲＣ＿ＳＹＮ＿ＣＬＫ信号とは、宛先サブシステム３３
０のそれぞれの入力ドライバ４３１及び４３２に到達し
てしまう。ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の第１（立ち上
がり）縁部を用いて時刻ｔ１＋にデータ・ビットＤＯを
入力ラッチ４３３にラッチする。続いて、時刻ｔ２＋
に、インタリーブされた第２のデータ・ビットＤ１が、
ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の第２（立ち下がり）縁部
により入力ラッチ４３４にクロックされる。
（２）信号の第１のビット、データ・ビットＤＯと、Ｓ
ＲＣ＿ＳＹＮ＿ＣＬＫ信号とは、宛先サブシステム３３
０のそれぞれの入力ドライバ４３１及び４３２に到達し
てしまう。ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の第１（立ち上
がり）縁部を用いて時刻ｔ１＋にデータ・ビットＤＯを
入力ラッチ４３３にラッチする。続いて、時刻ｔ２＋
に、インタリーブされた第２のデータ・ビットＤ１が、
ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の第２（立ち下がり）縁部
により入力ラッチ４３４にクロックされる。
【００２９】データ・ビットＤＯ及びＤ１のそれぞれを
表す論理レベルは、準安定状態を避けるため入力ラッチ
４３３及び４３４で安定化することが可能である。次い
で、ビットＤＯ及びＤ１を表す安定な論理レベルは、Ｄ
ＥＳＴ＿ＣＬＫ信号の立ち上がり縁部により時刻ｔ２に
出力ラッチ４３６及び４３７にラッチされる。結果とし
て、コンピュータ・システム３００は、第１のデータ・
ビットＤ０を発信元サブシステム３２０から宛先サブシ
ステム３３０へ１クロック・サイクル内に且つシステム
・クロック発生器３１０の周波数の２倍までのデータ速
度で転送することができる。データ・ビットＤ０が時刻
ｔ２に宛先サブシステム３３０にクロックされ、それは
完全な同期システムにおいて通常可能である程早いこと
に注目されたい。換言すると、発信元同期化を用いてデ
ータ転送速度を２倍にするにしても、余分の潜在的なク
ロック・サイクルの形態での追加のペナルティは何ら無
い。
表す論理レベルは、準安定状態を避けるため入力ラッチ
４３３及び４３４で安定化することが可能である。次い
で、ビットＤＯ及びＤ１を表す安定な論理レベルは、Ｄ
ＥＳＴ＿ＣＬＫ信号の立ち上がり縁部により時刻ｔ２に
出力ラッチ４３６及び４３７にラッチされる。結果とし
て、コンピュータ・システム３００は、第１のデータ・
ビットＤ０を発信元サブシステム３２０から宛先サブシ
ステム３３０へ１クロック・サイクル内に且つシステム
・クロック発生器３１０の周波数の２倍までのデータ速
度で転送することができる。データ・ビットＤ０が時刻
ｔ２に宛先サブシステム３３０にクロックされ、それは
完全な同期システムにおいて通常可能である程早いこと
に注目されたい。換言すると、発信元同期化を用いてデ
ータ転送速度を２倍にするにしても、余分の潜在的なク
ロック・サイクルの形態での追加のペナルティは何ら無
い。
【００３０】前述した同期化機構の変更及び追加は、本
発明の精神から離れることなく可能である。従って、本
発明の範囲は、特許請求の範囲によって決定されるべき
である。
発明の精神から離れることなく可能である。従って、本
発明の範囲は、特許請求の範囲によって決定されるべき
である。
【図１】発信元サブシステムと宛先サブシステムとを含
む、複数のサブシステムへグローバル・クロック信号を
分配することによりデータ信号を同期化する方法を示す
ブロック図である。
む、複数のサブシステムへグローバル・クロック信号を
分配することによりデータ信号を同期化する方法を示す
ブロック図である。
【図２】図１の発信元サブシステムから宛先サブシステ
ムへのデータの転送を示すタイミング図である。
ムへのデータの転送を示すタイミング図である。
【図３】データ信号を同期化する別の方法であって、デ
ータが発信元サブシステムと宛先サブシステムとの間で
転送されるとき常に、発信元サブシステムは発信元同期
クロック信号を与えるよう要求されることを示すブロッ
ク図である。
ータが発信元サブシステムと宛先サブシステムとの間で
転送されるとき常に、発信元サブシステムは発信元同期
クロック信号を与えるよう要求されることを示すブロッ
ク図である。
【図４】本発明の例示的信号同期化構成を備えるコンピ
ュータ・システムを示すブロック図である。
ュータ・システムを示すブロック図である。
【図５】図４のコンピュータ・システムを詳細に示すブ
ロック図である。
ロック図である。
【図６】図５の発信元サブシステムから宛先サブシステ
ムへのデータの転送を示すブロック図である。
ムへのデータの転送を示すブロック図である。
３００ コンピュータ・システム ４２１、４２２、４３３、４３４ 入力ラッチ ４２４、４３６、４３７ 出力ラッチ ４２６ クロック逓倍器 ４２７、４２８ 出力ドライバ ４３１、４３２ 入力ドライバ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 サトヤナラヤナ・ニシュタラ アメリカ合衆国カリフォルニア州95014, カッパーティノ，カントリー・スプリン グ・コート 11522 (72)発明者 ウィリアム・ヴァン・ルー アメリカ合衆国カリフォルニア州94301, パロ・アルト，エマーソン・ストリート 2330
Claims (12)
- 【請求項１】 発信元サブシステムと宛先サブシステム
とを有するコンピュータ・システムにおいてデータの転
送を同期化する方法において、 同期化されたシステム・クロック信号を前記発信元サブ
システムと前記宛先サブシステムとに与えるステップ
と、 前記データを前記発信元サブシステムから前記宛先サブ
システムに送信するステップと、 前記データを送信の間に、発信元同期クロック（ＳＲＣ
＿ＳＹＮ＿ＣＬＫ）信号を前記発信元サブシステムから
前記宛先サブシステムに与えるステップと、 前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号及び前記同期化された
システム・クロック信号を用いて、前記データを前記宛
先サブシステムで同期化するステップとを備える方法。 - 【請求項２】 前記同期化するステップが、 前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて前記データを
ラッチするステップと、 前記同期化されたシステム・クロック信号から導出され
た宛先クロック信号を用いて前記データを再ラッチする
ステップとを含む請求項１記載の方法。 - 【請求項３】 前記データが、前記システム・クロック
信号の２倍の周波数で送信される請求項２記載の方法。 - 【請求項４】 前記システム・クロック信号から導出さ
れた発信元クロック信号の双方の位相を用いて前記デー
タの構成要素を多重化するステップを更に備える請求項
３記載の方法。 - 【請求項５】 前記データをラッチするステップが、前
記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の双方の位相を用いて前
記構成要素をラッチするステップを含み、 前記データを再ラッチするステップが、前記同期化され
たシステム・クロック信号の双方の位相を用いて前記構
成要素を再ラッチするステップを含む、請求項４記載の
方法。 - 【請求項６】 発信元サブシステムと宛先サブシステム
とを有するコンピュータ・システムのための同期クロッ
ク発生器において、 前記発信元サブシステム及び前記宛先サブシステムのた
めの同期化されたシステム・クロック信号を発生するよ
う構成されたシステム・クロック発生器と、 前記発信元サブシステムに結合され、且つ前記宛先サブ
システムのための発信元同期クロック（ＳＲＣ＿ＳＹＮ
＿ＣＬＫ）信号を発生するよう構成された発信元クロッ
ク発生器とを備え、 前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号と前記同期化されたシ
ステム・クロック信号とが前記宛先サブシステムに到達
するデータを同期化するのに有効である同期クロック発
生器。 - 【請求項７】 発信元サブシステムと宛先サブシステム
とを有するコンピュータ・システムのための同期クロッ
ク発生器において、 前記発信元サブシステム及び前記宛先サブシステムのた
めの同期化されたシステム・クロック信号を発生する手
段と、 前記発信元サブシステムに結合され、前記宛先サブシス
テムのための発信元同期クロック（ＳＲＣ＿ＳＹＮ＿Ｃ
ＬＫ）信号を発生する手段とを備え、 前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号と前記同期化されたシ
ステム・クロック信号とが前記宛先サブシステムに到達
するデータを同期化するのに有効である同期クロック発
生器。 - 【請求項８】 コンピュータ・システムのための同期化
されたシステム・クロック信号を発生するよう構成され
たシステム・クロック発生器と、 データを送信し、且つ発信元同期クロック（ＳＲＣ＿Ｓ
ＹＮ＿ＣＬＫ）信号を与えるよう構成された発信元サブ
システムと、 前記データを受信し、且つ前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ
信号及び前記同期化されたシステム・クロック信号を用
いて前記データを同期化するよう構成された宛先サブシ
ステムとを備えるコンピュータ・システム。 - 【請求項９】 前記宛先サブシステムが、 前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号を用いて前記データを
ラッチするよう構成された第１の入力ラッチと、 前記同期化されたシステム・クロック信号から導出され
た宛先クロック信号を用いて前記データを再ラッチする
よう構成された第１の出力ラッチとを含む、請求項８記
載のコンピュータ・システム。 - 【請求項１０】 前記データが前記システム・クロック
信号の２倍の周波数で送信され、 前記発信元サブシステムが、 前記システム・クロック信号から導出された発信元クロ
ック信号の双方の位相を用いて前記データの構成要素を
ラッチするよう構成された１対の入力ラッチと、 前記構成要素を組み合わせるマルチプレクサとを含む、
請求項９記載のコンピュータ・システム。 - 【請求項１１】 前記宛先サブシステムが更に、第２の
入力ラッチと第２の出力ラッチとを含み、 前記宛先サブシステムの前記第１及び第２の入力ラッチ
が、前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ信号の双方の位相を用
いて前記構成要素をラッチするよう構成され、 前記宛先サブシステムの前記第１及び第２の出力ラッチ
が、前記同期化されたシステム・クロック信号の双方の
位相を用いて前記構成要素を再ラッチするよう構成され
ている、請求項１０記載のコンピュータ・システム。 - 【請求項１２】 コンピュータ・システムのための同期
化されたシステム・クロック信号を発生する手段と、 データと発信元同期クロック（ＳＲＣ＿ＳＹＮ＿ＣＬ
Ｋ）信号とを送信する手段と、 前記データを受信し、且つ前記ＳＲＣ＿ＳＹＮ＿ＣＬＫ
信号及び前記同期化されたシステム・クロック信号を用
いて前記データを同期化する手段とを備えるコンピュー
タ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US653900 | 1996-05-28 | ||
| US08/653,900 US5919265A (en) | 1996-05-28 | 1996-05-28 | Source synchronization data transfers without resynchronization penalty |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049488A true JPH1049488A (ja) | 1998-02-20 |
Family
ID=24622726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125430A Pending JPH1049488A (ja) | 1996-05-28 | 1997-05-15 | 再同期ペナルティなしの発信元同期データ転送方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5919265A (ja) |
| EP (1) | EP0810508A3 (ja) |
| JP (1) | JPH1049488A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009169981A (ja) * | 2009-04-30 | 2009-07-30 | Panasonic Corp | 半導体装置およびクロック伝送方法 |
| JP2012509612A (ja) * | 2008-11-19 | 2012-04-19 | エルエスアイ コーポレーション | 自己タイミング型時分割多重化バスを使用した相互接続 |
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| US7143092B1 (en) * | 1999-12-14 | 2006-11-28 | Samsung Electronics Co., Ltd. | Data synchronization system and method of operation |
| JP2001251283A (ja) | 2000-03-06 | 2001-09-14 | Hitachi Ltd | インターフェース回路 |
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| DE10149512B4 (de) * | 2001-10-08 | 2006-08-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Synchronisation der Datenübertragung zwischen zwei Schaltungen |
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-
1997
- 1997-05-08 EP EP97303129A patent/EP0810508A3/en not_active Withdrawn
- 1997-05-15 JP JP9125430A patent/JPH1049488A/ja active Pending
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| Publication number | Publication date |
|---|---|
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