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Die Erfindung bezieht sich auf ein
Verfahren zum Übertragen
von Daten zwischen wenigstens zwei über einen seriellen Datenbus
miteinander verbundenen Modulen unter der Steuerung durch ein Taktsignal,
wobei jedes Modul eine Empfangseinheit zum Empfangen von jeweils
von einem anderen Modul gesendeten Daten und eine Sendeeinheit zum Senden
von Daten zu einem anderen Modul aufweist und die Abgabe eines Datenwerts
von der Sendeeinheit eines Moduls zu einem anderen Modul am seriellen
Datenbus und die Übernahme
des Datenwerts in die Empfangseinheit des jeweils anderen Moduls durch
Flanken des Taktsignals ausgelöst
werden. Ferner bezieht sie sich auf eine serielle Schnittstelle zur
Durchführung
des Verfahrens.
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Üblicherweise
sind mit einem seriellen Datenbus verbundene Module jeweils über eine
serielle Schnittstelle an den Bus angeschlossen. Bei den derzeit üblichen
seriellen Schnittstellen mit 2mA-Ausgangspuffern für die Daten-
und Taktsignale der übergeordneten
Master-Module und der untergeordneten Slave-Module und bei gegebener
kapazitiver Last an den Ausgangspuffern besteht eine Einschränkung hinsichtlich
der maximalen Bit-Rate.
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Zur Erläuterung sei auf 1 verwiesen, in der die
die Bit-Rate beeinflussenden Übertragungswege
zwischen einem Master-Modul 10 und einem Slawe-Modul 12 dargestellt
sind. Der Weg des Taktsignals vom Master-Modul 10 zum Slawe-Modul 12 ist
mit einer gestrichelten Linie dargestellt, während der Weg des Datensignals
vom Slawe-Modul zum Master-Modul mit einer strichpunktierten Linie
angegeben ist. Zur weiteren Erläuterung
sei angenommen, daß das
Master-Modul 10 vom Slawe-Modul 12 einen Datenwert
empfangen will. Sie gibt daher über einen
Takt-Ausgangspuffer und einen Taktsignalausgang 16 ein
Taktsignal an den seriellen Datenbus 18 ab. Das Taktsignal
wird über
den Taktsignaleingang 20 vom Slawe-Modul 12 empfangen
und einer von einem Register gebildeten Sendeeinheit 22 zugeführt. Die
Sendeeinheit 22 gibt daraufhin einen Datenwert über einen
Daten-Ausgangspuffer 24 und einen Datensignalausgang 26 an
den seriellen Datenbus 18 ab. Der Datenwert wird über den
Datensignaleingang 28 des Master-Moduls 10 in
eine von einem Register gebildete Empfangseinheit 30 eingegeben,
wobei die Übernahme
des Datenwerts in diese Empfangseinheit 30 vom Taktsignal
gesteuert wird.
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Für
das Verständnis
der zeitlichen Zusammenhänge
sowie der daraus resultierenden Einschränkungen hinsichtlich der maximal
möglichen Bit-Rate
wird unter Bezugnahme auf 2 der
oben allgemein geschilderte Datenübertragungsvorgang in seiner
genauen Beziehung zum Taktsignal CLK näher erläutert. 2 zeigt dabei das im Master-Modul 10 intern
erzeugte Taktsignal CLK bei A am Eingang des Takt-Ausgangspuffers 14 sowie
bei B das von diesem Puffer abgegebene Taktsignal. Ferner ist bei C
das vom Slawe-Modul 12 am Datensignalausgang 26 abgegebene
Datensignal dargestellt.
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Der Datenübertragungsvorgang wird gemäß 2 durch die ansteigende
Flanke 32, der sogenannten Sendeflanke, ausgelöst. Hierbei
ist zu beachten, daß ein
hoher Taktsignalwert erst dann als gültig erkannt wird, wenn er
für den
als Beispiel angenommenen Fall von CMOS-Schaltungen mindestens den
0,7-fachen fachen Wert der zur Verfügung stehenden Versorgungsspannung
Vcc erreicht hat. An diesem, in 2 mit
t1 bezeichneten Zeitpunkt erkennt das Slave-Modul 12 an
ihrem Taktsignaleingang 20 und damit in ihrer Sendeeinheit 22 das
Vorhandensein der Sendeflanke des Taktsignals, so daß die Empfangseinheit 22 über den
Puffer 24 einen Datenwert zum Datensignalausgang 26 abgibt.
Je nachdem, ob der Datenwert eine logische 1 oder eine logische
0 ist, beginnt das Signal am Ausgang 26, wie 2 zeigt, anzusteigen oder
abzunehmen. Bis der Datenwert am Datensignalausgang 26 den
gültigen Wert
von 0,7 Vcc (falls der Datenwert eine logische 1 ist) oder 0,3 Vcc
(falls der Datenwert eine logische 0 ist) erreicht, verstreicht
die Zeitperiode ΔT3.
Erst ab dem Zeitpunkt t2 liegt am Datensignaleingang 28 und damit
an der Empfangseinheit 30 des Master-Moduls 10 ein
gültiger
Datenwert. Die Übernahme
des Datenwerts in die Empfangseinheit 30 wird von der fallenden
Flanke 34 des Taktsignals ausgelöst, die im Zeitpunkt t3 auftritt, aber erst im Zeitpunkt t4 aus den obengenannten Gründen wirksam
wird. Damit die Datenübernahme
richtig vorgenommen werden kann, muß gewährleistet sein, daß der Datenwert
bereits eine vorgegebene Zeitperiode ΔT2 vor dem Zeitpunkt t4 an der Empfangseinheit 30 anliegt.
Diese als "Setup-Time" bezeichnete Zeitperiode
ist notwendig, damit die Empfangsbausteine (in der Regel D-Flipflops)
in der Empfangseinheit 30 einen stabilen Zustand erreichen,
bevor die die Übernahme
auslösende
Flanke des Taktsignals auftritt.
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Eine weitere zu berücksichtigende
Zeitperiode ist die Zeitperiode ΔT1,
die der Anstiegszeit von 0,3 Vcc auf 0,7 Vcc des Taktsignals entspricht.
Diese Zeitperiode ΔT3
muß dann
berücksichtigt
werden, wenn der ungünstigste
Fall vorliegt, daß nämlich die Schwellenwerte
für die
hohe Spannung sowohl im Master-Modul als auch im Slave-Modul bei
0,7 Vcc liegen.
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Unter Berücksichtigung der geschilderten zeitlichen
Zusammenhänge
läßt sich
die maximal mögliche
Bit-Rate aus der folgenden Formel berechnen:
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Am Beispiel einer seriellen Schnittstelle,
wie sie in der integrierten Schaltung TMS470R1x der Firma Texas
Instruments Incorporated verwirklicht ist, läßt sich bei einer kapazitiven
Last von 100pF am Taktsignalausgang 16 des Master-Moduls und am Datenausgang 26 der
Slave-Einheit eine maximale Bit-Rate von 7,6 Mbit/s erzielen, wenn
die Parameter ΔT1
= 37 ns, ΔT2
= 12 ns und ΔT3
= 17 ns angenommen werden.
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Es ist noch anzumerken, daß der Einsatz
von Verzögerungsgliedern
bei der Übertragung
von Daten aus der
US
5 919 265 A bekannt ist. Dort dient diese Maßnahme der
Synchronisation der Module untereinander. Ein Systemtaktgenerator
erzeugt ein Systemtaktsignal, das den zu dem System gehörenden Modulen
zugeführt
wird. Um die Unterschiede in den Ausbreitungszeiten des Systemtaktsignals
auszugleichen, die sich aufgrund unterschiedlicher Wege ergeben,
ist der Systemtaktgenerator über Verzögerungsglieder
mit den einzelnen Modulen verbunden.
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Ferner sei auf die
DE 37 21 897 A1 verwiesen,
die eine Schaltungsanordnung zur Erhöhung der Taktfrequenz rückgekoppelter
Schieberegister für die
Erzeugung quasistatistischer Impulsfolgen maximaler Länge zeigt.
Dazu wird eine Verzögerungsleitung
im rückgekoppelten
Signalausgang verwendet, wobei das rückgekoppelte Ausgangssignal
um eine Periodendauer verzögert
wird.
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Der Erfindung liegt die Aufgabe zugrunde, ein
Verfahren der eingangs angegebenen Art zu schaffen, durch dessen
Anwendung die maximal mögliche
Bit-Rate beträchtlich
erhöht
wird.
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Erfindungsgemäß wird diese Aufgabe dadurch
gelöst,
daß bei
jedem Übertragungsvorgang eines
Datenwerts von einem Modul zu einem anderen Modul als Taktflanke
zur Auslösung
der Übernahme
des gesendeten Datenwerts in die Empfangseinheit des anderen Moduls
die das Senden dieses Datenwerts in dem einen Modul auslösende Taktflanke mit
einer Verzögerung
um eine Periodendauer des Taktsignals verwendet wird.
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Bei Anwendung des erfindungsgemäßen Verfahrens
ist der zeitliche Abstand zwischen der Sendeflanke des Taktsignals,
die das Abgeben eines Datenwerts in einem Modul auslöst, und
der Empfangsflanke, die die Übernahme
des Datenwerts in die Empfangseinheit des das Taktsignal erzeugenden
Moduls auslöst,
eine Taktperiode, was bedeutet, daß der Empfangszeitpunkt des
Datenwerts N-1 mit dem Sendezeitpunkt des Datenwerts N übereinstimmt.
Dies bedeutet, daß das
Modul, das die Sendeflanke des Taktsignals zu einem anderen Modul sendet
und dieses andere Modul auffordert, einen Datenwert abzugeben, diese
Sendeflanke gleichzeitig als Empfangsflanke für den Datenwert benutzt, den
es um die Periodendauer des Taktsignals früher vom anderen Modul zugesandt
bekommen hat. Es läßt sich
zeigen, daß aufgrund
dieser Maßnahme eine
Steigerung der maximal möglichen
Bit-Rate erzielt wird.
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Eine serielle Schnittstelle zur Durchführung des
Verfahrens ist in den Ansprüchen
2 und 3 definiert.
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Die Erfindung wird nun anhand der
Zeichnungen beispielshalber erläutert.
Es zeigen:
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1 ein
schematisches Blockschaltbild einer seriellen Schnittstelle nach
dem Stand der Technik,
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2 ein
Zeitdiagramm zur Erläuterung
der Arbeitsweise der seriellen Schnittstelle von 1,
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3 ein
schematisches Blockschaltbild einer seriellen. Schnittstelle zur
Anwendung des erfindungsgemäßen Verfahrens
und
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4 ein
Zeitdiagramm zur Erläuterung
der Arbeitsweise der seriellen Schnittstelle von 3.
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In dem schematischen Blockschaltbild
von 3 sind für gleiche
Komponenten die gleichen Bezugszeichen wie in 1 verwendet. Die beiden Blockschaltbilder
stimmen weitgehend überein
mit der Ausnahme, daß dem
Taktsignaleingang 36 der Empfangseinheit 30 im
Master-Modul 10 nicht das Taktsignal zugeführt wird,
das am Ausgang des Puffers 14 auftritt, sondern das Taktsignal
CLK nach einer Verzögerung
um eine Periodendauer ΔTP
mit Hilfe eines Verzögerungsglieds 38.
Dies bedeutet, daß gleichzeitig
mit dem Auftreten einer Sendeflanke des Taktsignals CLK auch am
Taktsignaleingang 36 der Empfangseinheit 30 eine
ansteigende Taktflanke auftritt, die in diesem Fall allerdings als
Empfangsflanke wirkt und die Übernahme
des über
den Datensignaleingang 28 zugeführten Datenwerts in die Empfangseinheit 30 auslöst.
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Unter Bezugnahme auf 4 läßt sich
ein Datenübertragungsvorgang
zwischen dem Master-Modul 10 und dem Slave-Modul 12 hinsichtlich der
dabei zu beachtenden zeitlichen Zusammenhänge genau erläutern. Die
ansteigende Flanke 40 des bei A auftretenden Taktsignals
CLK wird über
den Puffer 14 und den Taktsignalausgang 16 an
den seriellen Datenbus 18 angelegt. Der Verlauf des vom Puffer 14 abgegebenen
Signals ist bei B dargestellt. Erst wenn dieses Signal den 0,7-fachen
Wert der zur Verfügung
stehenden Versorgungsspannung Vcc erreicht hat, kann das Slave-Modul 12 erkennen,
daß eine
ansteigende Flanke des Taktsignals vorliegt. In der Sendeeinheit 22 des
Slave-Moduls 12 löst
dies die Abgabe eines Datenwerts über den Puffer 24 und den
Datensignalausgang 26 an den seriellen Datenbus 18 aus.
In 4 sind bei C beide
Möglichkeiten dargestellt,
nämlich
daß der
an den Bus anzulegende Datenwert eine logische 1 oder eine logische
0 ist. Ist der Datenwert eine logische 1, dann tritt am seriellen Datenbus 18 ein
ansteigendes Signal auf, während bei
einem anzulegenden logischen Datenwert 0 ein abfallendes
Signal auftritt. Erst die nächste
ansteigende Flanke 42 des Taktsignals CLK löst im Master-Modul 10 die Übernahme
des am Eingang 20 anliegenden Datenwerts in die Empfangseinheit 30 aus. Gleichzeitig
löst diese
ansteigende Flanke 42 um t2 verzögert in der Sendeeinheit 22 des
Slave-Moduls 12 bereits die Abgabe des nächsten Datenwerts
an den seriellen Datenbus aus. Somit wird mit jeder ansteigenden
Flanke des Taktsignals CLK das Senden des Datenwerts N durch das
Slave-Modul 12 und das Empfangen des eine Periodendauer
zuvor gesendeten Datenwerts N-1 im Master-Modul 10 bewirkt.
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Bei der Beurteilung der maximal möglichen Bit-Rate
spielen vier Zeitperioden eine Rolle. 1. ΔT 1 = t3 – t2
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Diese Zeitperiode benötigt das
Slave-Modul vom Erkennen der Taktflanke, das heißt der ansteigenden Flanke
des Taktsignals am Taktsignaleingang 20, bis zur gültigen Abgabe
des Datenwerts am Datensignalausgang 26. 2. ΔT2 = t5 – t4
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Dies ist die Zeitperiode, während der übertragene
Datenwert am Datensignaleingang 28 des Master-Moduls bereits
vorhanden sein muß,
bevor die die Datenübernahme
auslösende
Taktflanke, das heißt die
ansteigende Flanke des Taktsignals CLK, die eigentliche Datenübernahme
auslösen
kann. 3. ΔT3
= t2 – t1
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Diese Zeitperiode muß für den ungünstigsten
Fall berücksichtigt
werden, der dann vorliegt, wenn der Spannungsschwellenwert für einen
hohen Datenwert am Slave-Modul bei 0,7 Vcc liegt. 4. ΔT4 = t1 – t0
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Dieser Parameter definiert die Laufzeitverzögerung durch
den Puffer 14, bis das am Taktsignalausgang 16 auftretende
Signal 30 Prozent der zur Verfügung stehenden Versorgungsspannung
Vcc erreicht.
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Unter Berücksichtigung der vier Zeitperioden läßt sich
die maximale Bit-Rate wie folgt berechnen:
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Unter der Annahme einer seriellen
Schnittstelle, die prinzipiell den Aufbau wie in der integrierten
Schaltung TMS470R1x der Firma Texas Instruments Incorporated hat,
lassen sich bei Anwendung des beschriebenen Verfahrens folgende
Ergebnisse erzielen:
Annahmen:
kapazitive Belastung am
Taktsignalausgang des Master-Moduls und am Datensignalausgang des
Slave-Moduls:
100pF
ΔT1
= 37 ns
ΔT2
= 12 ns
ΔT3
= 17 ns
ΔT4
= 10 ns
BRmax = 13,2 Mbit/s
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Dies zeigt, daß sich bei Anwendung des beschriebenen
Verfahrens eine Erhöhung
der Bit-Rate um 73 % erzielen läßt. Diese
mit einfachen Mitteln erreichbare Erhöhung läßt sich sowohl bei existierenden
als auch bei neu zu entwickelnden seriellen Schnittstellen verwirklichen.
Slave-Module brauchen keiner Änderung
unterzogen werden. Da die Stromaufnahme der Daten- und Taktpuffer
nicht erhöht werden
muß, tritt
auch trotz der größeren Bit-Rate keine
höhere
Störstrahlung
auf.
