JPS60106221A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPS60106221A JPS60106221A JP58215475A JP21547583A JPS60106221A JP S60106221 A JPS60106221 A JP S60106221A JP 58215475 A JP58215475 A JP 58215475A JP 21547583 A JP21547583 A JP 21547583A JP S60106221 A JPS60106221 A JP S60106221A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- latch circuit
- synchronization detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータの端末に用いられるレーザー・
ビーム・プリンタ（以下ＬＢＰと書く）の水（］７同期
信号（以下ＬＳＹＮＣと曹〈）検出用の同期回路に関す
るものである。
ビーム・プリンタ（以下ＬＢＰと書く）の水（］７同期
信号（以下ＬＳＹＮＣと曹〈）検出用の同期回路に関す
るものである。
従来例の構成とその問題点
近年、Ｌ Ｂ Ｐ ｆ７） Ｌ Ｓ Ｙ Ｎ ＣノＲ期
Ｆｌ 路ｉｊ Ｌ Ｂ Ｐの分解能の向上とプリントア
ウトのスピード・アップを計るため、ＬＢＰへのシリア
ルテーク転送用クロックの周波数は高く（約１０ＭＨｚ
） なっており、同期検出用クロックはその８倍程度（
約８（）ＭＨｚ）のものを用いる必要かあるが、そうす
ると同期回路にはＥＣＬ全使用しなければならずコスト
アンプになるっ 以下従来の同期回路について説明する。
Ｆｌ 路ｉｊ Ｌ Ｂ Ｐの分解能の向上とプリントア
ウトのスピード・アップを計るため、ＬＢＰへのシリア
ルテーク転送用クロックの周波数は高く（約１０ＭＨｚ
） なっており、同期検出用クロックはその８倍程度（
約８（）ＭＨｚ）のものを用いる必要かあるが、そうす
ると同期回路にはＥＣＬ全使用しなければならずコスト
アンプになるっ 以下従来の同期回路について説明する。
第１図は従来の同期回路の回路図である。
ここで１はＬＳＹＮＣ検出用のランチ回路で、２が同期
１灸出用のクロック発振２ｇであるっまだ、第２図はＬ
ＳＹＮＣと同期検出用クロックと同期検出出力との〃イ
ミングチヤードである。
１灸出用のクロック発振２ｇであるっまだ、第２図はＬ
ＳＹＮＣと同期検出用クロックと同期検出出力との〃イ
ミングチヤードである。
以上のように構成された従来の同期回路について以下そ
の動作全説明する。
の動作全説明する。
第１図においてＬＳＹＮＣがアクティブになりラッチ回
路１のＤ端子に入力されるとその直後の同期検出用クロ
ック発振器２からの立ち上がりでラッチされ同期検出出
力となる。第２図は上記、第１図の回路の動作タイミン
グチャートであり以下説明する。
路１のＤ端子に入力されるとその直後の同期検出用クロ
ック発振器２からの立ち上がりでラッチされ同期検出出
力となる。第２図は上記、第１図の回路の動作タイミン
グチャートであり以下説明する。
第２図のように同期検出用クロックの４点の直後にＬＳ
ＹＮＣの立ち上がりのｂ点が来ると、同期検出用クロッ
クのａ点の次の立ち上がりの０点でＬＳＹＮＣがラッチ
され同期検出出力がアクティブになる。ところが、上記
のような従来の同期回路はＬＢＰの分解能の向上とプリ
ント出力のスピードアップのために、同期検出回路２は
エミッタ・カップルド・ロジック（以下ＥＣＬという）
で構成しなければならずコストアップになる欠点があっ
た。
ＹＮＣの立ち上がりのｂ点が来ると、同期検出用クロッ
クのａ点の次の立ち上がりの０点でＬＳＹＮＣがラッチ
され同期検出出力がアクティブになる。ところが、上記
のような従来の同期回路はＬＢＰの分解能の向上とプリ
ント出力のスピードアップのために、同期検出回路２は
エミッタ・カップルド・ロジック（以下ＥＣＬという）
で構成しなければならずコストアップになる欠点があっ
た。
発明の目的
本発明は上記の従来の欠点全解消するもので、同期回路
をＥＣＬ孕使用せずに、トランジスタ・トランジスクロ
シック（以下ＴＴＬという）で実現し、性能全劣化させ
ずに安価な同期回路を提供すること全目的とする。
をＥＣＬ孕使用せずに、トランジスタ・トランジスクロ
シック（以下ＴＴＬという）で実現し、性能全劣化させ
ずに安価な同期回路を提供すること全目的とする。
発明の構成
本発明は、同期検出用クロック発振器とＬＳＹＮＣを同
期検出用クロック発振器出力の立ち上がりに同期して同
期検出出力信号全出力する第１のラッチ回路と、同期検
出用クロック発振器の位相を遅らせて同期検出用クロン
ク発振器とノンオーバーラツプのクロックを発生する遅
延回路と、前記遅延回路の出力の立ち上がりに同期して
Ｌ Ｓ’Ｙ Ｎ Ｃをサンプリングし同期検出出力信号
を出力する第２のラッチ回路と、第１のラッチ回路の出
力と第２のラッチ回路の出力ｉ０Ｒゲートを介して同期
検出出力信号とする回路と全備えた同期回路であり、同
期検出用クロック発振器でＬＳＹＮＣ￥−サンプリング
するラッチ回路と同期検出用クロック発振器出力全遅延
させたりクロックでＬＳＹＮＣ全サンプリングするラッ
チ回路の出力１０Ｒ１，て新たに同期検出出力したこと
により、従来の同期検出用クロック発振器のＡの周波数
を使用すればよく、ＴＴＬで同期回路全構成でき、従来
と同等の性能でコスト低減ができるものである。
期検出用クロック発振器出力の立ち上がりに同期して同
期検出出力信号全出力する第１のラッチ回路と、同期検
出用クロック発振器の位相を遅らせて同期検出用クロン
ク発振器とノンオーバーラツプのクロックを発生する遅
延回路と、前記遅延回路の出力の立ち上がりに同期して
Ｌ Ｓ’Ｙ Ｎ Ｃをサンプリングし同期検出出力信号
を出力する第２のラッチ回路と、第１のラッチ回路の出
力と第２のラッチ回路の出力ｉ０Ｒゲートを介して同期
検出出力信号とする回路と全備えた同期回路であり、同
期検出用クロック発振器でＬＳＹＮＣ￥−サンプリング
するラッチ回路と同期検出用クロック発振器出力全遅延
させたりクロックでＬＳＹＮＣ全サンプリングするラッ
チ回路の出力１０Ｒ１，て新たに同期検出出力したこと
により、従来の同期検出用クロック発振器のＡの周波数
を使用すればよく、ＴＴＬで同期回路全構成でき、従来
と同等の性能でコスト低減ができるものである。
実施例の説明
第３図は、本発明の一実施例における同期回路の回路図
を示すもので、第４図は第３図における各信号間の位相
関係を示すタイミングチャートｆある。
を示すもので、第４図は第３図における各信号間の位相
関係を示すタイミングチャートｆある。
ここで１はＬＳＹＮＣ’ｉ同期検出用クロックでサンプ
−リングする第１のランチ回路で、２は同期検出用クロ
ック発振器であり、３は同期検出用クロｙり発振器２の
出力を遅延し、第２のラッチ回路４にクロック入力を供
給する遅延回路であり、４はＬＳＹＮＣを遅延回路３の
出力クロックでサンプリングする第２のラッチ回路で、
同期検出出力は第１のラッチ回路１の出力と第２のラッ
チ回路４の出力とのＯＲゲート６によって与えられろう
以上のように構成された本実施例の同期回路の動作につ
いて以下説明をするっ 第３図においてＬＳＹＮＣがアクティブになり、第１の
ラッチ回路１のＤ端子に入力されると、その直後の同期
検出用クロック発振１ｇ２のクロック立ち上がりでラッ
チされ出力人となり、ＬＳＹＮＣが第２のラッチ回路４
のＤ端子に入力されると、その直後の遅延回路３の出力
クロックの立ち上がりでラッチされ出力Ｂとなり、出力
Ａと出力ＢがＯＲゲート５全通して同期検出出力となる
。
−リングする第１のランチ回路で、２は同期検出用クロ
ック発振器であり、３は同期検出用クロｙり発振器２の
出力を遅延し、第２のラッチ回路４にクロック入力を供
給する遅延回路であり、４はＬＳＹＮＣを遅延回路３の
出力クロックでサンプリングする第２のラッチ回路で、
同期検出出力は第１のラッチ回路１の出力と第２のラッ
チ回路４の出力とのＯＲゲート６によって与えられろう
以上のように構成された本実施例の同期回路の動作につ
いて以下説明をするっ 第３図においてＬＳＹＮＣがアクティブになり、第１の
ラッチ回路１のＤ端子に入力されると、その直後の同期
検出用クロック発振１ｇ２のクロック立ち上がりでラッ
チされ出力人となり、ＬＳＹＮＣが第２のラッチ回路４
のＤ端子に入力されると、その直後の遅延回路３の出力
クロックの立ち上がりでラッチされ出力Ｂとなり、出力
Ａと出力ＢがＯＲゲート５全通して同期検出出力となる
。
第４図は、第３図の回路のタイミングチャートであり、
以下説明する。
以下説明する。
第４図において、ａ点でＬＳＹＮＣがアクティブになる
と、その直後の０点のクロックの立ち上がり点すで、第
２のラッチ回＃５４でサンプリングされ、その出力信号
Ｂがアクティブになり、その後、ＯＲゲート５を通って
同期検出出力全アクティブにするう第１のラッチ回路１
は、ＬＳＹＮＣがアクティブになった直後の同期検出用
クロックの立ち上がり点Ｆでサンプリングされ、第１の
ラッチ回路１の出力黒人は、１点でアクティブになり、
その後ＯＲゲート５を通り、同期検出出力となる。つ捷
りＯＲゲート５の出力は第１のラッチ回路１か第２のラ
ッチ回路４かいずれか早い方のサンプリング出力となる
。
と、その直後の０点のクロックの立ち上がり点すで、第
２のラッチ回＃５４でサンプリングされ、その出力信号
Ｂがアクティブになり、その後、ＯＲゲート５を通って
同期検出出力全アクティブにするう第１のラッチ回路１
は、ＬＳＹＮＣがアクティブになった直後の同期検出用
クロックの立ち上がり点Ｆでサンプリングされ、第１の
ラッチ回路１の出力黒人は、１点でアクティブになり、
その後ＯＲゲート５を通り、同期検出出力となる。つ捷
りＯＲゲート５の出力は第１のラッチ回路１か第２のラ
ッチ回路４かいずれか早い方のサンプリング出力となる
。
以上のように本実施例によれば、ＬＳＹＮＣのサンプリ
ング全、第３図に示すように、同期検出用クロック発振
器の出力クロックで行う第１のランチ回路１と、同期検
出用クロック発振器２の出力クロックを遅延回路３で遅
延させた出力で行う第２のランチ回路４に分割したため
に、従来の回路に比べ、同期検出用クロック発振ｇｇの
周波数を棒にでき、同期回路２ＴＴＬで実現でき、コス
ト低減ができる。
ング全、第３図に示すように、同期検出用クロック発振
器の出力クロックで行う第１のランチ回路１と、同期検
出用クロック発振器２の出力クロックを遅延回路３で遅
延させた出力で行う第２のランチ回路４に分割したため
に、従来の回路に比べ、同期検出用クロック発振ｇｇの
周波数を棒にでき、同期回路２ＴＴＬで実現でき、コス
ト低減ができる。
発明の効果
本発明は、同期回路でのＬＳＹＮＣ検出部ヲ検出部用同
期検出用クロック発振器ＬＳＹＮＣをサンプリングする
第１のランチ回路と、同期検出用クロック発振器出力を
遅延回路全通した出力でサンプリングする第２のラッチ
回路とで構成し、それらの２つのラッチ出力′ｆｒ：Ｏ
Ｒ１，て同期検出出力とすることにより、同期検出用ク
ロック発振器の周波数を従来の方式に比べて杯にできる
ために、ＥＣＬの代わりにＴＴＬで回路が実現でき、性
能はその一！までコスト低減が図れる。
期検出用クロック発振器ＬＳＹＮＣをサンプリングする
第１のランチ回路と、同期検出用クロック発振器出力を
遅延回路全通した出力でサンプリングする第２のラッチ
回路とで構成し、それらの２つのラッチ出力′ｆｒ：Ｏ
Ｒ１，て同期検出出力とすることにより、同期検出用ク
ロック発振器の周波数を従来の方式に比べて杯にできる
ために、ＥＣＬの代わりにＴＴＬで回路が実現でき、性
能はその一！までコスト低減が図れる。
第１図は従来の同期回路の回路図、第２図は従来の回路
図における各信号の位相関係ヲ示したタイミングチャー
ト、第３図は本発明の一実施例における同１ＪＩＪ回路
の回路図、第４図は同実施例の回路図における各信号の
位相間（Ｍｋ示したタイミングチャートである。 １・・・・・・第１のラッチ回路、２・・・・・・同期
検出用クロック発振器、３・・・・・遅延回路、４・・
・・・・第２のラッチ回路、５・・・・・・ＯＲゲート
つ代理人の氏名 弁理士 中 尾 敏 男 ほか１名相
１ 図 第 ２ ）因 第３図
図における各信号の位相関係ヲ示したタイミングチャー
ト、第３図は本発明の一実施例における同１ＪＩＪ回路
の回路図、第４図は同実施例の回路図における各信号の
位相間（Ｍｋ示したタイミングチャートである。 １・・・・・・第１のラッチ回路、２・・・・・・同期
検出用クロック発振器、３・・・・・遅延回路、４・・
・・・・第２のラッチ回路、５・・・・・・ＯＲゲート
つ代理人の氏名 弁理士 中 尾 敏 男 ほか１名相
１ 図 第 ２ ）因 第３図
Claims (1)
- 検出用発振器の出力信号と前記出方信号を遅延回路によ
り遅らせた信号との２相り０ツクをそれぞれラッチ回路
に入力し、前記それぞれのラッチ回路の出方をオアゲー
トに入力したことを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215475A JPS60106221A (ja) | 1983-11-15 | 1983-11-15 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215475A JPS60106221A (ja) | 1983-11-15 | 1983-11-15 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106221A true JPS60106221A (ja) | 1985-06-11 |
| JPH0552685B2 JPH0552685B2 (ja) | 1993-08-06 |
Family
ID=16672986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58215475A Granted JPS60106221A (ja) | 1983-11-15 | 1983-11-15 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455340B1 (ko) * | 2002-10-21 | 2004-11-06 | 두산중공업 주식회사 | 동기신호 발생장치 |
| CN108415674A (zh) * | 2018-03-14 | 2018-08-17 | 杭州朔天科技有限公司 | 一种多通道并行输出的打印控制方法、装置及其芯片 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184561A (ja) * | 1975-01-22 | 1976-07-23 | Nippon Electric Co |
-
1983
- 1983-11-15 JP JP58215475A patent/JPS60106221A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184561A (ja) * | 1975-01-22 | 1976-07-23 | Nippon Electric Co |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455340B1 (ko) * | 2002-10-21 | 2004-11-06 | 두산중공업 주식회사 | 동기신호 발생장치 |
| CN108415674A (zh) * | 2018-03-14 | 2018-08-17 | 杭州朔天科技有限公司 | 一种多通道并行输出的打印控制方法、装置及其芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552685B2 (ja) | 1993-08-06 |
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