JPS63298514A - 高速デ−タ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、集積回路を用いた高速データ処理回路に間
するものである。

［従来の技術］ 実時間処理を目的としたディジタル信号処理、特に音声
帯域圧縮や画像帯域圧縮の分野では、サンプリング時間
間隔で連続するディジタルデータ信号に対して大量の加
算１乗算等の演算を高速で行う必要があり、その演算を
ハードウェアで実現するために、データ信号のサンプリ
ング周波数よりも高い周波数、即ち、より高速なりロッ
クを用いて演算を行う高速データ処理回路が必要となる
。

従来のこの種の回路としては第４図に示すものがあった
。第４図は上述のような演算を行う高速データ処理回路
におけるタロツク信号の供給例を示すブロック図であり
、図において（１）はクロック信号発生回路で、クロッ
ク信号Ａ、クロック信号Ｅを発生させる。（２）はデー
タ信号、（６）は０７９７１７０７１回路で、サンプリ
ング時間間隔で与えられるデータ信号（２）を上記クロ
ック信号Ａのタイミングでラッチする。信号りはそのラ
ッチされたデータ信号である。（４）は集積回路で、高
速演算処理を実行する。

次に第４図に示す回路の動作について説明する。

クロック信号発生回路（１）はデータ信号（２）がサン
プリングされたのと同じ周波数をもつクロック信号Ａを
発生させ、データ信号（２）は、０７９７１７０７１回
路（６）でこのクロック信号Ａのタイミングでラッチさ
れ、ラッチされたデータ信号りは集積回路（４）に送ら
れる。またクロック信号発生回路（１）はクロック信号
Ａの周波数よりも０倍（ｎは２以上の整数値、以下同じ
）高い周波数を持つクロック信号Ｅを発生させ、集積回
路（４）に送出する。集積回路（４）ではラッチされた
データ信号りに対し、クロック信号Ｅで高速演算処理を
実行する。一般の場合、クロック信号ＡとＥとは位相が
同期しており、従ってデータ信号りはクロック信号Ｅに
対し位相同期している。

［発明が解決しようとする問題点］ 実時間処理を目的とした高速データ処理回路は上述のよ
うに高速演算処理を必要とし、クロック信号Ｅは、例え
ば１０ＭＨｚ以上の高い周波数のクロックを必要とする
が、上記のような従来の高。

速データ処理回路は以上のように構成されているために
、クロック信号発生回路（１）で発生した高い周波数の
クロック信号Ｅはクロック信号発生回路（１）と集積回
路（４）間の配線上からくる線長遅延や波形のなまり、
動作温度や電源電圧の変動。

素子のばらつき等からくる波形の乱れや、データ信号と
の位相の乱れが発生してしまい、集積回路での演算処理
が不正確となり、このことが高速データ処理を行う上で
の障害となっているという問題点があった。

この発明はかかる問題点を解決するためになされたもの
で、演算処理を行う集積回路外部に高い周波数のクロッ
ク信号を発生させるクロック信号発生回路を必要とせず
、データ信号と位相同期し、かつデータ信号が入力され
る周波数より高い周波数のクロックで集積回路において
演算処理を行うことのできる高速データ処理回路を得る
ことを目的としている。

［問題点を解決するための手段］ この発明に係る高速データ処理回路は、データ信号がサ
ンプリングされたのと同じ周波数をもつクロック信号を
発生させるクロック信号発生回路と、このクロック信号
発生回路で発生させたクロック信号の位相を遅延させる
位相遅延回路と、上記クロック信号と上記位相遅延回路
で位相遅延された位相遅延クロック信号とを合成してク
ロック信号の複数倍の周波数を有する処理クロック信号
を発生し、この処理クロック信号により演算処理を行っ
た。

［作用］ この発明においては、データ信号がサンプリングされた
のと同じ周波数を持つクロック信号と、このクロック信
号を位相遅延した位相遅延クロック信号とから、集積回
路内部でクロック信号の周波数よりも高い周波数の処理
クロック信号を生成して、その処理クロック信号によっ
て演算処理を行うこととしたので、配線上からくる線長
遅延や波形のなまり、動作温度や電源電圧の変動、素子
のばらつき等からくる波形の乱れや、データ信号との位
相の乱れを防止できる。

［実施例コ 以下、この発明の実施例を図について説明する。

第１図はこの発明における高速データ処理回路の一実施
例を示すブロック図で、図において第４図と同一符号は
同一または相当部分を示し、（１）はこの発明によるク
ロック信号発生回路で、データ信号（２）がサンプリン
グされたのと同じ周波数をもつクロック信号Ａを発生す
る。（３）は位相遅延回路で、クロック信号Ａから、こ
れを位相遅延したクロック信号Ｂを生成する。（５）は
処理クロック信号生成回路で、この発明による集積回路
（４）に内蔵され、クロック信号Ａ及びクロック信号Ｂ
から、クロック信号Ｃを生成する。また、データ信号（
２）はクロック信号ＡのタイミングでＤフリツブフロッ
プ（６）にラッチされ、ラッチされたデータ信号りは集
積回路（４）へ出力される。

次にこの発明の動作について説明する。クロック信号発
生回路（１）はデータ信号（２）がサンプリングされた
のと同じ周波数をもつクロック信号Ａを発生させ、デー
タ信号（２）はＤフリップフロップ回路（６）でこのク
ロック信号Ａのタイミングでラッチされ、ラッチされた
データ信号りは集積回路（４）に入力される。また位相
遅延回路（３）はクロック信号Ａを一定時間位相を遅ら
せて出力するもので、例えばコイルとコンデンサで構成
される集中定数回路等を利用した回路（図示せず）から
成り、入力されたクロック信号Ａは位相が遅延し、クロ
ック信号Ｂとして集積回路（４）に入力される。

集積回路（４）に入力されたクロック信号Ａとクロック
信号Ｂは集積回路（４）の内部にある処理クロック信号
生成回路（５）に入力され、クロック信号Ａの２″倍の
周波数のクロック信号Ｃを生成する。

第２図（ａ）は上記２″′においてｎ＝１．即ち２倍の
周波数のクロック信号Ｃを生成する処理クロック信号生
成回路（５）の回路構成を示し、第２図（ｂ）はそのタ
イムチャートを示す。第２図においてクロック信号Ａ及
びこのクロック信号Ａに対して９０°位相遅延したタロ
ツク信号Ｂが処理クロック信号生成回路（５）に入力さ
れると、処理クロック信号生成回路（５）内の排他論理
和素子（５１０）によって排他論理和がとられクロック
信号Ａに対して２倍の周波数を持つクロック信号Ｃが生
成される。また第３図は４倍のクロック信号Ｃを生成す
る場合の実施例を示す図で、クロック信号Ａ及び、位相
遅延回路（３）から、クロック信号Ａに対して位相が４
５°、９０”　、１３５°遅延したクロック信号Ｂ１、
タロツク信号Ｂ、クロック信号Ｂ２が処理クロック信号
生成回路（５）に入力され、処理クロック信号生成回路
（５）内の排他的論理和素子（５１０，５１１，５１２
）によって排他的論理和がとられクロック信号Ａに対し
て４倍の周波数をもつクロック信号Ｃが生成される。

以上のようにして生成されたクロック信号Ｃはクロック
信号Ａの位相に同期したものであり、クロック信号Ａの
タイミングでラッチされたデータ信号りはクロック信号
Ｃによって高速演算処理が可能となる。

また上記実施例ではクロック信号Ａの周波数の２ｎ倍の
クロック信号Ｃを生成し、このクロック信号Ｃで集積回
路（４）内の演算処理を行う場合について説明したが、
タロツク信号Ｂを接地してクロック信号Ｃの周波数とク
ロック信号Ａの周波数とを同一とし、集積回路（４）に
与えられるデータ信号りの位相と、クロック信号Ａの位
相とのずれが小さい場合はクロック信号Ａの周波数で集
積回路内部の演算を行わせることもできる。

［発明の効果］ この発明は以上説明したとおり、データ信号と位相同期
しクロック信号と位相遅延した位相遅延クロック信号と
を集積回路に入力し、集積回路内部でクロック信号と位
相同期した高い周波数の演算処理用の処理クロック信号
を生成するようにしたので、集積回路外部に演算処理用
の周波数の高い処理クロック信号を発生させるための回
路を必要とせず、波形の乱れや、データ信号との位相の
乱れを発生することなく高速で演算処理を行えるという
効果がある。

【図面の簡単な説明】

第１図はこの発明における高速データ処理回路の一実施
例を示すブロック図、第２図及び第３図は処理クロック
信号生成回路の実施例を示す回路図及びタイムチャート
、第４図は従来の高速データ処理回路におけるクロック
信号の供給例を示すブロック図。 （１）はクロック信号発生回路、（２）はデータ信号、
（３）は位相遅延回路、（４）は集積回路、（５）は処
理クロック信号生成回路、（６）はＤフリップフロラ乙

Claims (1)

1. 【特許請求の範囲】 データ信号をこのデータ信号が入力される周波数と同じ
   周波数のクロック信号でラッチし、このクロック信号に
   位相同期し、このクロック信号より高い周波数の処理ク
   ロック信号を用いて集積回路によりデータ信号の演算処
   理を行う高速データ処理回路において、 データ信号が入力される周波数と同じ周波数のクロック
   信号を発生させるクロック信号発生回路と、 上記クロック信号の位相を遅延させる位相遅延回路と、 上記集積回路内で上記クロック信号発生回路の出力と上
   記位相遅延回路の出力との合成により上記処理クロック
   信号を生成する処理クロック信号生成回路とを備え、 この処理クロック信号生成回路の出力を用いて上記集積
   回路により上記データ信号の演算処理を行うことを特徴
   とする高速データ処理回路。