JPH049337B2

JPH049337B2 -

Info

Publication number: JPH049337B2
Application number: JP57215320A
Authority: JP
Priority date: 1982-12-08
Filing date: 1982-12-08
Publication date: 1992-02-19
Also published as: JPS59105123A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はコンピユータ・システム内の各装置を
同期して動作させるために用いられるクロツク・
スキユーの極めて小さいゲート・クロツク
（Gated Clock）を発生させるクロツク回路に関
するものである。

〔技術の背景〕

コンピユータのマシン・サイクルが高速化する
と、装置間のクロツク・スキユーが信号伝送のウ
インドーに対して大きな割合を占めるようにな
る。そして、レイト・コントロール（Rate
Control）によるシングル・クロツク・モード時
でも同期動作を実現するためには、アーリー・ク
ロツク（Early Clock）が必要な装置が存在する
と他の装置のクロツクは遅れを多くとる必要を生
じ、電源電圧および温度の変動により、クロツ
ク・スキユーが大きくなることがあり、クロツ
ク・スキユーの極めて小さいゲート・クロツクを
発生させるクロツク回路が要望されている。

〔従来技術と問題点〕

第１図は従来のクロツク回路を説明するための
図であり、１は発振器、２は発振器の出力からゲ
ート・クロツクとフリーラン・クロツクを発生さ
せるゲート回路、３は遅延回路、４，５はコンピ
ユータ・システム内の各装置を示す。また、DL
はデイレイ・ライン、矢印のついたデイレイ・ラ
インは調節可能なものを示す。

第２図は各装置４，５に入力されるクロツクの
タイム・チヤートである。

第２図に示すように連続的にクロツクが出力さ
れているときは、アーリー・クロツク（装置４に
入力するＡ点でのクロツク）と基準クロツク（装
置５に入力するＢ点でのクロツク）とは見かけの
位相差、即ち小さい位相差しかないように見える
が、シングル・クロツク・モードを考えれば、例
えば第２図のアーリー・クロツクのＮ＋１番目の
クロツクが１発だけ出た場合には、基準クロツク
のＮ＋１番目のクロツクが、本当の位相差をもつ
て１発だけ出力されねばならない。この本当の位
相差を実現するために、第１図の発振器１の出力
から、ゲート回路２においてゲート・クロツクを
発生させ、遅延回路３においてこのゲート・クロ
ツクを遅延させ装置５に送出している。基準クロ
ツク側に介挿される遅延は大きなものとなるので
クロツク・スキユーも大きなものとなり、したが
つて装置４，５間の信号伝送のウインドーがせま
くなるという問題点があつた。

〔発明の目的〕

本発明は上記従来の問題点に鑑み、クロツク補
正回路を備え、従来と同様にして得られるゲー
ト・クロツクとフリーラン・クロツクとの論理積
をとることにより、クロツク・スキユーの極めて
小さいゲート・クロツクを発生させるクロツク回
路を提供することを目的とするものである。

〔発明の構成〕

そしてこの目的は本発明によれば、発振器１と、発振器１の出力とクロツク禁止信号が入力さ
れ、ゲート・クロツクとフリーラン・クロツクを
出力するゲート回路２と、アーリー・クロツクを生成するためのアーリ
ー・クロツク側のクロツク補正回路８と、アーリー・クロツクより位相の遅れた基準クロ
ツクを生成するための基準クロツク側のクロツク
補正回路８と、ゲート回路２のゲート・クロツク出力とアーリ
ー・クロツク側のクロツク補正回路８のゲート・
クロツク入力の間に設けられたゲート・クロツク
遅延手段と、ゲート回路２のゲート・クロツク出力と基準ク
ロツク側のクロツク補正回路８のゲート・クロツ
ク入力の間に設けられた、上記ゲート・クロツク
遅延手段よりも遅延量の大きい他ゲート・クロツ
ク遅延手段と、ゲート回路２のフリーラン・クロツク出力とア
ーリー・クロツク側のクロツク補正回路８のフリ
ーラン・クロツク入力の間に設けられたフリーラ
ン・クロツク遅延手段と、ゲート回路２のフリーラン・クロツク出力と基
準クロツク側のクロツク補正回路８のフリーラ
ン・クロツク入力の間に設けられた他フリーラ
ン・クロツク遅延手段とを有し、上記クロツク補正回路８は、入力されたゲー
ト・クロツクの信号幅を拡張し、拡張されたゲー
ト・クロツク信号と入力されたフリーラン・クロ
ツクとの論理積信号を出力するように構成され、上記フリーラン・クロツク遅延手段の遅延量と
他フリーラン・クロツク遅延手段の遅延量は、そ
れぞれ個別に設定可能であることを特徴とするクロツク回路を提供することに
よつて達成される。

〔発明の実施例〕

以下本発明の実施例を図面を用いて説明する。

第３図は本発明のクロツク回路を説明するため
の図であり、６はゲート・クロツクを遅延させる
第１遅延回路、７はフリーラン・クロツクを遅延
させる第２遅延回路、８はクロツク補正回路を示
す。

第４図は本発明のクロツク回路により各装置
４，５に入力されるクロツクのタイム・チヤート
である。

装置５に入力されるＢ点でのクロツクはゲー
ト・クロツクのクロツク・スキユーを考慮し、そ
の分だけ位相を前に出す。このゲート・クロツク
の信号幅をクロツク・スキユーの幅をカバーする
範囲まで拡張する。そして、拡張ゲート・クロツ
ク（Expanded Gated Clock）とフリーラン・
クロツクとの論理積をとつたものを装置５がゲー
ト・クロツクとして使用する。これにより調整後
のゲート・クロツクは本来のゲート・クロツクを
作成するための大きな遅れの発生するクロツク・
スキユーの影響が無くなる。

なお、フリーラン・クロツクはクロツク・スキ
ユーをできるだけ小さくするように必要最小限の
遅れしか入れない。また拡張ゲート・クロツクは
着目するフリーラン・クロツクの隣りのクロツク
にかからないようにする。

しかし、ゲート・クロツクのクロツク・スキユ
ーが大きすぎる場合には、クロツクをデユーテイ
50で送出するかわりに多少チヨツプして送出した
り、このようなクロツク補正を途中何段階かに分
けて補正を行う等の対策を講じることができる。

第５図はクロツク補正回路を示す図であり、９
は遅延回路、１０は拡張ゲート・クロツクを発生
させるオア回路、１１はフリーラン・クロツクと
の論理積をとるためのアンド回路を示す。

第５図において、クロツク補正回路に入力され
たゲート・クロツク信号は種々のデイレイ・ライ
ンDL₁，DL₂，…を介した後、論理和をとられ、
拡張ゲート・クロツクになる。その後フリーラ
ン・クロツクと論理積をとられ、補正されたゲー
ト・クロツクを発生する。

〔発明の効果〕

以上、説明したように本発明のクロツク回路は
ゲート・クロツクとフリーラン・クロツクとの論
理積をとることにより、クロツク・スキユーの極
めて小さいゲート・クロツクを発生することがで
きるという効果を奏する。

【図面の簡単な説明】

第１図は従来のクロツク回路を説明するための
図、第２図は従来のクロツク回路が発生するクロ
ツクのタイム・チヤート、第３図は本発明のクロ
ツク回路の１実施例を説明する図、第４図は本発
明のクロツク回路が発生するクロツクのタイム・
チヤート、第５図は本発明におけるクロツク補正
回路の１例を説明するための図である。１……発振器、２……ゲート回路、３……遅延
回路、４，５……コンピユータ・システム内の各
装置、６，７……遅延回路、８……クロツク補正
回路、９……遅延回路、１０，１１……論理和お
よび論理積回路。

Claims

【特許請求の範囲】１発振器１と、発振器１の出力とクロツク禁止信号が入力さ
れ、ゲート・クロツクとフリーラン・クロツクを
出力するゲート回路２と、アーリー・クロツクを生成するためのアーリ
ー・クロツク側のクロツク補正回路８と、アーリー・クロツクより位相の遅れた基準クロ
ツクを生成するための基準クロツク側のクロツク
補正回路８と、ゲート回路２のゲート・クロツク出力とアーリ
ー・クロツク側のクロツク補正回路８のゲート・
クロツク入力の間に設けられたゲート・クロツク
遅延手段と、ゲート回路２のゲート・クロツク出力と基準ク
ロツク側のクロツク補正回路８のゲート・クロツ
ク入力の間に設けられた、上記ゲート・クロツク
遅延手段よりも遅延量の大きい他ゲート・クロツ
ク遅延手段と、ゲート回路２のフリーラン・クロツク出力とア
ーリー・クロツク側のクロツク補正回路８のフリ
ーラン・クロツク入力の間に設けられたフリーラ
ン・クロツク遅延手段と、ゲート回路２のフリーラン・クロツク出力と基
準クロツク側のクロツク補正回路８のフリーラ
ン・クロツク入力の間に設けられた他フリーラ
ン・クロツク遅延手段とを有し、上記クロツク補正回路８は、入力されたゲー
ト・クロツクの信号幅を拡張し、拡張されたゲー
ト・クロツク信号と入力されたフリーラン・クロ
ツクとの論理積信号を出力するように構成され、上記フリーラン・クロツク遅延手段の遅延量と
他フリーラン・クロツク遅延手段の遅延量は、そ
れぞれ個別に設定可能であることを特徴とするクロツク回路。