JPS63121916A - クロツク制御方式 - Google Patents
クロツク制御方式Info
- Publication number
- JPS63121916A JPS63121916A JP61267483A JP26748386A JPS63121916A JP S63121916 A JPS63121916 A JP S63121916A JP 61267483 A JP61267483 A JP 61267483A JP 26748386 A JP26748386 A JP 26748386A JP S63121916 A JPS63121916 A JP S63121916A
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- JP
- Japan
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- clock
- stop
- signal
- timing
- stop signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 241000792276 Drino Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック制御方式に関し、特に複数の周期のク
ロックを持つコンピュータ等のクロック制御方式に関す
る。
ロックを持つコンピュータ等のクロック制御方式に関す
る。
従来この種のクロック制御方式は、クロック停止信号を
クロックに同期させて制御していた。しかし近年のクロ
ックの高速化によシ超高速コンピュータにおいては、ク
ロック停止信号をクロックに同期して入力するのは非常
に困難になってきている。このためクロック停止信号は
クロックとは非同期の信号として入力し、同期化回路に
よりクロック忙同期化して制御することが必要となって
きた。しかしこの場合１分周クロックを停止させる時、
停止状態におけるクロックの信号レベルを論理″１”ま
たは論理１０”に特定することが要求され、特定するこ
とができないと後のクロック以上の問題点を解決する制
御方式としてｍ４−６１−３４３７６号「クロック制御
方式」が提案されている。ここでは非同期で入力される
停止信号を同期化するための同期化回路の出力を分周回
路のリセット端子て入力することによシ５分周クロック
の停止レベルを特定する方式を採っている。
クロックに同期させて制御していた。しかし近年のクロ
ックの高速化によシ超高速コンピュータにおいては、ク
ロック停止信号をクロックに同期して入力するのは非常
に困難になってきている。このためクロック停止信号は
クロックとは非同期の信号として入力し、同期化回路に
よりクロック忙同期化して制御することが必要となって
きた。しかしこの場合１分周クロックを停止させる時、
停止状態におけるクロックの信号レベルを論理″１”ま
たは論理１０”に特定することが要求され、特定するこ
とができないと後のクロック以上の問題点を解決する制
御方式としてｍ４−６１−３４３７６号「クロック制御
方式」が提案されている。ここでは非同期で入力される
停止信号を同期化するための同期化回路の出力を分周回
路のリセット端子て入力することによシ５分周クロック
の停止レベルを特定する方式を採っている。
しかしながら上述した従来の非同期停止信号を同期化し
て全ての分周クロックを特定のレベルに停止させる方式
は、同一のユニット内に複数の周期のクロック信号が混
在することになるため２分周クロックによって発生する
ノイズによって基本クロックが影響を受け、基本クロッ
クのクロックスキー−が大きくなってしまうという欠点
がある。
て全ての分周クロックを特定のレベルに停止させる方式
は、同一のユニット内に複数の周期のクロック信号が混
在することになるため２分周クロックによって発生する
ノイズによって基本クロックが影響を受け、基本クロッ
クのクロックスキー−が大きくなってしまうという欠点
がある。
本発明のクロック制御方式は、基本タロツク及び該基本
クロックを分周して得られるｌ又は複数種類の分周クロ
ックを持ち、前記全ての種類のクロックを停止せしめる
だめの該クロックとは同期しない非同期停止信号を持つ
クロックシステムにおいて、前記非同期停止信号を入力
とする複数段の７リノゾ７０ツノより成る同期化回路と
、該同期化回路の出力である停止タイミング信号および
前記分周クロックによって作られる１又は複数のタイミ
ング信号を入力とし、前記同期化回路の出力および全て
のタイミング信号の条件がそろつ／・−時のみ停止信号
を発生させる停止信号発生回路とから構成されることを
特徴とするものである。
クロックを分周して得られるｌ又は複数種類の分周クロ
ックを持ち、前記全ての種類のクロックを停止せしめる
だめの該クロックとは同期しない非同期停止信号を持つ
クロックシステムにおいて、前記非同期停止信号を入力
とする複数段の７リノゾ７０ツノより成る同期化回路と
、該同期化回路の出力である停止タイミング信号および
前記分周クロックによって作られる１又は複数のタイミ
ング信号を入力とし、前記同期化回路の出力および全て
のタイミング信号の条件がそろつ／・−時のみ停止信号
を発生させる停止信号発生回路とから構成されることを
特徴とするものである。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示す図であシ、１は基本クロ
ック分配ユニットであって２周期がＴの基本クロックＡ
を発する基本周期発振器４．停止制御のだめの複数段の
フリップ７０ツブよ構成る同期化回路１１．タイミング
信号によシ停止信号を発する停止信号発生回路６及びス
イッチ回路ともいうべきＡＮＤゲート５を持ち、このＡ
ＮＤダートが導通のとき基本クロックＡをドライバ１０
よシ分周クロック分配ユニット２，３および論理ユニッ
トへ分配する。分周クロック分配ユニット２は分周回路
７によシ分周された２ＴクロツクＥをドライバー１０に
より論理ユニットに分配する。もう１つの分局クロック
分配ユニット３は分周回路８により分周された４Ｔクロ
ククＦをドライノＮ１１−１０によシ論理ユニットに分
配する。
ック分配ユニットであって２周期がＴの基本クロックＡ
を発する基本周期発振器４．停止制御のだめの複数段の
フリップ７０ツブよ構成る同期化回路１１．タイミング
信号によシ停止信号を発する停止信号発生回路６及びス
イッチ回路ともいうべきＡＮＤゲート５を持ち、このＡ
ＮＤダートが導通のとき基本クロックＡをドライバ１０
よシ分周クロック分配ユニット２，３および論理ユニッ
トへ分配する。分周クロック分配ユニット２は分周回路
７によシ分周された２ＴクロツクＥをドライバー１０に
より論理ユニットに分配する。もう１つの分局クロック
分配ユニット３は分周回路８により分周された４Ｔクロ
ククＦをドライノＮ１１−１０によシ論理ユニットに分
配する。
この構成では、基本周期クロック分配ユニット１は周期
がＴの基本クロックＡ１分周クロクク分配ユニット２は
周期２Ｔのクロック、分局クロック分配ユニット３は周
期４Ｔクロツクのみを分配しているので、各分配ユニッ
トは他の周期のノイズを受けることなくクロックを分配
することができるＯ 分周クロック分配ユニット２，３の出力の内１本は基本
周期クロック分配ユニット１の停止信号発生回路６に停
止タイミング信号Ｃ又はＤとして入力される。一方弁同
期停止信号Ｈを同期化回路１１によって同期化した停止
タイミング信号Ｂも停止信号発生回路６に入力される。
がＴの基本クロックＡ１分周クロクク分配ユニット２は
周期２Ｔのクロック、分局クロック分配ユニット３は周
期４Ｔクロツクのみを分配しているので、各分配ユニッ
トは他の周期のノイズを受けることなくクロックを分配
することができるＯ 分周クロック分配ユニット２，３の出力の内１本は基本
周期クロック分配ユニット１の停止信号発生回路６に停
止タイミング信号Ｃ又はＤとして入力される。一方弁同
期停止信号Ｈを同期化回路１１によって同期化した停止
タイミング信号Ｂも停止信号発生回路６に入力される。
第２図は停止信号のタイミングを示したタイミング図で
あシ、以下の説明は全て負論理で行う。
あシ、以下の説明は全て負論理で行う。
分局クロック分配ユニット２，３から基本周期クロック
分配ユニット１に入力される停止タイミング信号Ｃ，Ｄ
は可変遅延素子９により第２図のＴｏのタイミングに調
整されている。ここに同期化回路１１によって同期化さ
れた停止タイミング信号Ｂが入力される。そこで停止信
号発生回路６を停止タイミング信号Ｂ、Ｃ，Ｄ全ての入
力が論理”１”となった時に論理“０″をセットするよ
う構成しておくことにより、このタイミングでのみ停止
信号Ｇを発生させることができる。
分配ユニット１に入力される停止タイミング信号Ｃ，Ｄ
は可変遅延素子９により第２図のＴｏのタイミングに調
整されている。ここに同期化回路１１によって同期化さ
れた停止タイミング信号Ｂが入力される。そこで停止信
号発生回路６を停止タイミング信号Ｂ、Ｃ，Ｄ全ての入
力が論理”１”となった時に論理“０″をセットするよ
う構成しておくことにより、このタイミングでのみ停止
信号Ｇを発生させることができる。
停止信号Ｇが出力されるとＡＮＤダート５が非導通とな
シ、基本クロックＡは出力されなくなる。
シ、基本クロックＡは出力されなくなる。
なお上記において、可変遅延素子９を調整することによ
シ第２図のＴ１． Ｔ２． Ｔ５何れのタイミングにお
いても停止信号を発生させることができるので１分周ク
ロックの停止レベルを可変遅延素子９を調整することに
よシ″１”、′Ｏ”任意に定めることが可能となる。
シ第２図のＴ１． Ｔ２． Ｔ５何れのタイミングにお
いても停止信号を発生させることができるので１分周ク
ロックの停止レベルを可変遅延素子９を調整することに
よシ″１”、′Ｏ”任意に定めることが可能となる。
以上説明したように本発明は、非同期停止信号を同期化
するための同期化回路と９分周クロツクによって作られ
る停止タイミング信号および同期化回路の出力の停止タ
イミング信号の全ての条件が揃った時のみ停止信号を発
生させる停止信号発生回路とを基本周期クロック分配ユ
ニットに持ち。
するための同期化回路と９分周クロツクによって作られ
る停止タイミング信号および同期化回路の出力の停止タ
イミング信号の全ての条件が揃った時のみ停止信号を発
生させる停止信号発生回路とを基本周期クロック分配ユ
ニットに持ち。
基本クロックと分周クロックを別ユニットとすることＫ
よシ、他の周期のクロックのノイズを受けることなくク
ロックを分配することができ、かつ。
よシ、他の周期のクロックのノイズを受けることなくク
ロックを分配することができ、かつ。
分周クロックの停止レベルを任意のレベルに設定するこ
とができる効果がある。
とができる効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
の回路の動作を示すタイミング図である。 記号の説明：１は基本周期クロック分配ユニット、２．
３は分周クロック分配二ニア ） ｗ ４は基本周期発
振器、５はＡＮＤダート、６は停止信号発生回路、７，
８は分周回路、９は可変遅延素子。 １０はドライバー、１１は同期化回路、Ａは基本クロッ
ク、Ｂ、Ｃ，Ｄは停止タイミング信号、Ｇは停止信号、
Ｈは非同期停止信号をそれぞれあられしている。 第２図
の回路の動作を示すタイミング図である。 記号の説明：１は基本周期クロック分配ユニット、２．
３は分周クロック分配二ニア ） ｗ ４は基本周期発
振器、５はＡＮＤダート、６は停止信号発生回路、７，
８は分周回路、９は可変遅延素子。 １０はドライバー、１１は同期化回路、Ａは基本クロッ
ク、Ｂ、Ｃ，Ｄは停止タイミング信号、Ｇは停止信号、
Ｈは非同期停止信号をそれぞれあられしている。 第２図
Claims (1)
- １、基本クロック及び該基本クロックを分周して得られ
る１又は複数種類の分周クロックを持ち、前記全ての種
類のクロックを停止せしめるための該クロックとは同期
しない非同期停止信号を持つクロックシステムにおいて
、前記非同期停止信号を入力とする複数段のフリップフ
ロップより成る同期化回路と、該同期化回路の出力であ
る停止タイミング信号および前記分周クロックによって
作られる１又は複数のタイミング信号を入力とし、前記
同期化回路の出力および全てのタイミング信号の条件が
そろった時のみ停止信号を発生させる停止信号発生回路
とから構成されることを特徴とするクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267483A JPS63121916A (ja) | 1986-11-12 | 1986-11-12 | クロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267483A JPS63121916A (ja) | 1986-11-12 | 1986-11-12 | クロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63121916A true JPS63121916A (ja) | 1988-05-26 |
Family
ID=17445475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267483A Pending JPS63121916A (ja) | 1986-11-12 | 1986-11-12 | クロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63121916A (ja) |
-
1986
- 1986-11-12 JP JP61267483A patent/JPS63121916A/ja active Pending
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