KR930008421B1 - 동기회로 - Google Patents

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KR930008421B1
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윤성희
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삼성전자 주식회사
김광호
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용 없음.

Description

동기회로
제 1 도는 본 발명의 동기회로를 보인 블록도.
제 2 도는 본 발명의 동기회로의 실시예를 보인 상세회로도.
제 3 도의 (a)-(f)는 제 2 도의 각부의 동작 파형도.
＊ 도면의 주요 부분에 대한 부호의 설명
1 : 2차 펄스신호 발생부 2 : 기준 펄스신호 발생부
3 : 동기 제어부 31, 32 : 플립플롭
IV1-IV4: 인버터 EOR : 익스클루시브 오아게이트
PS1, PS2: 1차 및 2 차 펄스신호 PS11, PS12: 펄스신호
REF : 기준 펄스신호
본 발명은 하나의 펄스신호와 그 하나의 펄스신호를 이용하여 발생시킨 또 하나의 펄스신호를 상호간에 동기시켜 출력하는 동기회로에 관한 것이다.
일반적으로 컴퓨터 시스템을 비롯한 각종 제어회로들은 입력되는 하나의 펄스신호 즉, 클럭신호에 동기되어 제어부가 동작 및 각 부위의 동작을 제어하는 경우가 많다. 그리고, 각각의 제어부들은 상호간의 동작속도가 상이하다. 그러므로 입력되는 하나의 펄스신호를 이용하여 주기가 다른 여러가지의 펄스신호를 발생시키고, 그 발생시킨 펄스신호를 필요로 하는 각각의 제어부에 공급하여 동작을 제어하고 있다.
하나의 클럭신호를 이용하여 주기가 다른 펄스신호를 발생시키는 방법으로는 주로 분주기를 사용하고 있는데, 종래에는 분주기에서 소정의 분주값으로 분주되어 출력되는 펄스신호를 각 제어부에 직접 공급하여 동작을 제어하였다.
그러나, 펄스신호가 분주기에서 분주되면서 분주기의 특성상 일정시간씩 지연되고, 이로 인하여 각 제어부에서 공급되는 펄스신호가 상호간에 정확히 동기되지 않으므로 제어부의 제어동작이 느리게 됨은 물론 오동작하는 문제점이 있었다.
그러므로 본 발명의 목적은 하나의 펄스신호와, 그 하나의 펄스신호를 이용하여 발생시킨 또 하나의 펄스시호를 동기시켜 출력하는 동기회로를 제공하는데 있다.
이와 같은 목적을 가지는 본 발명의 논리회로는, 입력되는 하나의 펄스신호를 이용하여 그 하나의 펄스신호보다 높은 주파수의 기준 펄스신호를 발생시킨다. 발생시킨 펄스신호로는 입력되는 하나의 펄스신호와 그 펄스신호로 발생시킨 또하나의 펄스신호의 출력을 제어하여 두 펄스신호를 동기시킨다.
기준펄스신호를 발생시키는 방식으로는, 입력되는 하나의 펄스신호를 지연시키고, 그 지연시킨 펄스신호와 입력되는 하나의 펄스신호를 배타적으로 조합되게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 동기회로를 상세히 설명한다.
제 1 도는 본 발명의 동기회로를 보인 블록도로서 이에 도시된 바와 같이, 입력되는 1차 펄스신호(PS1)를 이용하여 2차 펄스신호(PS2)를 발생하는 2차 펄스신호 발생부(1)와, 입력되는 1차 펄스신호(PS1)를 이용하여 그 1차 펄스신호(PS1)보다 높은 주파수의 기준 펄스신호(REF)를 발생하는 기준 펄스신호 발생부(2)와, 상기 기준 펄스신호(REF)에 따라 상기 1차 및 2차 펄스신호(PS1)(PS2)의 출력을 제어하여 상호 동기된 펄스신호(PS11) (PS21)를 출력하는 동기 제어부(3)로 구성된다.
이와 같이 구성된 본 발명의 동기회로는, 1차 펄스신호(PS1)가 입력되면, 입력된 1차 펄스신호(PS1)는 동기 제어부(3)로 입력됨과 아울러 2차 펄스신호 발생부(1)로 입력되므로 2차 펄스신호 발생부(1)는 그 1차 펄스신호(PS1)에 따라 2차 펄스신호(PS2)를 발생하여 출력하고, 출력한 2차 펄스신호(PS2)는 동기 제어부(3)로 입력된다.
그리고, 1차 펄스신호(PS1)는 기준 펄스신호 발생부(2)로 입력되므로 기준 펄스신호 발생부(2)는 1차 펄스신호(PS1)를 이용하여 그 1차 펄스신호(PS1)보다 높은 주파수 즉, 예를들면 2배의 주파수를 갖는 기준 펄스신호(REF)를 출력하고, 출력한 기준 펄스신호(REF)는 동기 제어부(3)로 입력된다.
그러면 동기 제어부(3)는 입력되는 기준 펄스신호(REF)를 기준으로 하여 두 펄스신호(PS1)(PS2)를 동기시키고, 동기된 펄스신호(PS11) (PS21)를 출력하게 된다.
한편, 제 2 도는 본 발명의 동기호로의 실시예를 보인 상세도이다.
여기서, 분주기(1)는, 플립플롭(11, 12)을 직렬로 접속하여 플립플롭(11)의 클럭단자(CK11)에는 1차 펄스신호(PS1)가 인가되게 하고, 플립플롭 (11,12)의 입력단자(T11,T12)에는 전원(B
Figure kpo00001
)이 인가되게 하며, 플립플롭(12)의 출력단자(Q12)에서 4분주된 2차 펄스신호(PS2)가 출력되게 구성하였다.
기준 펄스신호 발생부(2)는, 다수의 인버터(IV1-IV4)를 직렬로 접속하여 1차 펄스신호(PS1)를 지연시키는 지연부를 구성하고, 그 지연부의 출력신호와 1차 펄스신호(PS1)를 익스클루시브 오아게이트(EOR)가 배타적으로 논리합하여 기준 펄스신호(REF)를 출력하게 구성하였다.
동기 제어부(3)는, D형 플립플롭(31)(32)의 입력단자(D31)(D32)에 1차 및 2차 펄스신호(PS1)(PS2)가 각기 입력되게 하고, 클럭단자(CK31)(CK32)에는 기준 펄스신호(REF)가 입력되게 하여 플립플롭(31)(32)의 출력단자(Q31)(Q32)에서 동기된 펄스신호(PS11) (PS21)가 각기 출력되게 구성하였다.
이와 같이 구성된 본 발명의 동기회로의 실시예는 동작전원(B
Figure kpo00002
)이 인가된 상태에서 제 3 도의 (a)에 도시된 바와 같이 1차 펄스신호(PS1)가 입력되면, 입력된 1차 펄스신호(PS1)는 동기 제어부(3)의 플립플롭(31)의 입력단자(D31)에 인가됨과 아울러 2차 펄스신호 발생부(1)로 입력되므로 1차 펄스신호(PS1)는 2차 펄스신호 발생부(1)의 플립플롭(11)(12)을 통해 제 3 도의 (b)에 도시된 바와 같이 분주되면서 일정시간(t1) 지연되어 출력되고, 2차 펄스신호 발생부(1)에서 출력되는 2차 펄스신호 (PS2)는 플립플롭(32)의 입력단자 (D32)에 입력된다.
또한, 입력되는 1차 펄스신호 (PS1)는 기준신호 발생부(2)의 익스클루시브 오아게이트(EOR)로 입력됨과 아울러 인버터(IV1-IV4)로 된 지연부를 통해 제 3 도의 (c)에 도시된 바와 같이 일정시간(t2) 지연되어 익스클루시브 아오게이트(EOR)로 입력되므로 익스클루시브 아오게이트(EOR)는 제 3 도의 (d)에 도시된 바와 같이 1차 펄스신호(PS1)의 주파수의 2배 주파수를 갖는 기준 펄스신호(REF)를 출력하고, 출력한 기준 펄스신호(REF)는 플립플롭(31)(32)의 클럭단자(CK31)(CK32)에 클럭신호를 인가된다.
그러므로, 플립플롭(31)(32)은 기준 펄스신호(REF)에 따라 동작되면서 1차 및 2차 펄스신호(PS1)(PS2)의 출력을 제어하여 출력단자(Q31)(Q32)로 제 3 도의 (e) 및 (f)에 도시된 바와 같이 상호 동기되는 펄스신호(PS11) (PS21)를 출력하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 1차 펄스신호와 그 1차 펄스신호를 이용하여 발생시킨 2차 펄스신호를 상호 동기시켜 출력하므로 펄스신호가 공급되는 각 제어부들의 동작이 동기되어 제어속도가 빠르게 되고, 오동작을 방지하게 되는 효과가 있다.

Claims (4)

  1. 입력되는 1차 펄스신호(PS1)에 따라 분주된 2차 펄스신호(PS2)를 발생하는 2차 펄스신호 발생부(1)와, 상기 1차 펄스신호(PS1)를 입력하여 이 신호보다 2배 높은 기준 펄스신호(REF)를 발생하는 기준 펄스신호 발생부(2)와, 상기 기준 펄스신호(REF)와 상기 1차 및 2차 펄스신호(PS1)(PS2)를 받아 상기 기준 펄스신호에 동기하여 상호 동기된 제1 및 제 2 펄스신호(PS11) (PS12)를 출력하는 동기 제어부(3)로 구성함을 특징으로 하는 동기회로.
  2. 제 1 항에 있어서, 2차 펄스신호 발생부(1)는 입력신호를 4분주시키기 위한 분주기인 것을 특징으로 하는 동기회로.
  3. 제 1 항에 있어서, 상기 기준 펄스신호 발생부(2)는, 1차 펄스신호(PS1)를 지연시키는 지연부(IV1내지 IV4)와, 상기 지연부의 출력신호와 1차 펄스신호(PS1)를 배타적 논리합하여 기준 펄스신호(REF)를 출력하는 익스클루시브 오아게이트(EOR)로 구성함을 특징으로 하는 동기회로.
  4. 제 1 항에 있어서, 상기 동기 제어부(3)는, 상기 기준 펄스신호(REF)를 각각의 클럭신호로 하고, 상기 1차 및 2차 펄스신호(PS1)(PS2)를 각각의 입력신호로 하여 상기 클록신호에 서로 동기된 펄스신호(PS11)(PS12)를 출력하는 제1 및 제2D형 플립플롭(31)(32)으로 구성함을 특징으로 하는 동기회로.
KR1019910001049A 1991-01-22 1991-01-22 동기회로 KR930008421B1 (ko)

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