KR970031357A - 소수배 시스템에 있어서 클록 동기 체계(clock synchronization scheme for fractional multiplication systems) - Google Patents

소수배 시스템에 있어서 클록 동기 체계(clock synchronization scheme for fractional multiplication systems) Download PDF

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Abstract

다중 시스템 클록 신호를 동기시키기 위한 회로는 시스템 클록 신호를 생성하기 위한 장치와, 상기 시스템 클록 신호를 수신하고 동기 신호를 생성하는 제 1 장치와, 상기 시스템 클록 신호 및 상기 동기 신호를 수신하는 하나 이상의 제 2 장치를 포함한다. 상기 제 2 장치들의 각각은 다중 시스템 클록 신호를 만들기 위해 상기 시스템 클록 신호를 배율하기 위한 장치와 상기 다중 시스템 클록 신호를 상기 동기 신호를 기반으로 하여 다른 제 2 장치에 의해 만들어진 다른 다중 시스템 클록 신호와 동기시키기 위한 장치를 포함한다.

Description

소수배 시스템에 있어서 클록 동기 체계(CLOCK SYNCHRONIZATION SCHEME FOR FRACTIONAL MULTIPLICATION SYSTEMS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3은 마스터 클록 동기 신호 발생기, 슬레이브 장치들, 시스템 클록 버스 및 소수배 버스를 포함하는 본 발명에 따른 시스템의 블록도.

Claims (20)

  1. 배율 시스템 클록 신호의 동기 회로에 있어서, 시스템 클록 신호를 발생하기 위한 수단과; 상기 발생 수단에 연결되어 작동하는, 상기 시스템 클록 신호를 수신하고 동기 신호를 발생시키기 위한 제 1 장치와; 상기 발생 수단 및 상기 제 1 장치에 연결되어 작동하는, 상기 시스템 클록 신호 및 동기 신호를 수신하되, 각각 배 클록 발생기 회로를 갖는 적어도 하나 이상의 제 2 장치로 구성되는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  2. 제 1 항에 있어서, 상기 배율 시스템 클록 회로는 제 1 및 제 2 논리 회로들과; 각 상기 제 1 및 제 2 논리회로 각각에 연결된 위상/주파수 검출기 회로와; 상기 위상/주파수 검출기 회로의 출력을 수신하여 상기 소수배의 시스템 클록 신호를 포함하는 상기 배율 시스템 클록 신호를 출력하기 위한 발진기 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  3. 제 2 항에 있어서, 상기 배 클록 발생기 회로에 연결되어 작동하는, 피드백 클록 신호를 출력하기 위한 클록 트리 분포 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  4. 제 3 항에 있어서, 상기 배 클록 발생기 회로에 연결되어 작동하는, 상기 피드백 클록 신호를 분주하는 수단 및 분주된 피드백 클록 신호를 상기 배 클록 발생기 회로에 출력하기 위한 수단을 구비한 분주기 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  5. 제 4 항에 있어서, 상기 제 1 논리 회로는 상기 시스템 클록 신호와 상기 동기 신호를 비교하기 위한 수단 및 상기 시스템 클록 신호가 미리 정해진 상태를 갖고 상기 동기 신호가 상기 미리 정해진 상태를 가질 때 제 1 펄스를 출력하기 위한 수단을 포함하고, 상기 제 2 논리 회로는 상기 분주된 피드백 클록 신호와 상기 배율 시스템 클록 신호를 비교하기 위한 수단 및 상기 분주된 피드백 클록 신호가 상기 미리 정해진 상태를 갖고 상기 배율 시스템 클록 신호가 상기 미리 정해진 상태를 가질 때 제 2 펄스를 출력하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  6. 제 5 항에 있어서, 상기 위상/주파수 검출기 회로는 상기 제 1 펄스와 상기 제 2 펄스를 비교하기 위한 수단 및 상기 제 1 펄스 및 제 2 펄스가 실질적으로 동시에 발생되도록 하고 상기 배율 시스템 클록 신호가 상기 적어도 하나의 제 2 장치의 다른 것들의 다른 배율 시스템 클록 신호들과 동기되도록 상기 발진기 회로를 제어하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  7. 제 2 항에 있어서, 상기 제 1 및 제 2 논리 회로는 각각 앤드(AND) 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  8. 제 2 항에 있어서, 상기 배 클록 발진기 회로는 상기 발진기 회로와 상기 위상/주파수 검출기 회로에 연결되어 작동하는 저역 통과 필터를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  9. 제 4 항에 있어서, 상기 분주기 회로는 다수의 래치 회로를 더 포함하고, 상기 피드백 클록 신호상에 다수의 분주 기능을 수행하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  10. 제 1 항에 있어서, 상기 제 1 장치는 (1) 제 3 논리 회로 및 제 4 논리 회로들과; (2) 상기 제 3 논리 회로 및 제 4 논리 회로들 각각에 연결된 제 2 위상/주파수 검출기 회로와; (3) 상기 제 2 위상/주파수 검출기 회로의 출력을 수신하기 위한 제 2 발진기 회로를 구비한 제 2 배 클록 발생기 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  11. 배율 시스템 클록 신호의 동기 회로에 있어서, 시스템 클록 신호를 발생하기 위한 수단과; 상기 발생 수단에 연결되어 작동하는, 상기 시스템 클록 신호를 수신하고 동기 신호를 발생시키기 위한 제 1 장치와; 상기 발생 수단 및 상기 제 1 장치에 연결되어 작동하는, 상기 시스템 클록 신호 및 상기 동기 신호를 수신하되, 그 각각은 (1) 상기 발생 수단에 연결되어 작동하는, 상기 배율 시스템 클록 신호를 생성하기 위해 상기 시스템 클록 신호를 배율하기 위한 수단과; (2) 상기 동기 신호를 기반으로 하여, 상기 배율 시스템 클록 신호를 동기화하기 위한 수단을 구비한 상기 적어도 하나 이상의 제 2 장치를 포함하며, 상기 동기화하기 위한 수단은 상기 배율 시스템 클록 신호를 상기 적어도 하나의 제 2 장치에 의해 생성된 상기 배율 시스템 클록 신호 각각에 동기시키는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  12. 제 11 항에 있어서, 상기 제 1 장치는, 상기 발생 수단에 연결되어 작동하는, 상기 배율 시스템 클록 신호를 발생하도록 상기 시스템 클록 신호를 배율하기 위한 제 2 배율 수단과; 상기 동기 신호를 기반으로 하여, 상기 배율 시스템 클록 신호를 상기 적어도 하나 이상의 제 2 장치에 의해 발생된 상기 배율 시스템 클록 신호 각각에 동기시키기 위한 제 2 동기 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  13. 제 11 항에 있어서, 상기 동기 수단은 배 클록 발생기 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  14. 제 11 항에 있어서, 상기 배율 시스템 클록 신호는 비-정수(non-integer)로 배율되는 상기 시스템 클록 신호를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  15. 제 11 항에 있어서, 상기 제 2 장치에 연결된 클록 트리 분포 회로를 더 포함하고, 상기 배율 수단은 상기 배율 시스템 클록 신호를 상기 클록 트리 분포 회로에 출력하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  16. 제 15 항에 있어서, 상기 클록 트리 분포 회로에 의한 피드백 클록 신호 출력과; 상기 피드백 클록 신호의 일련의 분주 결과를 포함하는 분주된 피드백 클록 신호를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  17. 제 16 항에 있어서, 상기 동기 수단은, 제 1 및 제 2 논리 회로들과; 상기 제 1 및 제 2 논리회로들 각각에 연결되어, 상기 배율 시스템 클록 신호를 변화시키기 위한 수단과; 상기 클록 트리 분포 회로에 연결되어, 상기 피드백 클록 신호를 분주하고, 분주된 피드백 클록 신호를 출력하는 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  18. 제 17 항에 있어서, 상기 제 1 논리 회로는 상기 시스템 클록 신호와 상기 동기 신호를 비교하기 위한 제 1 비교 수단을 포함하고, 상기 제 2 논리 회로는 상기 피드백 클록 신호 및 상기 분주된 피드백 클록 신호를 비교하기 위한 제 2 비교 수단을 포함하며, 상기 변화 수단은 상기 제 1 비교 수단 및 상기 제 2 비교 수단을 기반으로 하여 상기 배율 시스템 클록 신호의 주파수 및 위상을 조정하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
  19. 시스템 클록 신호를 발생시키는 시스템내 클록 신호들의 동기 방법에 있어서, 제 1 장치와, 상기 제 1 장치에 연결되어 작동하되, 각각이 상기 시스템 클록 신호에 대응하는 제 1 배율 시스템 클록 신호 및 상기 시스템 클록 신호를 제외한 소정의 신호에 대응하는 제 2 배율 시스템 클록 신호를 발생시키기 위한 수단을 포함한 적어도 하나의 제 2 장치를 구비한 시스템에서 클록 신호들의 동기 방법에 있어서, 상기 제 2 장치 각각에 대해; 상기 시스템 클록 신호와 동기 신호를 입력하는 단계와, 상기 제 l 배율 시스템 클록 신호와 상기 제 2 배율 시스템 클록 신호 중의 하나를 포함하는 장치 배율 시스템 클록 신호를 발생시키기 위해 상기 시스템 클록 신호를 배율하는 단계와; 상기 장치 배율 시스템 클록 신호를 클록 트리 분배 회로에 출력하는 단계와; 상기 장치 배율 시스템 클록 신호가 상기 시스템 클록 신호에 대응하는지 여부를 판단하는 단계와; 상기 제 2 배율 시스템 클록 신호를 발생하는 단계와; 상기 판단 단계를 기반으로 하여, 장치 배율 시스템 클록 신호 각각을 상기 적어도 하나 이상의 제 2 창치의 다른 것들의 다른 장치 배율 시스템 클록 신호들과 동기시키기 위해 상기 장치 배율 시스템 클록 신호를 조정하는 단계를 포함하는 것을 특징으로 하는 시스템내 클록 신호들의 동기 방법.
  20. 제 19 항에 있어서, 상기 판단 단계는, 상기 클록 트리 분포 회로로부터 피드백 클록 신호를 입력받는 단계와; 분주된 피드백 클록 신호를 발생시키기 위해 상기 피드백 클록 신호를 분주하는 단계와; 상기 장치 배 클록 신호와 상기 분주된 피드백 클록 신호를 비교하고, 상기 시스템 클록 신호와 상기 동기 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 시스템내 클록 신호들의 동기 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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