CN101751068B - 一种同步时钟产生电路和方法 - Google Patents
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Abstract
本发明实施例公开了一种时钟同步电路和方法，在已有2倍频时钟和3倍频时钟的基础上，利用同步时钟产生模块、分频模块、多个寄存器和时钟比较模块实现频率比为3∶2∶1的三项时钟的同步，技术方案简单而容易实现，得到的电路健壮性较好且复位信号简单。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种同步时钟产生电路和方法。
背景技术
一个SoC(System on Chip，片上系统)系统工作时通常要用到不同的时钟域，而不同的时钟域通常可工作在两种模式，即同步模式和异步模式。如果系统中的触发器由时钟的上升沿触发，则在同步模式中，不同时钟的上升沿在某一时刻能够对齐，从而保证不同时钟域的逻辑单元能够同步进行信息交互；而在异步模式中，不同时钟的上升沿无需对齐，使得不同时钟域的逻辑单元间的信息交互变得复杂。因此，在SoC系统中，由系统总线相连的各个时钟域总是尽可能工作在同步模式下，能够工作在同步模式的两个时钟信号通常是整数倍关系且它们的上升沿能够对齐。如果我们把时钟信号的上升沿时刻作为零相位时刻，两个同步时钟还需要的一个同步指示信号来指示两个时钟的同步时刻，即两个时钟零相位对齐的时刻，以保证不同时钟域在同步时刻进行信息交互。
如果一个SoC系统中存在三个时钟域，它们的工作频率之比为3∶2∶1，这就要求系统生成频率之比为3∶2∶1的三个时钟，且这三项时钟能同步工作。现有技术通常利用一个6倍频时钟直接分频产生3倍频、2倍频和1倍频时钟来解决这一问题。
现有技术至少存在以下缺点：由于SoC系统工作时钟的频率通常都比较高，往往需要一个频率很高的时钟来分频，例如要产生频率为600MHz、400MHz、200MHz的三项同步时钟，至少需要一个1.2GHz的时钟来进行分频，产生如此高频率的时钟比较困难，而且该方法对复位信号要求比较严格，又需要额外生成同步指示信号，系统比较复杂。
发明内容
本发明实施例的目的在于提供一种同步时钟产生电路和方法，以实现频率比为3∶2∶1的三项时钟的同步，减轻由分频实现时钟信号同步所引起的时钟系统复杂的问题。
根据本发明的一实施例，提供一种同步时钟产生电路，包括：同步时钟产生模块、分频模块、第一寄存器、第二寄存器、第三寄存器和时钟比较模块；
所述同步时钟产生模块用于产生彼此同步的3倍频时钟信号和2倍频时钟信号；
所述分频模块，接收3倍频时钟信号，产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号；
所述第一寄存器、所述第二寄存器和所述第三寄存器分别具有驱动端、数据输入端、数据输出端；
所述第一寄存器驱动端输入所述2倍频时钟信号，所述第一寄存器数据输入端输入所述1.5倍频时钟信号；
所述时钟比较模块用于实现异或非门功能，具有至少2个输入端和1个输出端，时钟比较模块的2个输入端分别接第一寄存器的数据输入端和第一寄存器的数据输出端；
所述第二寄存器驱动端用于接收同步时钟产生模块产生的3倍频时钟信号或2倍频时钟信号，所述第二寄存器的数据输入端用于接收所述时钟比较模块的输出端产生的信号；
所述第三寄存器的驱动端用于接收同步时钟产生模块产生的2倍频时钟信号，所述第三寄存器的数据输入端接收所述第二寄存器数据输出端产生的信号，根据所述第三寄存器的驱动端和所述第三寄存器的数据输入端接收的信号，所述第三寄存器的数据输出端产生与所述3倍频时钟信号和2倍频时钟信号彼此同步的1倍频时钟信号。
根据本发明的又一实施例，提供一种同步时钟产生方法，包括如下步骤：
产生彼此同步的3倍频时钟信号和2倍频时钟信号；
根据3倍频时钟信号，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号；
根据所述1.5倍频时钟信号和2倍频时钟信号，产生与所述1.5倍频时钟反向同步的0.5倍频时钟；
根据所述1.5倍频时钟和所述0.5倍频时钟，产生一个单倍频指示信号；
根据所述单倍频指示信号和所述2倍频时钟信号或根据所述单倍频指示信号和所述3倍频时钟信号，产生频率为单倍频的同步指示信号，根据所述同步指示信号与所述2倍频时钟信号生成与所述3倍频时钟信号和所述2倍频时钟信号同步的1倍频时钟信号。
根据对上述技术方案的描述，本发明实施例有如下优点：通过提供一种同步时钟产生电路和方法，生成同步的1倍频时钟信号、2倍频时钟信号和3倍频时钟信号，实现频率比为3∶2∶1的三项时钟的同步，技术方案简单而容易实现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种实现频率比为3∶2∶1的三项同步时钟产生电路的结构图；
图2是本发明实施例二提供的一种利用寄存器和非门实现分频模块的电路示意图；
图3是本发明实施例三提供的一种实现时钟比较模块的电路示意图；
图4是本发明实施例五提供的一种实现频率比为3∶2∶1的三项同步时钟产生电路的示意图；
图5是本发明的实施例五提供的一种实现频率比为3∶2∶1的三项同步时钟产生电路的内部各信号的时序图；
图6是本发明的实施例六提供的一种实现频率比为3∶2∶1的三项时钟同步的方法示意图。
具体实施方式
本发明的实施例通过一种简便的方法产生频率比为3∶2∶1的三项同步时钟以及2个同步指示信号。下面简单介绍一下时钟间的同步与反向同步的含义：对于将上升沿(或下降沿)作为触发沿的时钟，时钟间的同步是指时钟的上升沿(或下降沿)能够在某一时刻对齐；一个时钟与另一个时钟间的反向同步是指一个时钟的上升沿与另一时钟的下降沿能够在某一时刻对齐。以下实施例以时钟的上升沿作为触发沿进行说明；将频率比为3∶2∶1的三项同步时钟分别称为3倍频时钟、2倍频时钟和1倍频时钟，分别用CLK_3X、CLK_2X、CLK_1X表示；所述2个同步指示信号分别用于指示2倍频时钟和1倍频时钟的同步时刻以及3倍频时钟和1倍频时钟的同步时刻，简称为第一同步指示信号和第二同步指示信号，分别用CLKEN_1和CLKEN_2表示。所述3倍频时钟、2倍频时钟和1倍频时钟的同步意味着这三项时钟的上升沿在某一时刻是对齐的。这里同时对下文中的寄存器进行说明，下文所述的寄存器是一个D触发器，包括驱动端、数据输入端与数据输出端；所述驱动端用于输入驱动信号，当驱动信号是上升沿时，寄存器被触发，寄存器输出端输出的信号值等于输入端此时的信号值；当驱动信号不是上升沿时寄存器不会被触发，无论输入信号怎样变化，输出信号都不变。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要注意的是，本发明实施例仅用于描述本发明而不用于限定本发明。
图1是本发明实施例一提供的一种实现频率比为3∶2∶1的三项同步时钟产生电路的结构图，所述三项同步时钟产生电路包括：同步时钟产生模块11、分频模块12、第一寄存器13、时钟比较模块14、至少1个第二寄存器15和第三寄存器16，其中：
所述同步时钟产生模块11用于产生彼此同步的3倍频时钟信号和2倍频时钟信号；
所述分频模块12，接收3倍频时钟信号，产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号；
所述第一寄存器13、所述第二寄存器15和所述第三寄存器16分别具有驱动端、数据输入端、数据输出端；
所述时钟比较模块14用于实现异或非功能，具有至少2个输入端和1个输出端，时钟比较模块14的2个输入端分别接第一寄存器13的数据输入端和第一寄存器13的数据输出端；
所述第一寄存器13驱动端输入所述2倍频时钟信号，所述第一寄存器13数据输入端输入所述1.5倍频时钟信号；
所述第二寄存器15驱动端用于接收同步时钟产生模块产生的3倍频时钟信号或2倍频时钟信号，所述第二寄存器15的数据输入端用于接收所述时钟比较模块14的输出端产生的信号；由于本实施例中存在至少一个第二寄存器15，它们可分别用于接收3倍频时钟信号或2倍频时钟信号，本实施例的图1中仅显示了一个第二寄存器15，其驱动端接收的是同步时钟产生模块11产生的3倍频时钟信号，用于接收2倍频时钟信号的第二寄存器15在图1中未画出，这样是为了使附图更加清楚；
所述第三寄存器16的驱动端用于接收同步时钟产生模块11产生的2倍频时钟信号，所述第三寄存器16的数据输入端接收所述第二寄存器15数据输出端产生的信号，根据所述第三寄存器16的驱动端和所述第三寄存器16的数据输入端接收的信号，所述第三寄存器16的数据输出端产生与所述3倍频时钟信号和2倍频时钟信号彼此同步的1倍频时钟信号。
本实施例一的同步时钟产生电路可产生与2倍频时钟和3倍频时钟同步的1倍频时钟，电路结构简单、容易实现且不需要复杂的复位信号；同时该电路健壮性较好，能在出现错误后自动恢复正常工作状态。
图2是本发明实施例二提供的一种利用寄存器和非门实现分频模块的电路示意图，该分频模块包括：第四寄存器21和非门22；
所述第四寄存器21的驱动端用于作为分频模块的输入端，用于接收3倍频时钟信号；第四寄存器21的数据输入端与所述非门22的输出端相连；第四寄存器21的数据输出端作为所述分频模块的输出端，并与所述非门22的输入端相连，用于产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号。
本实施例公说明了一种利用寄存器和非门实现分频功能的分频模块，电路结构简单、容易实现；可以理解所述分频模块如果用其它相对复杂的分频电路也能实现同样的功能。
图3是本发明实施例三提供的一种实现时钟比较模块的电路示意图，所述时钟比较模块可以利用异或门31和非门32组成；所述异或门31的输入端作为时钟比较模块的输入端，所述异或门31的输出端连接所述非门32的输入端；非门32的输出端用于作为时钟比较模块的输出端。通过这种连接，所述时钟比较模块能实现异或非功能。
本实施例介绍了一种实现时钟比较模块的电路以用于实现异或非功能，结构简单、容易实现；可以理解，所述时钟比较模块也可用一个异或非门或者其它结构稍为复杂的电路来实现异或非功能。
本发明实施例四公开了一种实现同步时钟产生模块的电路，所述同步时钟产生模块是一个锁相环。可以理解该锁相环可以是数字锁相环或模拟锁相环，是一种较为简单的生成同步三倍频时钟信号和二倍频时钟信号的电路。利用分频或其它方式产生同步三倍频时钟信号和二倍频时钟信号的电路也可被用于作为该同步时钟产生模块。
图4是本发明实施例五提供的一种实现频率比为3∶2∶1的三项同步时钟产生电路的示意图，所述三项同步时钟产生电路包括：锁相环41、第一寄存器42、至少1个第二寄存器43、第三寄存器44、异或非门45、第四寄存器46和非门47。
所述锁相环41，用于产生彼此同步的3倍频时钟信号和2倍频时钟信号。
所述第一寄存器42，其数据输入端连接第四寄存器46的数据输出端，其驱动端连接锁相环41产生的2倍频时钟信号，其数据输出端连接异或非门45的一个输入端。
所述异或非门45的另一个输入端连接第四寄存器46的数据输出端，其输出端连接第二寄存器43的数据输入端。
所述第二寄存器43的驱动端连接锁相环41产生的2倍频时钟信号或3倍频时钟信号，其输出端产生第一同步指示信号CLKEN_1或第二同步指示信号CLKEN_2。
所述第三寄存器44的数据输入端连接第二寄存器43的数据输出端，其驱动端连接锁相环41产生的2倍频时钟信号，其输出端产生与2倍频时钟信号和3倍频时钟信号同步的1倍频时钟信号。
所述第四寄存器46驱动端连接锁相环41产生的3倍频时钟信号，其数据输出端连接非门47的输入端。
所述非门47的输出端连接第四寄存器46的数据输入端。
在上述电路中利用锁相环41产生彼此同步的3倍频时钟信号与2倍频时钟信号，3倍频时钟信号经过第四寄存器46和非门47分频后产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号，下面仅以3倍频时钟信号和1.5倍频时钟信号同步为例进行分析，3倍频时钟信号和1.5倍频时钟信号反向同步的情况的分析方法与此类似。
假定1.5倍频时钟CLK_3X_DIV2与CLK_2X和CLK_3X同步，该实现频率比为3∶2∶1的三项同步时钟产生电路的内部各信号的时序图如图5所示。1.5倍频时钟CLK_3X_DIV2与CLK_2X经过第一寄存器后产生一个寄存信号，即CLK_2X_CAP，所述CLK_2X_CAP实际上是0.5倍频时钟，其与CLK_3X_DIV2、CLK_2X和CLK_3X三者反向同步。1.5倍频时钟CLK_3X_DIV2和CLK_2X_CAP经过异或非门45进行异或非处理后产生一个单倍频指示信号，即CLKEN_PRE，所述CLKEN_PRE信号是频率为单倍频而占空比为1∶2的一个信号，其高电平指示出了CLK_2X的零相位和CLK_3X的180度相位(即时钟的下降沿)对齐的时刻，其低电平指示出了CLK_2X和CLK_3X的零相位对齐的时刻。
单倍频指示信号CLKEN_PRE被输入第二寄存的数据输入端，正如上文提到的，所述第二寄存器驱动端可用于接收同步时钟产生模块产生的3倍频时钟信号或2倍频时钟信号。当第二寄存器驱动端接收的是2倍频时钟信号CLK_2X时，第二寄存器数据输出端输出的是第一同步指示信号CLKEN_1，该第一同步指示信号可用于指示2倍频时钟和1倍频时钟的同步时刻，是一个频率为单倍频而占空比为1∶1的信号，其实际上就是CLK_2X和CLK_3X的反向同步时钟。当第二寄存器驱动端接收的是3倍频时钟信号CLK_3X，第二寄存器数据输出端输出的是第二同步指示信号CLKEN_2，该第二同步指示信号可用于指示3倍频时钟和1倍频时钟的同步时刻，是一个频率为单倍频而占空比为1∶2的信号。将CLKEN_1或CLKEN_2输入第三寄存器生成的就是与2倍频时钟信号和3倍频时钟信号同步的1倍频时钟信号。
上述分析得到的CLKEN_1的下降沿与CLK_2X的上升沿是对齐的，但由于在实际工作中CLKEN_1信号会产生一定的延迟，造成CLKEN_1信号的高电平恰好对应CLK_2X的上升沿，从而能够指示出CLK_2X与CLK_1X的同步时刻。如果对CLKEN_1信号进行延时处理也能达到上述效果。CLKEN_2的工作原理与CLKEN_1相同，这里不再赘述。
本实施例的同步时钟产生电路可产生与2倍频时钟和3倍频时钟同步的1倍频时钟，电路结构简单、容易实现且不需要复杂的复位信号；同时该实施例还公开了产生指示2倍频时钟与1倍频时钟的同步时刻的第一同步指示信号和产生指示3倍频时钟与1倍频时钟的同步时刻的第二同步指示信号，用于指示3倍频时钟信号、2倍频时钟信号和1倍频时钟信号的同步时刻；该电路健壮性较好，能在出现错误后自动恢复正常工作状态。
上述实施例中采用的是由时钟上升沿触发的寄存器，如果采用由时钟下降沿触发的寄存器也能达到同样的效果。本领域的技术人员可以对上述实施例进行各种改动而不脱离本发明的精神和范围。
图6是本发明的实施例六提供的一种实现频率比为3∶2∶1的三项时钟同步的方法示意图，此方法具体包括：
步骤61：产生彼此同步的3倍频时钟信号和2倍频时钟信号；该步骤可具体包括：通过数字锁相环或模拟锁相环产生彼此同步的3倍频时钟信号和2倍频时钟信号。
步骤62：根据3倍频时钟信号，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号；该步骤可具体包括：对3倍频时钟信号进行2分频，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号。
步骤63：根据所述1.5倍频时钟信号和2倍频时钟信号，产生与所述1.5倍频时钟反向同步的0.5倍频时钟。
步骤64：根据所述1.5倍频时钟和所述0.5倍频时钟，产生一个单倍频指示信号；该步骤可具体包括：对所述1.5倍频时钟和所述0.5倍频时钟进行异或非处理产生一个单倍频指示信号。
步骤65：根据所述单倍频指示信号和所述2倍频时钟信号，产生频率为单倍频且与2倍频时钟和3倍频时钟反向同步的第一同步指示信号。
步骤66：根据所述单倍频指示信号和所述3倍频时钟信号，产生频率为单倍频且下降沿与3倍频时钟信号上升沿对齐第二同步指示信号。
步骤67：根据所述第一同步指示信号与所述2倍频时钟信号生成与所述3倍频时钟信号和所述2倍频时钟信号同步的1倍频时钟信号，或根据所述第二同步指示信号与所述2倍频时钟信号生成与所述3倍频时钟信号和所述2倍频时钟信号同步的1倍频时钟信号。
本实施例介绍了产生同步1倍频、2倍频与3倍频时钟信号和两个时钟同步指示信号的方法，从而实现频率比为3∶2∶1的三项时钟间的同步，方法简单且容易实现。
综上所述，本发明实施例提供一种时钟同步电路和方法，实现频率比为3∶2∶1的三项时钟之间的同步，技术方案简单而容易实现，得到的电路健壮性较好，能在出现错误后自动恢复正常工作状态，复位信号简单。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。
以上所述仅为本发明的几个实施例，本领域的技术人员依据申请文件公开的内容可以对本发明进行各种改动或变型而不脱离本发明的精神和范围。
Claims (10)
1.一种同步时钟产生电路，其特征在于，包括：同步时钟产生模块、分频模块、第一寄存器、第二寄存器、第三寄存器和时钟比较模块；
所述同步时钟产生模块用于产生彼此同步的3倍频时钟信号和2倍频时钟信号；
所述分频模块，接收3倍频时钟信号，产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号；
所述第一寄存器、所述第二寄存器和所述第三寄存器分别具有驱动端、数据输入端、数据输出端；
所述第一寄存器驱动端输入所述2倍频时钟信号，所述第一寄存器数据输入端输入所述1.5倍频时钟信号；
所述时钟比较模块用于实现异或非门功能，具有至少2个输入端和1个输出端，时钟比较模块的2个输入端分别接第一寄存器的数据输入端和第一寄存器的数据输出端；
所述第二寄存器驱动端用于接收同步时钟产生模块产生的3倍频时钟信号或2倍频时钟信号，所述第二寄存器的数据输入端用于接收所述时钟比较模块的输出端产生的信号；
所述第三寄存器的驱动端用于接收同步时钟产生模块产生的2倍频时钟信号，所述第三寄存器的数据输入端接收所述第二寄存器数据输出端产生的信号，根据所述第三寄存器的驱动端和所述第三寄存器的数据输入端接收的信号，所述第三寄存器的数据输出端产生与所述3倍频时钟信号和2倍频时钟信号彼此同步的1倍频时钟信号。
2.如权利要求1所述的电路，其特征在于，所述同步时钟产生模块为锁相环。
3.如权利要求1所述的电路，其特征在于，所述分频模块包括：第四寄存器和非门；
所述第四寄存器的驱动端作为分频模块的输入端，用于接收3倍频时钟信号；第四寄存器的数据输入端与所述非门的输出端相连；第四寄存器的数据输出端作为所述分频模块的输出端，并与所述非门的输入端相连，用于产生与3倍频时钟信号同步或反向同步的1.5倍频时钟信号。
4.如权利要求1所述的电路，其特征在于，所述第二寄存器驱动端用于接收同步时钟产生模块产生的2倍频时钟信号时，第二寄存器数据输出端产生第一同步指示信号，所述第一同步指示信号用于指示所述2倍频时钟信号和所述1倍频时钟信号的同步时刻。
5.如权利要求1所述的电路，其特征在于，所述第二寄存器驱动端用于接收同步时钟产生模块产生的3倍频时钟信号时，第二寄存器数据输出端产生第二同步指示信号，所述第二同步指示信号用于指示所述3倍频时钟信号和所述1倍频时钟信号的同步时刻。
6.如权利要求1所述的电路，其特征在于，所述时钟比较模块为异或非门。
7.一种同步时钟产生方法，其特征在于，包括如下步骤：
产生彼此同步的3倍频时钟信号和2倍频时钟信号；
根据3倍频时钟信号，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号；
根据所述1.5倍频时钟信号和2倍频时钟信号，产生与所述1.5倍频时钟信号反向同步的0.5倍频时钟信号；
根据所述1.5倍频时钟信号和所述0.5倍频时钟信号，产生一个单倍频指示信号；
根据所述单倍频指示信号和所述2倍频时钟信号或根据所述单倍频指示信号和所述3倍频时钟信号，产生频率为单倍频的同步指示信号，根据所述同步指示信号与所述2倍频时钟信号生成与所述3倍频时钟信号和所述2倍频时钟信号同步的1倍频时钟信号。
8.如权利要求7所述的方法，其特征在于，所述产生彼此同步的3倍频时钟信号和2倍频时钟信号包括以下步骤：通过数字锁相环或模拟锁相环产生彼此同步的3倍频时钟信号和2倍频时钟信号。
9.如权利要求7所述的方法，其特征在于，所述根据3倍频时钟信号，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号包括以下步骤：对3倍频时钟信号进行2分频，产生与所述3倍频时钟信号同步或反向同步的1.5倍频时钟信号。
10.如权利要求7所述的方法，其特征在于，所述根据所述1.5倍频时钟信号和所述0.5倍频时钟信号，产生一个单倍频指示信号包括以下步骤：对所述1.5倍频时钟信号和所述0.5倍频时钟信号进行异或非处理产生一个单倍频指示信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008102183707A CN101751068B (zh) | 2008-12-09 | 2008-12-09 | 一种同步时钟产生电路和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008102183707A CN101751068B (zh) | 2008-12-09 | 2008-12-09 | 一种同步时钟产生电路和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101751068A CN101751068A (zh) | 2010-06-23 |
| CN101751068B true CN101751068B (zh) | 2012-04-04 |
Family
ID=42478126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008102183707A Active CN101751068B (zh) | 2008-12-09 | 2008-12-09 | 一种同步时钟产生电路和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101751068B (zh) |
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|---|---|
| CN101751068A (zh) | 2010-06-23 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
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