CN103364602B - 一种可产生多路同步时钟的示波器 - Google Patents

Abstract

一种可产生多路同步时钟的示波器，包括一个时钟产生模块，一个控制处理模块，两个模数转换器，在所述控制处理模块的触发同步信号输出端和所述两个模数转换器的同步输入引脚之间还具有一个高速触发模块和一个第一时钟扇出模块，所述时钟产生模块输出一个与采样时钟信号同相位的同步时钟信号给高速触发模块的时钟输入端，所述控制处理模块的触发同步信号输出端输出一个触发同步信号给高速触发模块的数据输入端，所述高速触发模块输出一个快沿同步信号给第一时钟扇出模块，所述第一时钟扇出模块将所述快沿同步信号分为两路，分别输出给两个模数转换器的同步输入引脚。本发明提供的示波器不需要采样时钟停止输入即可实现模数转换器的同步。

Description

一种可产生多路同步时钟的示波器

技术领域

本发明涉及测量、测试技术领域，特别是涉及一种数字示波器，特别是一种可产生多路同步时钟的示波器。

背景技术

在数字示波器中，经常需要多个模数转换器(英文简称ADC)同时采样某一个输入信号，进行交织采样，以提高采样率。或者有多个输入信号，需要多个模数转换器分别同时对多个输入信号进行采样，保证多个信号的采样相位一致。

随着对数字示波器需求的采样频率越来越高，其内部模数转换器的采样频率也越来越高，而且数字示波器一般包含多个信号输入通道，常见的有2通道输入和4通道输入示波器。这就需要多个模数转换器分别对输入的多个信号同时采样，然后对多路采样后的数字信号再进行处理。多个模数转换器对多个输入信号进行采样的难点是让多个模数转换器完全同步，保证多个输入信号能被同时采样，这样示波器才能准确的反应多路信号的相位关系。

高速模数转换器，特别是采样率达到500MHz以上时，一般会将数据解复用成多组输出和采用上下沿同步(DDR)方式，以降低输出数据的速率，降低输出数据的同步时钟的速率，才能使得模数转换器输出的数据能够被FPGA等处理芯片接收。例如，5GHz采样率的模数转换器，可以采用8组输出数据，采用DDR方式，即采样8次，输出1次，在同步时钟的上下沿时均输出数据，这样就可以将输出数据的频率降低到5GHz/8/2＝312.5MHz，已经满足一般FPGA的输入速率要求。

由于输出数据的同步时钟是由采样时钟分频而来，每次模数转换器开始工作时，在采样时钟的哪个沿开始分频存在不确定性，导致了多个模数转换器输出数据的同步时钟的相位关系无法确定，进而会导致对多个模数转换器采样数据的先后判断错误，使示波器各个通道的波形的相位发生错误，各个通道的延时不一致，观察不到正确的波形数据。

因此，在具有多个模数转换器的示波器中，必须要实现多个模数转换器的同步。

现有技术中，申请号为200910237778.3的中国公开专利申请文件介绍了一种具有高速ADC芯片的示波器100，结合参考图1，所述示波器100包括两个ADC101、102，一个控制处理模块103，一个采样时钟产生模块104，一个时钟扇出缓冲模块105。

所述采样时钟产生模块104生成一路ADC采样频率要求的采样时钟，经过时钟扇出缓冲模块105的处理后分为两路相位频率完全一致的时钟CLK11、CLK12，这两路时钟CLK11、CLK12分别输出给ADC101和ADC102的采样时钟输入引脚CLK，作为采样时钟。所述ADC101和ADC102的数据输出D1、Dd1、D2、Dd2以及输出数据同步时钟DCLK1、DCLK2被连接到控制处理模块103。控制处理模块103具有一个复位脉冲使能控制端1031，分别连接到ADC101和ADC102的数据时钟复位引脚DCLK_RST；控制处理模块103还具有一个采样时钟使能控制端1032，连接到时钟扇出缓冲模块105的一个输入端ENABLE，用来控制所述时钟扇出缓冲模块105的采样时钟输出。

所述示波器100的工作原理如下：

上电工作后，默认时钟扇出缓冲模块105的输入端ENABLE的状态有效，时钟扇出模块105输出两路时钟CLK11、CLK12到ADC101和ADC102的采样时钟输入引脚CLK，作为ADC101和102的采样时钟；控制处理模块103通过复位脉冲使能控制端1031输出默认无效的复位脉冲给ADC101和102的数据时钟复位引脚DCLK_RST，ADC101、102上电复位输出，此时两个ADC101、102的输出数据可能不同步。然后开始复位同步两个ADC101、102，控制处理模块103通过复位脉冲使能控制端1031先置复位脉冲输出有效，ADC101、102进入复位状态，再通过采样时钟使能控制端1032使输入端ENABLE的状态无效，控制时钟扇出缓冲模块105暂停输出，时钟暂停总的时间＜50ns。采样时钟延时时间T1，T1应大于ADC101、102需要的复位脉冲和时钟边沿的保持时间Trh，然后通过复位脉冲使能控制端1031设置复位脉冲无效，ADC101、102退出复位状态，延时时间T2，T2应大于ADC101、102需要的复位脉冲和时钟边沿的建立时间Trs，然后设置时钟扇出缓冲模块105的输入端ENABLE的状态有效，恢复时钟输出，ADC101、102完成输出数据时钟的复位，此后延迟固定的Tod，使得数据时钟DCLK和采样时钟CLK同步。

所述示波器100是利用ADC在采样时钟停止50ns内还能够正常工作的性质，实质是利用ADC内部的耦合电容和偏置电阻在外部采样时钟停止时，能够让ADC内部的采样时钟持续一段时间，来实现让将采样时钟停止，进而进行同步，然后再恢复采样时钟，从而达到同步的目的。

但是，上述现有技术受制于ADC内部的耦合电容和偏置电阻，在采样时钟停止输入的时间内，所述耦合电容和偏置电阻来维持的ADC内部的采样时钟和真实的采样时钟并不完全一致，时钟质量会变差，甚至时钟持续时间不够长而消失；特别是对于采样率在5GHz以上的高采样率ADC，上述现有技术中通过耦合电容和偏置电阻来维持的采样时钟质量更差，会造成ADC采样数据不真实，甚至ADC不能正常工作。

总之，现有技术存在如下问题：为了使两个ADC同步，需要采样时钟停止一段时间，在停止的这段时间里，现有技术无法保证ADC正常工作。

发明内容

为了解决上述问题，本发明提供了一种可产生多路同步时钟的示波器。

本发明所述的可产生多路同步时钟的示波器，包括：

一个时钟产生模块，一个控制处理模块，两个模数转换器，

所述时钟产生模块输出两路同相位同频率的采样时钟信号给所述两个模数转换器的时钟输入引脚，

所述控制处理模块的复位脉冲使能控制端输出一个复位信号分别给两个模数转换器的复位引脚，

所述每个模数转换器对输入信号进行采样，得到采样信号；

所述控制处理模块还具有一个触发同步信号输出端，所述每个模数转换器还具有一个同步输入引脚，在所述控制处理模块的触发同步信号输出端和所述两个模数转换器的同步输入引脚之间还具有一个高速触发模块和一个第一时钟扇出模块，

所述时钟产生模块还输出一个与所述采样时钟信号同相位的同步时钟信号给所述高速触发模块的时钟输入端，

所述控制处理模块的触发同步信号输出端输出一个触发同步信号给所述高速触发模块的数据输入端，

所述高速触发模块输出一个快沿同步信号给所述第一时钟扇出模块，

所述第一时钟扇出模块将所述快沿同步信号分为两路，分别输出给所述两个模数转换器的同步输入引脚。

本发明所述的示波器的高速触发模块利用和采样时钟同相位的同步时钟信号来同步控制处理模块给出的触发同步信号，产生与所述采样时钟信号同步的快沿同步信号，经过所述时钟扇出模块扇出为两路一样的快沿同步信号，然后发送给两个模数转换器；因此，所述两个模数转换器接收到的快沿同步信号与所述采样时钟信号存在固定的延时关系，且沿非常快，两个模数转换器通过该快沿同步信号确定分频的起始时间，进而确定输出数据同步时钟的相位，达到了模数转换器同步的目的，不需要停止采样时钟。

作为一种举例说明，本发明所述的示波器中，所述高速触发模块由D触发器构成。

作为又一种举例说明，本发明所述的示波器中，所述高速触发模块由一个D触发器构成，所述时钟产生模块输出的所述同步时钟信号给所述D触发器的时钟输入端，所述控制处理模块输出的触发同步信号给所述D触发器的数据输入端，所述D触发器的输出端输出所述快沿同步信号给所述第一时钟扇出模块。

作为又一种举例说明，本发明所述的示波器中，所述高速触发模块包括两个D触发器和一个第二时钟扇出模块；

所述第二时钟扇出模块将所述同步时钟信号分为相同的两路同步时钟信号，其中一路同步时钟信号输出给第一个D触发器的时钟输入端，另一路同步时钟信号输出给第二个D触发器的时钟输入端；

所述控制处理模块的触发同步信号输出给所述第一个D触发器的数据输入端，第一个D触发器的输出端连接到第二个D触发器的数据输入端，第二个D触发器的输出端输出所述快沿同步信号给所述第一时钟扇出模块。

作为又一种举例说明，本发明所述的示波器中，所述D触发器采用ECL逻辑的高速D触发器，因为输出数据的带宽很高，沿很快，易于实现。

作为又一种举例说明，本发明所述的示波器中，所述D触发器为MC100EP52。

作为又一种举例说明，本发明所述的示波器中，所述第一时钟扇出模块由时钟扇出器NB6L11S构成。

作为又一种举例说明，本发明所述的示波器中，所述第二时钟扇出模块由时钟扇出器NB6L11M构成。

作为又一种举例说明，本发明所述的示波器中，所述第一时钟扇出模块与所述两个模数转换器的同步输入引脚之间等距离。

作为又一种举例说明，本发明所述的示波器中，所述控制处理模块由一个FPGA芯片构成。

本发明提供的可产生多路同步时钟的示波器具有一高速触发模块，所述高速触发模块利用和采样时钟同相位的同步时钟信号来同步控制处理模块给出的触发同步信号，产生与所述采样时钟信号同步的快沿同步信号，经过所述时钟扇出模块扇出为两路一样的快沿同步信号，然后发送给两个模数转换器；因此，所述两个模数转换器接收到的快沿同步信号与所述采样时钟信号存在固定的延时关系，且沿非常快，两个模数转换器通过该快沿同步信号确定分频的起始时间，进而确定输出数据同步时钟的相位，达到了模数转换器同步的目的，不需要停止采样时钟，模数转换器采样数据真实。

附图说明

图1是本发明现有技术中示波器100的电路原理图；

图2是本发明的示波器200的电路原理图；

图3是本发明的示波器200中高速触发模块205和第一时钟扇出模块206的电路原理图；

图4是本发明的示波器200中高速触发模块205和第一时钟扇出模块206的又一电路原理图；

图5是本发明的示波器200中高速触发模块205和第一时钟扇出模块206的又一电路原理图；

图6是本发明的示波器200中第二时钟扇出模块2051的电路原理图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图2，本发明的实施例提供一种可产生多路同步时钟的示波器200，所述示波器200包括两个模数转换器201、202，一个控制处理模块203，一个时钟产生模块204，一个高速触发模块205，一个第一时钟扇出模块206。

所述时钟产生模块204输出两路同相位同频率的采样时钟信号CLK1和CLK2给所述两个模数转换器201和202的时钟输入引脚CLK_IN；

所述控制处理模块203的复位脉冲使能控制端2031输出一个复位信号a分别给两个模数转换器201、202的复位引脚RST；

所述控制处理模块203的触发同步信号输出端2032输出一个触发同步信号b给所述高速触发模块205的数据输入端；

所述时钟产生模块204还输出一个与所述采样时钟信号CLK1和CLK2同相位的同步时钟信号CLK3给所述高速触发模块205的时钟输入端；

所述高速触发模块205输出一个快沿同步信号c给所述第一时钟扇出模块206；

所述第一时钟扇出模块206将所述快沿同步信号c分为两路SYNC1和SYNC2，分别输出给所述两个模数转换器201和202的同步输入引脚SYNC；

所述模数转换器201和202对输入信号Vin1、Vin2进行采样，得到采样信号并输出。

示波器200的工作原理是：

所述时钟产生模块204产生两路同频率同相位的采样时钟信号CLK1和CLK2输出给两个模数转换器201和202的时钟输入引脚CLK_IN，分别作为两个模数转换器201和202的采样时钟，且保证CLK1和CLK2从时钟产生模块204至两个模数转换器201和202的时钟输入引脚CLK_IN之间等距离，使得两个模数转换器201和202接收到的采样时钟间没有延时或延时可以忽略不计，使得两个模数转换器201和202采样时刻一致。

示波器200工作时，控制处理模块203首先输出复位信号a到两个模数转换器201和202的复位引脚RST，复位模数转换器201和202内部的寄存器，然后还可以配置内存器和模数转换器的工作模式等，模数转换器201和202根据采样时钟信号CLK1和CLK2进行采样。

现今的模数转换器的采样率很高，例如可以达到GHz，它需要将采样得到的采样信号传输给控制处理模块(一般是FPGA芯片)做后续处理，但是FPGA芯片并不能接收如此高频率的采样信号和输出数据同步时钟，因此模数转换器内部会进行分频，输出数据同步时钟就是由采样时钟分频得到，因此需要确定模数转换器内部的采样时钟的分频的起始时间，使多片模数转换器分频的起始时间一致，保证多片模数转换器的输出数据同步时钟同相位。因此可以向模数转换器的同步输入引脚输入一个触发同步信号，模数转换器在所述触发同步信号的上升沿或下降沿开始进行分频，就可以确定分频的起始时间。而模数转换器对触发同步信号的上升沿和时序要求严格，需要的沿很快，且需要触发同步信号的上升沿或下降沿的时间小于采样时钟的半周期，因为如果上升时间或下降时间大于等于采样时钟的半周期，当模数转换器内部是上下沿触发时，无法判断时钟信号跳变在采样时钟的上升沿还是下降沿，会导致模数转换器判断同步时刻出错。

因此，所述控制处理模块203还输出一个触发同步信号b同步所述模数转换器201和202，所述触发同步信号b的上升时间或下降时间太长，由控制处理模块203的IO决定，例如为CMOS逻辑，产生的触发同步信号b的上升沿为几ns，不能满足模数转换器201和202的需求。因此，所述触发同步信号b首先输出给所述高速触发模块205，时钟产生模块204还产生一个与所述采样时钟信号CLK1和CLK2同相位的同步时钟信号CLK3，然后所述高速触发模块205利用同步时钟信号CLK3来同步触发同步信号b，高速触发模块205输出快沿同步信号c，所述快沿同步信号c经过同步时钟信号CLK3同步处理，上升或下降时间足够短，且所述快沿同步信号与所述采样时钟信号CLK1和CLK2也同步，然后经过第一时钟扇出模块206扇出为完全相同的两路信号SYNC1和SYNC2，再经过等距离的走线输出给两个模数转换器201和202的同步输入引脚SYNC，因此所述模数转换器201和202的同步输入引脚SYNC接收到的信号是与采样时钟信号CLK1和CLK2同步的快沿信号，具有固定的相位关系，存在一定的延时，延时是由时钟扇出模块206、高速触发模块205以及走线延时组成，完全满足模数转换器201和202对触发同步信号b的快沿和时序的要求。

所述两个模数转换器201和202的同步输入引脚SYNC接收到信号SYNC1和SYNC2后，同时在信号SYNC1和SYNC2的上升沿或同时在信号SYNC1和SYNC2的下降沿开始分频，即确定了输出数据同步时钟的相位，实现了模数转换器201和202的同步，而且不需要停止采样时钟。

下面进一步介绍示波器200的工作流程：

首先，示波器200开机上电后，控制处理模块203的复位脉冲使能控制端2031输出复位信号a到两个模数转换器201和202的复位引脚RST，复位模数转换器201、202内部的寄存器，还可以配置寄存器和模数转换器201、202的工作模式等。

然后，用户可以配置时基、存储深度等参数，并且示波器200根据所述配置得到时钟产生模块204输出的采样时钟信号CLK1和CLK2的频率，时钟产生模块204产生采样时钟信号CLK1和CLK2分别给两个模数转换器201、202的时钟输入引脚CLK_IN，两个模数转换器201、202分别根据采样时钟信号CLK1、CLK2对输入信号Vin1和Vin2进行采样；时钟产生模块204同时还输出同步时钟信号CLK3给高速触发模块205，同时控制处理模块203的触发同步信号输出端2032输出触发同步信号b给高速触发模块205，所述高速触发模块205利用同步时钟信号CLK3同步触发同步信号b，输出快沿同步信号c，所述第一时钟扇出模块206将所述快沿同步信号扇出为相同的两路SYNC1和SYNC2，然后经过等长得走线分别送给两个模数转换器201和202同步输入引脚SYNC。

所述控制处理模块203在每次用户配置时基、存储深度或者采样率后，都输出一次所述触发同步信号b，然后转换为快沿同步信号c给两个模数转换器201、202。

所述模数转换器201、202的同步输入引脚SYNC接收到信号SYNC1和SYNC2时，同时在SYNC1和SYNC2的上升沿或同时在SYNC1和SYNC2的下降沿开始分频，输出采样数据和采样数据同步时钟，实现了两个模数转换器201、202的同步，然后两个模数转换器201、202正常采样、输出采样数据和采样数据同步时钟，直到再次配置时基、存储深度、采样率等参数，再次进行上述同步的步骤。

作为一个举例说明，所述控制处理模块203由一个FPGA芯片构成，不仅可以产生复位信号a和触发同步信号b，还可以产生配置所述模数转换器201和202内部的寄存器的配置信号，还可以接收所述模数转换器201和202产生的采样信号以及输出数据同步时钟，以便示波器200对所述模数转换器201和202采样得到的采样信号进行进一步处理，此处不在赘述。

作为一种变形，所述控制处理模块203还可以由可编程逻辑器件CPLD构成，还可以由单片微处理器构成，还可以由CPU构成，等等。

作为一个举例说明，所述输入信号Vin1和Vin2是示波器200的两个独立通道接收的两路独立的信号，每一个模数转换器对一路输入信号进行采样。

作为一种变形，所述输入信号Vin1和Vin2还可以是同一路信号，此时两个模数转换器201和202对通过交织，对同一路输入信号进行采样，模数转换器交织采样是现有技术，此处不在赘述。

作为一个举例说明，所述时钟产生模块204可以由锁相环构成，可以由晶振构成，还可以由震荡电路等构成。所述时钟产生模块204可以产生三路完全一致的时钟信号，分别作为采样时钟信号CLK1、采样时钟信号CLK2和同步时钟信号CLK3；也可以产生两路完全一致的采样时钟信号CLK1、CLK2，然后再由其中的一路采样时钟信号扇出一路同步时钟信号CLK3。

需要说明的是，根据所述模数转换器201、202是差分模式或者单端模式，所述时钟产生模块204、高速触发模块205、第一时钟扇出模块206也对应采用差分模式或单端模式。

作为一个举例说明，结合参考图3，所述高速触发模块205包括一个第二时钟扇出模块2051和两个D触发器2052、2053，皆采用差分输入输出。

所述时钟产生模块204产生的同步时钟信号CLK3包括差分的两部分SYNC_CLK_N和SYNC_CLK_P，并输出给所述第二时钟扇出模块2051；所述第二时钟扇出模块2051将所述同步时钟信号SYNC_CLK_N和SYNC_CLK_P扇出为两路，其中一路为SYNC_CLK1_N、SYNC_CLK1_P，另一路为SYNC_CLK2_N、SYNC_CLK2_P，分别输出给两个D触发器2052和2053的时钟输入端和CLK。

所述控制处理模块203输出的触发同步信号b也包括差分的两部分SYNC_P和SYNC_N，输出给D触发器2052的数据输入端D、D触发器2052的输出端Q、分别输出经过D触发器2052触发的差分信号Q1_P、Q1_N给所述D触发器2053的数据输入端D、所述D触发器2053的输出端Q、分别输出经过D触发器2053触发的差分信号Q2_P、Q2_N作为快沿同步信号c，并输出给所述第一时钟扇出模块206。

所述第一时钟扇出模块206将所述快沿同步信号c扇出为两路，一路为ADC1_SYNC_P和ADC1S_YNC_N，作为信号SYNC1输出给所述模数转换器201的同步输入引脚SYNC；另一路为ADC2_SYNC_P和ADC2_SYNC_N，作为信号SYNC2输出给所述模数转换器202的同步输入引脚SYNC。

所述控制处理模块203输出的触发同步信号b为普通同步信号，沿比较慢，在D触发器2052、2053中经过同步时钟信号CLK3同步后，输出的是快沿同步信号c，快沿同步信号c的沿的速度可以满足所述模数转换器201、202的需求，且与所述采样时钟信号CLK1和CLK2同步。采用2个D触发器可以避免控制处理模块203输出的触发同步信号b的沿与所述同步时钟信号CLK3的沿一致，而导致D触发器出现竞争，进而导致D触发器输出状态不确定。

作为一种变形，结合参考图4，所述高速触发模块205也可以由一个D触发器构成，所述时钟产生模块204产生的同步时钟信号CLK3包括差分的两部分SYNC_CLK_N和SYNC_CLK_P，直接输出给D触发器的时钟输入端CLK和所述控制处理模块203输出的触发同步信号b也包括差分的两部分SYNC_P和SYNC_N，直接输出给D触发器的数据输入端D、而D触发器的输出端Q、直接输出经过D触发器触发的差分信号Q1_P、Q1_N作为快沿同步信号c，并输出给所述第一时钟扇出模块206。由于仅有一个D触发器，可能会产生竞争现象，导致输出状态不确定。

作为又一种变形，所述高速触发模块205也可以包括三个或三个以上的D触发器和一个第二时钟扇出模块，此时所述第二时钟扇出模块需要扇出与所述D触发器数量相同的多路同步时钟信号给每一个D触发器。

作为又一种变形，所述高速触发模块205也可以由JK触发器构成，也可以由RS触发器构成，也可以由T触发器构成。

进一步结合参考图5和图6，所述D触发器2052和2053采用ON Semiconductor公司的ECL逻辑的D触发器MC100EP52MNR4G，工作频率大于4GHz，输出信号的沿能达到120ps。所述第一时钟扇出模块206采用ON Semiconductor公司的NB6L11SMNG，所述第二时钟扇出模块2051采用ON Semiconductor公司的NB6L11M，他们的工作频率能够达到2GHz和4GHz，且NB6L11SMNG输出的信号的沿能够达到120ps。ECL逻辑为高速逻辑，高速逻辑D触发器的带宽高，沿很快，可以满足模数转换器的需求。

图6示出了第二时钟扇出模块2051采用NB6L11M的连接关系，同步时钟信号CLK3的两部分SYNC_CLK_N和SYNC_CLK_P分别连接到NB6L11M的引脚3和引脚2，NB6L11M的引脚1、4、5、7、8、13、16接VCC，NB6L11M引脚14、15、17接地，NB6L11M引脚6通过电容C3139接地，NB6L11M引脚9和10分别输出SYNC_CLK1_N、SYNC_CLK1_P给D触发器2052的引脚4和3，NB6L11M的引脚11和12分别输出SYNC_CLK2_N、SYNC_CLK2_P给另一个D触发器2053的引脚4和3。

图5示出了两个D触发器2052、2053采用MC100EP52MNR4G和第一时钟扇出模块206采用NB6L11SMNG的连接关系。所述D触发器2052的引脚1和2分别接收所述控制处理模块203输出的SYNC_P和SYNC_N，D触发器2052的引脚8连接VCC、引脚5和9接地，D触发器2052引脚6和7作为输出连接到D触发器2053的引脚2和1；D触发器2053的引脚8连接VCC、引脚5和9接地，D触发器2053的引脚6和7作为输出连接到第一时钟扇出模块206的引脚11和10；第一时钟扇出模块206的引脚5、13、14、15、16连接VCC，引脚7、8、17接地，引脚1、2、3、4分别输出信号ADC2_SYNC_N、ADC2_SYNC_P、ADC1_SYNC_N、ADC1_SYNC_P。

作为一种变形，所述D触发器2052、2053也可以采用PECL逻辑或CML逻辑或LCDS逻辑等实现的D触发器。

作为一种变形，所述第一时钟扇出模块206还可以采用比较器实现，所述第二时钟扇出模块2051还可以采用比较器实现。

作为一个举例说明，所述第一时钟扇出模块206与所述两个模数转换器201、202的同步输入引脚之间等距离，保证两个模数转换器201、202同步的时刻完全一致。

作为一种变形，所述第一时钟扇出模块206与所述两个模数转换器201、202的同步输入引脚之间的距离允许的误差是所述距离引起的误差产生的延时小于半个采样时钟周期。

需要说明的是，本发明的实施例给出了包括有两个模数转换器的示波器200，随着模数转换器交织技术的发展，所述示波器200当然还可以包括有三个或更多模数转换器，其实现方案与本实施例相比，仅仅在第一时钟扇出模块206扇出的信号为三路或更多路上有区别，应在本发明的保护范围之内。

通过以上说明可以看出，本发明的实施例解决了背景技术中所述的受制于ADC内部的耦合电容和偏置电阻，在采样时钟停止输入的时间内，所述耦合电容和偏置电阻来维持的ADC内部的采样时钟和真实的采样时钟并不完全一致，时钟质量会变差，甚至时钟持续时间不够长而消失的问题，提供了一种采用高速触发模块和时钟扇出模块实现的示波器，利用示波器的采样时钟同步触发同步信号为快沿同步信号，并输出给模数转换器，使得模数转换器内部的分频的起始时间精确确定，且整个采样过程不需要采样时钟停止输入给模数转换器，模数转换器一直正常工作，采样数据真实。

以上所述的仅为本发明的具体实施例，所应理解的是，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想，并不用于限定本发明的保护范围，凡在本发明的思想和原则之内所做的任何修改、等同替换等等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种可产生多路同步时钟的示波器，包括：

一个时钟产生模块，一个控制处理模块，两个模数转换器，

所述时钟产生模块输出两路同相位同频率的采样时钟信号给所述两个模数转换器的时钟输入引脚，

所述控制处理模块的复位脉冲使能控制端输出一个复位信号分别给两个模数转换器的复位引脚，

每个所述模数转换器对输入信号进行采样，得到采样信号；

其特征在于：

所述控制处理模块还具有一个触发同步信号输出端，每个所述模数转换器还具有一个同步输入引脚，在所述控制处理模块的触发同步信号输出端和所述两个模数转换器的同步输入引脚之间还具有一个高速触发模块和一个第一时钟扇出模块，

所述时钟产生模块还输出一个与所述采样时钟信号同相位的同步时钟信号给所述高速触发模块的时钟输入端，

所述控制处理模块的触发同步信号输出端输出一个触发同步信号给所述高速触发模块的数据输入端，

所述高速触发模块输出一个快沿同步信号给所述第一时钟扇出模块，

所述第一时钟扇出模块将所述快沿同步信号分为两路，分别输出给所述两个模数转换器的同步输入引脚。

2.根据权利要求1所述的可产生多路同步时钟的示波器，其特征在于：

所述高速触发模块由D触发器构成。

3.根据权利要求2所述的可产生多路同步时钟的示波器，其特征在于：

所述高速触发模块由一个D触发器构成，

所述时钟产生模块输出的所述同步时钟信号给所述D触发器的时钟输入端，

所述控制处理模块输出的触发同步信号给所述D触发器的数据输入端，

所述D触发器的输出端输出所述快沿同步信号给所述第一时钟扇出模块。

4.根据权利要求2所述的可产生多路同步时钟的示波器，其特征在于：

所述高速触发模块包括两个D触发器和一个第二时钟扇出模块，

所述第二时钟扇出模块将所述同步时钟信号分为相同的两路同步时钟信号，其中一路同步时钟信号输出给第一个D触发器的时钟输入端，另一路同步时钟信号输出给第二个D触发器的时钟输入端，

所述控制处理模块的触发同步信号输出给所述第一个D触发器的数据输入端，第一个D触发器的输出端连接到第二个D触发器的数据输入端，第二个D触发器的输出端输出所述快沿同步信号给所述第一时钟扇出模块。

5.根据权利要求3或4所述的可产生多路同步时钟的示波器，其特征在于：

所述D触发器采用ECL逻辑的高速D触发器。

6.根据权利要求5所述的可产生多路同步时钟的示波器，其特征在于：

所述D触发器为MC100EP52MNR4G。

7.根据权利要求6所述的可产生多路同步时钟的示波器，其特征在于：

所述第一时钟扇出模块由时钟扇出器NB6L11S构成。

8.根据权利要求4所述的可产生多路同步时钟的示波器，其特征在于：

所述第二时钟扇出模块由时钟扇出器NB6L11M构成。

9.根据权利要求1所述的可产生多路同步时钟的示波器，其特征在于：

所述第一时钟扇出模块与所述两个模数转换器的同步输入引脚之间等距离。

10.根据权利要求1所述的可产生多路同步时钟的示波器，其特征在于：

所述控制处理模块由一个FPGA芯片构成。