CN103560988B - 一种数据链路实现电路 - Google Patents

Abstract

本发明提供了一种数据链路实现电路，数模转换器的第一时钟输出端与时钟缓冲器输入端相连相连，该时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，4片第一高速数据复接器的时钟输出端与4片第一时钟分频器的输入端一一对应相连，4片第一时钟分频器的输出端均与FPGA芯片的4个全局时钟引脚相连，从而形成能够同时得到4路相同频率全局时钟信号的时钟链路。该FPGA芯片的数据输出端引出的96位差分数据线等分成4组分别与4片第一高速数据复接器的数据输入端相连，则每一片第一高速数据复接器的数据输出端将引出48位差分数据线，接入数模转换器的数据输入端，从而构成该数模转换器的数据链路，实现对数据带宽为96Gbps的数据传输。

Description

一种数据链路实现电路

技术领域

本发明涉及数据传输技术领域，更具体的说是涉及一种数据链路实现电路。

背景技术

目前，在航空航天、国防军事和超带宽无线技术等领域都会应用到高速DAC(Digital to Anglog Converter，模数转换器)，而随着各领域的快速发展以及人们对各领域的要求越来越高，其对DAC的精度、采样率和无杂散动态范围的要求也越来越高，因而，精度为12位，采样率达到8Gbps(单位：每秒1000兆位)的DAC的应用已成为满足上述要求的关键，那么，如何使用该DAC构建一种有效可行的数据链路，来实现高带宽数据的传输已成为急需解决的问题。

发明内容

有鉴于此，本发明提供了一种数据链路实现电路，解决了采样率为每秒8000兆位的数模转换器的数据传输问题，扩大了该数模转换器的应用范围。

为实现上述目的，本发明提供如下技术方案：

一种数据链路实现电路，包括，数模转换器、时钟缓冲器、4片第一高速数据复接器、4片第一时钟分频器和FPGA芯片，其中，

所述数模转换器的第一时钟输出端与所述时钟缓冲器的输入端相连，所述数模转换器对输入的采样时钟信号进行2分频处理后，将处理得到的第一采样时钟信号输送至所述时钟缓冲器；

所述时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，将所述第一采样时钟信号等分成4路分别发送至所述4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号输出第二采样时钟信号；

所述4片第一高速数据复接器的时钟输出端分别与所述4片第一时钟分频器的输入端一一对应相连，将所述第二采样时钟信号输入一一对应的第一时钟分频器，由该第一时钟分频器对所述第二采样时钟信号进行2分频处理，得到第三采样时钟信号；

所述4片第一时钟分频器的输出端与所述FPGA芯片的4个全局时钟引脚一一对应相连，将所述第三采样时钟信号输入至一一对应的全局时钟引脚；

所述FPGA芯片的数据输出端经4组差分数据线分别与所述4片第一高速数据复接器的数据输入端相连，将所述FPGA芯片的数据输出端输出的96位差分数据信号等分成4组，分别输送至所述4片第一高速数据复接器进行数据复接，得到48位差分数据信号；

所以4片第一高速数据复接器的数据输出端均与所述数模转换器的数据输入端相连，将输出的所述48位差分数据信号按照数据位由高位到低位的顺序输入所述数模转换器。

优选的，所述数模转换器包括：1片第二高速数据复接器，用于对输入该数模转换器的所述48位差分数据信号进行数据复接，得到12位的差分数据信号。

优选的，所述电路还包括：分别与所述数模转换器的第二时钟输出端和所述FPGA的一全局时钟引脚相连的第二时钟分频器，当所述数模转换器对输入的采样时钟信号进行4分频处理，并输出第四采样时钟信号时，对所述第四采样时钟信号进行2分频处理，并将处理得到的第五采样时钟信号输送至所述FPGA的一全局时钟引脚。

优选的，其特征在于，所述数模转换器的精度为12位、采样率为每秒8000兆位，型号为MD662H。

优选的，所述FPGA芯片的型号为XC6VSX475T-2FFG1759I。

优选的，所述4片第一高速数据复接器均是型号为MX2412D的12位的2:1高速数据复接器。

优选的，所述时钟缓冲器的型号为NB7L14MNG。

优选的，所述4片第一时钟分频器的型号均为NB6N239SMNG，所述第二时钟分频器的型号为MC10LVEP11DTG。

优选的，所述电路还包括：与所述数模转换器的时钟输入端相连的平衡-不平衡转换器，用于将输入的模拟量信号转换成差分信号，并将该差分信号作为采样时钟信号输送至所述数模转换器。

优选的，所述平衡-不平衡转换器的型号为SCLF-21.4+。

经由上述的技术方案可知，本发明提供了一种数据链路实现电路，当数模转换器将输入的采样时钟信号进行2分频处理后，由与该数模转换器的第一时钟输出端相连的时钟缓冲器，将处理得到的第一采样时钟信号等分成4路，分别输入与该时钟缓冲器的输出端相连的4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号，通向与4片第一高速数据复接器一一对应相连的4片第一时钟分频器发送第二采样时钟信号，经第一时钟分频器对该第二采样时钟信号的2分频处理后，将得到的第三采样时钟信号作为全局时钟信号，输送至FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片的4个全局时钟引脚。当FPGA芯片在某个500MHz的全局时钟信号的触发下，其引出的96位差分数据线将被等分成4组分别与4片第一高速数据复接器相连，经第一高速数据复接器的处理后，引出48位差分数据线与数模转换器的数据输入端相连，其中，由于全局时钟信号是采用DDR(Dual Data Rate，双倍数据速率)方式进行触发，因而，该FPGA芯片输出的96位差分数据线的每一位的数据传输速率均为1Gbps(单位：每秒传输1000兆位)，经第一高速数据复接器的数据复接后，其输出的48位差分数据线的每一位的数据传输速率变为2Gbps，之后，经数模转换器内部的第二高速数据复接器的数据复接后，所接入的48位差分数据线变为12位差分数据线输出，且此时每位差分数据线的数据传输速率为8Gbps，从而为该数模转换器提供了一种有效可行的数据链路，实现了高带宽(如96Gbps)数据的传输。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明一种数据链路实现电路的实施例1的结构示意图；

图2为本发明一种数据链路实现电路的实施例2的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种数据链路实现电路，当数模转换器将输入的采样时钟信号进行2分频处理后，由与该数模转换器的第一时钟输出端相连的时钟缓冲器，将处理得到的第一采样时钟信号等分成4路，分别输入与该时钟缓冲器的输出端相连的4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号，向与4片第一高速数据复接器一一对应相连的4片第一时钟分频器发送第二采样时钟信号，经第一时钟分频器对该第二采样时钟信号的2分频处理后，将得到的第三采样时钟信号作为全局时钟信号，输送至FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片的4个全局时钟引脚。当FPGA芯片在某个500MHz的全局时钟信号的触发下，其引出的96位差分数据线将被等分成4组分别与4片第一高速数据复接器相连，经第一高速数据复接器的处理后，引出48位差分数据线与数模转换器的数据输入端相连，其中，由于全局时钟信号是采用DDR(Dual DataRate，双倍数据速率)方式进行触发，因而，该FPGA芯片输出的96位差分数据线的每一位的数据传输速率均为1Gbps，经第一高速数据复接器的数据复接后，其输出的48位差分数据线的每一位的数据传输速率变为2Gbps，之后，经数模转换器内部的第二高速数据复接器的处理，所接入的48位差分数据线变为12位差分数据线输出，且此时每位差分数据线的数据传输速率为8Gbps，从而为该数模转换器提供了一种有效可行的数据链路，实现了高带宽(如96Gbps)数据的传输。

如图1所示，为本发明一种数据链路实现电路的实施例1的结构示意图，该电路可以包括：数模转换器101、时钟缓冲器102、4片第一高速数据复接器103、4片第一时钟分频器104和FPGA芯片105，其中，

在本发明实施例中，数模转换器101可以选用精度为12位、采样率为8Gbps，型号为MD662H的数模转换器，且在实际应用中，该数模转换器101采用DDR方式进行数据采样，即在采样时钟信号的上升沿和下降沿都会进行数据采样，且由于该数模转换器101的采样率为8Gbps，则该数模转换器101的最大采样频率为4GHz，经过其内部的2分频处理后，该数模转换器101可以通过第一时钟输出端输出第一采样时钟信号的采样时钟频率为2GHz。

其中，在本实施例中，该数模转换器101对输入的采样时钟信号进行2分频处理后，可以通过LVDS(Low-Voltage Differential Signaling，低压差分信号)接口输出，并通过LVDS线与时钟缓冲器102相连，则上述第一时钟输出端可以为LVDS接口。在实际应用中，LVDS技术是采用极低的电压摆幅高速差动传输数据，可实现点对点或一点对多点的连接，具有低功耗、低误码率、低辐射等特点，该LVDS线可以采用铜质的PCB(Printed CircuitBoard，印刷电路板)连线。

时钟缓冲器102的输入端与数模转换器101的第一时钟输出端相连，输出端与4片第一高速数据复接器103的时钟输入端相连，用于将数模转换器101的第一时钟输出端输出的第一采样时钟信号等分成4路，分别发送给4片第一高速数据复接器103进行处理，得到第二采样时钟信号。

其中，在本发明实施例中，该时钟缓冲器102具体可以选用安森美公司的型号为NB7L14MNG的1分4的时钟缓冲器。4片第一高速数据复接器均103可以选用Euvis公司的型号为MX2412D的12位的2:1高速数据复接器。则每一片第一高速数据复接器接收到第一采样时钟信号后，将输出第二采样时钟信号，其中，该第一采样时钟信号的采样时钟频率为2GHz，第二采样时钟信号的采样时钟频率为1GHz。

在本实施例的PCB布线中，这4片第一高速数据复接器103和时钟缓冲器102之间可采样LVDS线连接，则输入这4片第一高速数据复接器103的4路时钟信号差分对对间走线长度误差范围±10mil(单位：密耳)，差分对内走线长度误差范围±2.5mil、差分阻抗100欧姆±5％。

另外，4片第一时钟分频器104的输入端分别与4片第一高速数据复接器103的时钟输出端一一对应相连，输出端与FPGA芯片105的任意4个全局时钟引脚一一对应相连。其中，这4片第一是时钟分频器具体可以选用安森美公司生产的型号为NB6N239SMNG，且能够对输入的时钟信号进行2分频的时钟分频器，而FPGA芯片105可以选用XILINX公司的型号为XC6VSX475T-2FFG1759I的FPGA芯片，则当第一时钟分频器接收到与其对应的第一高速数据复接器输出的第二采样时钟信号后，将会对该第二采样时钟信号进行2分频处理，并将得到的第三采样时钟信号作为FPGA芯片105的全局时钟信号，分别输入该FPGA芯片的4个不同的全局时钟引脚。其中，第三采样时钟信号的采样时钟频率为500MHz。

在实际应用中，通常采用DLL(Delay Locked Loop，数字延迟锁相环)技术对FPGA芯片内部的全局时钟进行控制，具体的，可使用FPGA内部的DLL，消除时钟相位偏移、变换时钟频率(倍频或分频)以及调整时钟输出相位。则在本实施例中，为了实现同步采集数据，FPGA芯片105的4个全局时钟引脚可分别连接至上述4片第一高速数据复接器103，分别将这4片第一高速数据复接器103的采样窗相位调节为0°、90°、180°和270°，具体可通过第一高速数据复接器采样窗选择引脚SEL1和SEL2来选择。

优选的，数模转换器101还可以对输入的采样时钟信号进行4分频处理，将得到的第四采样时钟信号通过第二时钟输出端输送至与其相连的第二时钟分频器，由该第二时钟分频器对第四采样时钟信号进行2分频处理后，将得到具的第五采样时钟信号作为FPGA芯片的全局时钟信号输入其全局时钟引脚。需要说明的是，该数模转换器101仍采用DDR方式进行数据传输，并将4分频处理得到的第四采样时钟信号通过LVDS接口输出，且第四采样时钟信号的采样时钟频率为1GHz，第五采样时钟信号的采样时钟频率为500MHz。

其中，优选实施例中的第二时钟分频器可选用安森美公司的型号为MC10LVEP11DTG的2分频的时钟分频器。

结合上述分析可知，本发明优选实施例中，所构建的时钟链路能够

使FPGA芯片的5个全局时钟引脚同时得到相同频率的全局时钟信号，增大了对FPGA芯片的全局时钟信号的选择范围。

在本发明实施例中，当从上述多个时钟链路确定1个后，该FPGA芯片105的数据输出端将会在某一全局时钟信号的触发下，以DDR方式产生96位差分数据信号，由于该全局时钟信号的频率为500MHz，因而，当96位差分数据信号通过96位差分数据线输出时，每位差分数据线的数据传输速率为1Gbps，则该FPGA芯片105的数据传输带宽为96Gbps。其中，与FPGA芯片105的数据输出端相连的96位差分数据线将会被平分成4组，分别与4片第一高速数据复接器103相连，由于该第一高速数据复接器103为2:1的高速数据复接器，则该第一高速数据复接器103会对输入的差分数据进行数据复接，从而使每位差分数据线的数据传输速率将由1Gbps变为2Gbps，为保证数据传输带宽恒定，则每一片第一高速数据复接器103均引出48位差分数据线，与模数转换器101的数据输入端相连。

需要说明的是，4片第一高速数据复接器103输出的48位差分数据信号按照数据位由高位到低位的顺序输入数模转换器101，且由于该数模转换器101内包括有1片4:1的第二高速数据复接器，则该第二高速数据复接器会对输入的48位差分数据进行数据复接，得到12位的差分数据输出，且用于传输这12位差分数据的每一位差分数据线的数据传输速率为8Gbps。

另外，在对上述FPGA芯片数据输出端引出的96位差分数据线进行PCB布线时，要求这96位差分数据线之间走线长度误差范围±10mil，差分对内走线长度误差范围±2.5mil、差分阻抗100欧姆±5％。而4片第一高速数据复接器的数据输出端引出的48位差分数据线之间走线长度误差范围±5mil，差分对内走线长度误差范围±2.5mil、差分阻抗100欧姆±5％。

本发明实施例提供了一种数据链路实现电路，当数模转换器将输入的采样时钟信号进行2分频处理后，由与该数模转换器的时钟输出端相连的时钟缓冲器，将处理得到的第一采样时钟信号等分成4路分别输送至与该时钟缓冲器的输出端相连的4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号，向与这4片第一高速数据复接器一一对应相连的4片第一时钟分频器发送第二采样时钟信号，经该第一时钟分频器对第二采样时钟信号的2分频处理后，将最终得到的第三采样时钟信号输送至FPGA芯片的4个全局时钟引脚。当FPGA芯片在某个500MHz的全局时钟信号的触发下，其引出的96位差分数据线将被等分成4组分别与4片第一高速数据复接器相连，经第一高速数据复接器的处理后，引出48位差分数据线与数模转换器的数据输入端相连，其中，由于全局时钟信号是采用DDR(DualData Rate，双倍数据速率)方式进行触发，因而，该FPGA芯片输出的96位差分数据线的每一位的数据传输速率均为1Gbps(单位：每秒传输1000兆位)，经第一高速数据复接器的数据复接后，其输出的48位差分数据线的每一位的数据传输速率变为2Gbps，之后，经数模转换器内部的第二高速数据复接器的数据复接后，所接入的48位差分数据线变为12位差分数据线输出，且此时每位差分数据线的数据传输速率为8Gbps，从而为该数模转换器提供了一种有效可行的数据链路，实现了高带宽(如96Gbps)数据的传输。

如图2所示，为本发明一种数据链路实现电路的实施例2的结构示意图，该电路可以包括：平衡-不平衡转换器201、数模转换器202、时钟缓冲器203、4片第一高速数据复接器204、4片第一时钟分频器205、1片第二时钟分频器206和FPGA芯片207，其中，

平衡-不平和转换器201与数模转换器202的时钟输入端相连，用于将输入的模拟量信号转换成差分数据信号，作为数模转换器202的采样时钟信号，输送至该数模转换器202的时钟输入端。其中，该平衡-不平和转换器201具体可以选用MicroCircuits公司的型号为SCLF-21.4+的平衡-不平和转换器。

在本发明实施例中，数模转换器202可以选用Euvis公司的精度为12位，采样率为8Gbps，型号为MD622H的MUXDAC，其内部包含有4:1的高速数据复接器，因而对输入数据具有4:1的复用率和双采样率，因而其最大采样时钟频率为4GHz。另外，该数模转换器202自身具有对输入采样时钟信号2分频和4分频的功能，因而当该数模转换器202接收到采样时钟信号后，将分成两路对该采样时钟信号进行不同的处理，一路是由该数模转换器202对采样时钟信号进行2分频处理，输出具有2GHz的采样时钟频率的第一采样时钟信号；另一路是由该数模转换器202对采样时钟信号进行4分频处理，输出具有1GHz的采样时钟频率的第四采样时钟信号。

其中，采样时钟频率为2GHz的第一采样时钟信号经时钟缓冲器203的处理后，被等分成4路分别输送至与该钟缓冲器203相连的4片第一高速数据复接器204，则第一高速数据复接器将会输出1GHz的第二采样时钟信号，经过与该第一高速数据复接器对应的第一时钟分频器205对第二采样时钟信号的2分频处理，从而得到500MHz的第三采样时钟信号，将其作为FPGA芯片的全局时钟信号，输入该FPGA芯片的一全局时钟引脚；而数模转换器202输出的1GHz的第四采样时钟信号可通过第二时钟分频器206的2分频处理，直接得到500MHz的第五采样时钟信号，作为FPGA芯片207的全局时钟信号，输入该FPGA芯片的一全局时钟引脚，从而使该FPGA芯片207同时得到5路相同频率的全局时钟信号。

在实际应用中，该FPGA芯片在某全局时钟信号的触发下，由于该全局时钟信号采用的是DDR方式进行触发，则其引出96位差分数据线的每一位的数据传输速率均为1Gbps，将这96位差分数据线平分成4组分别与4片第一高速数据复接器204相连，此时该2:1的第一高速数据复接器会对接收到的差分数据进行数据复接，从而引出48位差分数据线，且每位差分数据线的数据传输速率为2Gbps，之后，这4片第一高速数据复接器204输出的48位差分数据信号将根据数据位由高到低的顺序依次输入数模转换器202的数据输入端，经该数模转换器202自身4:1的复用后，使输入的48位差分数据线变为12位差分数据线，同时使每一位差分数据线的数据传输速率变为8Gbps，从而使采样率为8Gbps的数模转换器202能够进行数据采样。

其中，在本发明实施例中，4片第一高速数据复接器204均可以选用Euvis公司生产的型号为MX2412D的12位的2:1高速数据复接器；4片第一时钟分频器205均可以选用安森美公司生产的型号为NB6N239SMNG的2分频的时钟分频器；第二时钟分频器可以选用安森美公司生产的型号为MC10LVEP11DTG的2分频的时钟分频器；FPGA芯片可以选用XILINX公司生产的型号为XC6VSX475T-2FFG1759I的FPGA。

本发明实施例提供了一种数据链路实现电路，通过时钟缓冲器与数模转换器的第一时钟输出端相连，将数模转换器输出的第一采样时钟信号等分成4路，分别发送至与该时钟缓冲器的输出端相连的4片第一高速数据复接器的时钟输入端，此时第一高速数据复接器经会根据输入的第一采样时钟信号，向与其一一对应相连的第一时钟分频器发送第二采样时钟信号，经该第一时钟分频器的2分频处理后，将得到的第三采样时钟信号作为全局时钟信号，分别输送至该FPGA芯片的4个全局时钟引脚；另外，数模转换器自身还会将输入的采样时钟信号进行4分频处理得到第四采样时钟信号，并发送给与该数模转换器的第二时钟输出端相连的第二时钟分频器进行2分频处理，得到与第三采样时钟信号的相同频率的第五采样时钟信号，并将其作为全局时钟信号，输入FPGA芯片的另一全局时钟引脚，从而使该FPGA芯片能够同时得到5路相同频率的全局时钟信号。当该FPGA芯片在某全局时钟信号的触发下，其数据输出端可引出96位差分数据线，且每位差分数据线的数据传输速率为1Gbps，经与该FPGA芯片的数据输出端相连的第一高速数据复接器的处理后，将输出的48位差分数据线，且此时每位差分数据线的数据传输速率为2Gbps，之后，数模转换器内的4:1第二高速数据复接器会对接入的48位差分数据信号进行进一步处理，从而得到数据传输速率为8Gbps的12位差分数据信号，以使该数模转换器在8Gbps的采样率进行数据采样，从而实现了数据带宽为96Gbps的数据传输，为精度为12位、采样率为8Gbps的数模转换器的应用提供了一种可行的电路连接方式。

其中，需要说明的是，本发明实施例所提供的数据电路实现电路还可以包括用于连接各器件的线路或连接器等，其均属于本发明的保护范围，此处将不再一一列举。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种数据链路实现电路，其特征在于，包括，数模转换器、时钟缓冲器、4片第一高速数据复接器、4片第一时钟分频器和FPGA芯片，其中，

所述数模转换器的第一时钟输出端与所述时钟缓冲器的输入端相连，所述数模转换器对输入的采样时钟信号进行2分频处理后，将处理得到的第一采样时钟信号输送至所述时钟缓冲器；

所述时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，将所述第一采样时钟信号等分成4路分别发送至所述4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号输出第二采样时钟信号；

所述4片第一高速数据复接器的时钟输出端分别与所述4片第一时钟分频器的输入端一一对应相连，将所述第二采样时钟信号输入一一对应的第一时钟分频器，由该第一时钟分频器对所述第二采样时钟信号进行2分频处理，得到第三采样时钟信号；

所述4片第一时钟分频器的输出端与所述FPGA芯片的4个全局时钟引脚一一对应相连，将所述第三采样时钟信号输入至一一对应的全局时钟引脚；

所述FPGA芯片的数据输出端经4组差分数据线分别与所述4片第一高速数据复接器的数据输入端相连，将所述FPGA芯片的数据输出端输出的96位差分数据信号等分成4组，分别输送至所述4片第一高速数据复接器进行数据复接，得到48位差分数据信号；

所以4片第一高速数据复接器的数据输出端均与所述数模转换器的数据输入端相连，将输出的所述48位差分数据信号按照数据位由高位到低位的顺序输入所述数模转换器。

2.根据权利要求1所述的电路，其特征在于，所述数模转换器包括：1片第二高速数据复接器，用于对输入该数模转换器的所述48位差分数据信号进行数据复接，得到12位的差分数据信号。

3.根据权利要求2所述的电路，其特征在于，所述电路还包括：分别与所述数模转换器的第二时钟输出端和所述FPGA的一全局时钟引脚相连的第二时钟分频器，当所述数模转换器对输入的采样时钟信号进行4分频处理，并输出第四采样时钟信号时，对所述第四采样时钟信号进行2分频处理，并将处理得到的第五采样时钟信号输送至所述FPGA的一全局时钟引脚。

4.根据权利要求1-3任一项所述的电路，其特征在于，所述数模转换器的精度为12位、采样率为每秒8000兆位，型号为MD662H。

5.根据权利要求1-3任一项所述的电路，其特征在于，所述FPGA芯片的型号为XC6VSX475T-2FFG1759I。

6.根据权利要求1-3任一项所述的电路，其特征在于，所述4片第一高速数据复接器均是型号为MX2412D的12位的2:1高速数据复接器。

7.根据权利要求1-3任一项所述的电路，其特征在于，所述时钟缓冲器的型号为NB7L14MNG。

8.根据权利要求3所述的电路，其特征在于，所述4片第一时钟分频器的型号均为NB6N239SMNG，所述第二时钟分频器的型号为MC10LVEP11DTG。

9.根据权利要求1-3任一项所述的电路，其特征在于，所述电路还包括：与所述数模转换器的时钟输入端相连的平衡-不平衡转换器，用于将输入的模拟量信号转换成差分信号，并将该差分信号作为采样时钟信号输送至所述数模转换器。

10.根据权利要求9所述的电路，其特征在于，所述平衡-不平衡转换器的型号为SCLF-21.4+。