CN106357270A - 一种基于3Gsps信号处理板多DAC同步输出的系统及方法 - Google Patents

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Abstract

本发明公开了一种基于3Gsps信号处理板多DAC同步输出的系统及方法，包括：功分器和多个3Gsps信号处理电路；所述各3Gsps信号处理电路均包括：时钟缓冲器、D触发器、电平转换模块和DAC芯片；所述功分器的输入端用于接收时钟信号，其输出端分别与各3Gsps信号处理电路中的时钟缓冲器的输入端相连；所述时钟缓冲器的输出端分别与D触发器和DAC芯片相连；所述各D触发器的输入端还均用于接收同一同步信号，D触发器的输出端通过电平转换模块与DAC芯片相连。从硬件设计上保证多路DAC的同步设计的实现，满足每一次系统上电/复位各DAC通道的分频时钟相位固定。

Description

一种基于3Gsps信号处理板多DAC同步输出的系统及方法
技术领域
本发明属于射频仿真、电子对抗领域，具体涉及一种基于3Gsps信号处理板多DAC同步输出的系统及方法。
背景技术
在多通道中频信号处理系统中，各个通道包含一块或多块ADC、FPGA、DAC芯片。由于芯片本身的差异，PCB板走线的长度的差异，以及各通道时钟信号的相位差异，造成各通道间的延时不一致。系统上电后，各通道延时固定，差值固定。但下一次系统上电后，由于时钟相位发生变化，各通道的延时也相应的变化。
随着微电子技术的飞速发展，ADC和DAC采样时钟越来越高，而数据传输、接口及FPGA内部处理速度有诸多限制，还达不到直接处理同等速率的数字信号的情况，所以3Gsps信号处理板卡及板载FPGA内部往往采用多时钟域，数据流需不断进行串并和并串转换，即升速和降速处理，这些时钟树一般是采样时钟的各次分频时钟或外参考时钟的锁相倍频时钟。在每一次系统上电/复位后，由于各通道的分频时钟相对同一采样时钟的相位会随机发生变化，各通道的延时也相应地变化。
为解决这一难题，比较常见的方式有两种：一是硬件设计保证，即通过同步总线引入Reset、Sync、Ref_clk等信号，在系统上电并执行Reset后，各通道间的全部时钟树相对同一采样时钟具有固定的相位关系，从而保证多通道信号的AD采集、FPGA内部处理、DA回放的每一个环节时延差固定，进而实现多通道信号严格同步。二是延时校准方法。在每次系统上电复位后，待各通道时钟树全部锁定，再对各个通道的输入输出延时进行自动校准，以消除前述原因带来的通道差异，在一定精度范围内使各个通道的延时相同。
发明内容
针对上述问题，本发明提出一种基于3Gsps信号处理板卡的多DAC的同步输出的设计方法，从硬件设计上保证多路DAC的同步设计的实现，满足每一次系统上电/复位各DAC通道的分频时钟相位固定。
实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：
一种基于3Gsps信号处理板多DAC同步输出的系统，包括：功分器和多个3Gsps信号处理电路；所述各3Gsps信号处理电路均包括：时钟缓冲器、D触发器、电平转换模块和DAC芯片；所述功分器的输入端用于接收时钟信号，其输出端分别与各3Gsps信号处理电路种的时钟缓冲器的输入端相连；所述时钟缓冲器的输出端分别与D触发器和DAC芯片 相连；所述各D触发器的输入端还均用于接收同一同步信号，D触发器的输出端通过电平转换模块与DAC芯片相连。
作为本发明的进一步改进，所述电平转换模块包括两个分别与D触发器的两个输出端相连的电平转换电路，各电平转换电路均包括第一电阻和接地电阻，第一电阻的一端与D触发器的一个输出端相连，其另一端分别与接地电阻和DAC芯片相连。
作为本发明的进一步改进，所述各3Gsps信号处理电路还包括FPGA芯片，各FPGA芯片的输入端均用于接收同一同步信号，其输出端分别与对应的D触发器的输入端相连；各FPGA芯片的输入端还与对应的DAC芯片的输出端相连。
作为本发明的进一步改进，所述DAC芯片含有输入采样时钟接口和外部复位信号接口，在外部复位信号和输入时钟信号的触发下，输出FPGA所能适应的分频时钟信号。
一种基于3Gsps信号处理板多DAC同步输出的方法，包括以下步骤：
步骤一、对各DAC芯片进行上电复位；
步骤二、向各3Gsps信号处理电路中的D触发器同时发送同一同步信号；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片；
步骤三、将经过D触发器处理过的信号送入到电平转换模块实现电平转换后，送到DAC芯片，完成多DAC同步输出。
作为本发明的进一步改进，所述步骤二中，向各3Gsps信号处理电路中的FPGA芯片同时发送同一同步信号，然后经过FPGA芯片处理过的信号再送入到D触发器中；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片。
本发明的有益效果：
本发明使用3GHz采样时钟和DA同步复位功能，从硬件设计上保证多路DAC的同步设计的实现，满足每一次系统上电/复位各DAC通道的分频时钟相位固定，实现方式简单，精度高。
附图说明
图1为本发明一种实施例的DAC复位时序图。
图2为本发明一种实施例的DAC同步时序关系图。
图3为本发明一种实施例的多路DAC同步设计原理图。
图4(a)-(c)为本发明一种实施例的Sync与clk对应时序关系图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明的应用原理作详细的描述。
如图1所示，一种基于3Gsps信号处理板多DAC同步输出的系统，包括：功分器和多个3Gsps信号处理电路；所述各3Gsps信号处理电路均包括：时钟缓冲器、D触发器、电平转换模块和DAC芯片；所述功分器的输入端用于接收时钟信号(clk)，其输出端分别与各3Gsps信号处理电路种的时钟缓冲器的输入端相连；所述时钟缓冲器的输出端分别与D触发器和DAC芯片相连；所述各D触发器的输入端还均用于接收同一同步信号(Sync)，D触发器的输出端通过电平转换模块与DAC芯片相连。
在本发明的一种实施例中，所述电平转换模块包括两个分别与D触发器的两个输出端相连的电平转换电路，各电平转换电路均包括第一电阻和接地电阻，第一电阻的一端与D触发器的一个输出端相连，其另一端分别与接地电阻和DAC芯片相连。在本发明的优选实施例中，按照逻辑电平转换的要求，第一电阻为50欧姆，接地电阻为100欧姆。
在本发明的一种实施例中，所述各3Gsps信号处理电路还包括FPGA芯片，各FPGA芯片的输入端均用于接收同一同步信号，其输出端分别与对应的D触发器的输入端相连。各FPGA芯片的输入端还与对应的DAC芯片的输出端相连，读取DAC芯片输出的与clk、Sync时序相关的反馈分频时钟信号dac_Syncclk。由于同步信号一般是TTL电平输入，经过FPGA芯片后可转化成D触发器所需的LVPECL电平标准。
在本发明的一种实施例中，所述DAC芯片含有输入输出时钟信号接口和外部复位(Sync)信号接口，在外部复位(Sync)信号和输入时钟信号的触发下，输出FPGA芯片所能适应的分频时钟信号。
在本发明的优选实施例中，多片DAC芯片同步设计必须选用带multi-chipSynchronize功能的D/A芯片，它一般含有clk、dac_Syncclk、Sync等输入输出时钟接口及外部复位(Sync)信号接口，现在TI、ADI、e2v等国外主流厂商提供的高采样率DAC大多带有这项功能，硬件设计时必须满足芯片手册提出的同步时序及PCB布线要求。
一种基于3Gsps信号处理板多DAC同步输出的方法，包括以下步骤：
步骤一、对各DAC芯片进行上电复位；
步骤二、向各3Gsps信号处理电路中的D触发器同时发送同一同步信号；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片；
在本发明的一种优选实施例中，步骤三、将经过D触发器处理过的同步信号送入到电平转换模块实现电平转换后，送到DAC芯片，完成多DAC同步输出。
在本发明的一种优选实施例中，所述步骤二中，向各3Gsps信号处理电路中的FPGA芯片同时发送同一同步信号，然后经过FPGA芯片处理过的信号再送入到D触发器中；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片。
由于DAC芯片上电复位后，向多片DAC芯片同时发送同一Sync脉冲信号，DAC芯片经过相应固定周期的延时后，会输出与clk、Sync时序相关的反馈分频时钟信号dac_Syncclk给FPGA以读取数据，(FPGA芯片内部数据是通过分频时钟信号锁存输出的，本发明的主要目的就是Sync信号有上升沿时保证每次的分频时钟都同时更新)，详见图3。Sync信号(上升沿和下降沿)与采样时钟clk之间必须满足非常严格的时序条件，详情见图1，如果不满足这些条件，器件就不能及时响应Sync信号，可能会增加一个Sync延时周期，更糟糕的情况是数据准备时钟不能正确响应。
图1中，CLK是采样时钟，CLKN是反相采样时钟，Sync是从FPGA芯片输出的同步信号，Syncn是反相同步信号；dsp是分频时钟，dsp_n是反相分频时钟。
因此，在本发明的优选实施例中，所述同步信号与采样时钟之间必须满足非常严格的时序条件。即同步信号对采样时钟响应的建立和保持时间必须满足图4(c)所要求的条件，否则每次触发就可能会导致分频时钟相位不一致，从而导致多通道DAC间的时序差异
实施例一
在多通道中频信号处理系统中，各个通道包含一块或多块ADC、FPGA、DAC芯片。下面就以每个通道包含一块DAC来介绍。以e2v公司出品的12bit，3Gsps的DAC芯片EV12DS130A为例，在系统上电复位后向多片DAC同时发送同一Sync脉冲信号，按照上述要求，该Sync脉冲信号与3GHz采样时钟必须有同步关系，因此需经一片D触发器锁存输出，该触发器的时钟必须和DAC的采样时钟为同一个时钟源，因此在本实施例中，先将输入的采样时钟clk经过时钟缓冲器驱动两路输出(clk1、clk2)，同时送给DAC芯片和D触发器，Sync信号经过D触发器锁存输出至DAC芯片，在处理过程中考虑芯片的电平标准要求和PCB布线。同一Sync信号被触发后，DAC芯片经过相应固定周期的延时后，会输出与clk、Sync时序相关的反馈分频时钟信号dac_Syncclk给FPGA芯片，多路DAC芯片的dac_Syncclk分频时钟信号的相位就相对固定。而两个通道间的3GHz时钟也必须是同一个时钟源产生输出。详见图3所示。
图3中，Sync信号是外部输入的同步信号，clk是采样时钟，clk_p是0°相位的时钟，clk_n是180°相位的时钟(即clk_p，clk_n信号是DAC、D触发器的正反时钟输入)，Sync_p和Sync_n信号是LVPECL电平标准中需求的正反相的同步信号，Sync_new信号是经过D触发器锁存后输出的同步信号，dac_Syncclk信号是分频时钟，dac_data信号是DAC所需的数据。Clk信号是采样时钟，clk1，clk2是时钟缓冲器的两路输出端。
系统构建时，Sync信号可通过背板走等长差分对的方式同时分发给多路载板的FPGA芯片，再间接传送到每一片DAC芯片。
在PCB布线时，还必须要考虑clk1、clk2和Sync触发后的信号之间的相位关系，要满足图2所示的时序才能有效的同步多路DAC，还需考虑时钟缓冲器、DFF触发器及DAC的电平标准来设计，具体见图3所示。由于DFF触发器输出电平标准为LVPECL，而DAC的Sync_p、Sync_n端电平标准为LVDS，因此在此处使用电平转换模块(电阻分压方式)来实现电平转换。
图2中：CLK代表采样时钟，Correct SYNC pulse代表锁存后正确的Sync信号，即能满足适应CLK所需的建立和保持时间；NOT correct SYNC pulse代表锁存后不正确的Sync信号，即不能满足适应CLK所需的建立或保持时间。
Sync信号经过反向采样时钟信号clkn触发锁存后输出Sync_new信号，该Sync_new信号对clk响应的建立和保持时间就能满足以上所要求的条件，由此实现多通道DAC间的同步。具体时序图如图4(a)-(c)所示。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (6)

1.一种基于3Gsps信号处理板多DAC同步输出的系统，其特征在于，包括：功分器和多个3Gsps信号处理电路；所述各3Gsps信号处理电路均包括：时钟缓冲器、D触发器、电平转换模块和DAC芯片；所述功分器的输入端用于接收时钟信号，其输出端分别与各3Gsps信号处理电路种的时钟缓冲器的输入端相连；所述时钟缓冲器的输出端分别与D触发器和DAC芯片相连；所述各D触发器的输入端还均用于接收同一同步信号，D触发器的输出端通过电平转换模块与DAC芯片相连。
2.根据权利要求1所述的一种基于3Gsps信号处理板多DAC同步输出的系统，其特征在于：所述电平转换模块包括两个分别与D触发器的两个输出端相连的电平转换电路，各电平转换电路均包括第一电阻和接地电阻，第一电阻的一端与D触发器的一个输出端相连，其另一端分别与接地电阻和DAC芯片相连。
3.根据权利要求1或2所述的一种基于3Gsps信号处理板多DAC同步输出的系统，其特征在于：所述各3Gsps信号处理电路还包括FPGA芯片，各FPGA芯片的输入端均用于接收同一同步信号，其输出端分别与对应的D触发器的输入端相连；各FPGA芯片的输入端还与对应的DAC芯片的输出端相连。
4.根据权利要求1或2所述的一种基于3Gsps信号处理板多DAC同步输出的系统，其特征在于：DAC芯片含有输入采样时钟接口和外部复位信号接口，在外部复位信号和输入时钟信号的触发下，输出FPGA芯片所能适应的分频时钟信号。
5.一种基于3Gsps信号处理板多DAC同步输出的方法，其特征在于，包括以下步骤：
步骤一、对各DAC芯片进行上电复位；
步骤二、向各3Gsps信号处理电路中的D触发器同时发送同一同步信号；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片；
步骤三、将经过D触发器处理过的信号送入到电平转换模块实现电平转换后，送到DAC芯片，完成多DAC同步输出。
6.根据权利要求5所述的一种基于3Gsps信号处理板多DAC同步输出的方法，其特征在于：所述步骤二中，向各3Gsps信号处理电路中的FPGA芯片同时发送同一同步信号，然后经过FPGA芯片处理过的信号再送入到D触发器中；功分器将接收到的采样时钟分别发送给各3Gsps信号处理电路中的时钟缓冲器，时钟缓冲器分别生成两路时钟信号后，将两路时钟信号分别发送给D触发器和DAC芯片。
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