CN109542162A - 一种3Gsps信号处理平台的时钟系统 - Google Patents

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舒德军
胡红伟
吴智慧
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators

Abstract

本发明公开了一种3Gsps信号处理平台的时钟系统，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，外部时钟输入AD时钟缓冲器转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；外部时钟输入DA时钟缓冲器转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；FPGA1处理单元与FPGA2处理单元同步。本发明实现系统中两路FPGA分别处理ADC、DAC信号，并在参考时钟的基准下实现同步。

Description

一种3Gsps信号处理平台的时钟系统
技术领域
本发明涉及雷达中频信号处理技术领域，具体涉及一种3Gsps信号处理平台的时钟系统。
背景技术
在雷达、通信、电子战等领域中，都会对射频信号或者中频信号进行接收、采集、处理等，而随着微电子技术的飞速发展，FPGA的工作时钟，以及高速AD、高速DA芯片的工作时钟越来越高。而以FPGA为核心的设计，结合ADC芯片、DAC芯片等不同时钟系统的外围电路的设计，成为设计的难点，如何将高速AD、高速DA与FPGA的时钟系统，较好的结合起来工作，来使得整个系统高效的工作，AD、DA以及系统时钟同步、稳定的工作，成为了目前急需解决的问题。
发明内容
本发明的目的在于克服现有技术中的不足，提供了一种3Gsps信号处理平台的时钟系统，实现系统中两路FPGA分别处理ADC、DAC信号的同步。
为解决上述技术问题，本发明提供了一种3Gsps信号处理平台的时钟系统，其特征是，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，
外部时钟输入AD时钟缓冲器后转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；
外部时钟输入DA时钟缓冲器后转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；
FPGA1处理单元用来处理ADC信号，FPGA2处理单元用来处理DAC信号，FPGA1处理单元与FPGA2处理单元以差分模式进行同步通信。
优选的，AD转换单元包括ADC12D1800芯片。
优选的，ADC12D1800芯片的输入的外部时钟为1.5GHz。
优选的，AD转换单元输出的LVDS差分信号频率为375MHz。
优选的，DA转换单元输入的外部时钟为3GHz。
优选的，DA转换单元输出的LVDS差分信号频率为375MHz。
优选的，还包括参考时钟，参考时钟信号分别输入FPGA1处理单元和FPGA2处理单元中。
优选的，参考时钟经时钟驱动芯片转换为LVDS高速差分信号，分别为Sync+、Sync-，将Sync+连接到FPGA1处理单元中，将Sync-连接到FPGA2处理单元中。
与现有技术相比，本发明所达到的有益效果是：本发明利用本AD转换单元输出的差分信号作为时钟信号来提供给FPGA1处理单元，为FPGA1处理单元提供基准时钟，实现AD转换单元与FPGA1处理单元的同步，利用DA转换单元输出的差分信号作为时钟信号来提供给FPGA2处理单元，为FPGA2处理单元提供基准时钟，实现DA转换单元与FPGA2处理单元的同步，并通过引入参考时钟，来实现FPGA1处理单元与FPGA2处理单元之间的同步。
附图说明
图1是本发明时钟系统的原理示意图；
图2 是本发明实施例中时钟信通的原理示意图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
本发明的一种3Gsps信号处理平台的时钟系统，参见图1所示，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，
外部时钟输入AD时钟缓冲器后转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；
外部时钟输入DA时钟缓冲器后转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；
FPGA1处理单元用来处理ADC信号，FPGA2处理单元用来处理DAC信号，FPGA1处理单元与FPGA2处理单元在参考时钟驱动下以差分模式进行同步通信。
本发明创造性的提出，利用本AD转换单元输出的差分信号作为时钟信号来提供给FPGA1处理单元，为FPGA1处理单元提供基准时钟，实现AD转换单元与FPGA1处理单元的同步，利用DA转换单元输出的差分信号作为时钟信号来提供给FPGA2处理单元，为FPGA2处理单元提供基准时钟，实现DA转换单元与FPGA2处理单元的同步，并引入一路参考时钟，来实现FPGA1处理单元与FPGA2处理单元的同步，进而实现AD信号的处理与DA信号的处理之间的同步。
实施例
本发明的一种3Gsps信号处理平台的时钟系统的实施例参见图2所示。
外部时钟的接入，都是以SMAP接头的方式输入到系统中，本系统采用两路FPGA分别处理ADC信号、DAC信号，并在FPGA1、FPGA2之间采用高速LVDS差分总线的方式实现二者的通信。
对于时钟的缓存处理，选用ADCLK905芯片，将单端时钟输入转变为高速LVDS差分信号。
AD转换单元选用的是12 bit的高速3Gsps工作频率的ADC12D1800芯片，该AD芯片可配置成单通道3.6 Gsps ，采样的模拟信号带宽可达到1.4GHz，也可配置成双通道1.8Gsps ADC。AD芯片将中频模拟信号转换成相应的数字信号，并利用双边沿采样模式，在时钟ADCLK+、ADCLK-的上边沿采样一次，在时钟ADCLK+、ADCLK-的下边沿采样一次，使得采样频率翻倍，那么即便1.5G的采样时钟输入，实际的采样频率为3GHz，采样数据流达到了3Gsps。也就是说，外部输入时钟为1.5GHZ的情况下，AD转换单元可以实现采样频率为3GHz，采样数据流达到了3Gsps。
该芯片ADC12D1800输出的LVDS差分信号（DCLKQ+、DCLKQ-）频率为375MHz，连接到FPGA1处理单元中，为FPGA芯片提供基准，来实现ADC芯片与FPGA1芯片的同步工作。
本系统中DA转换单元采用e2v公司高速12bit DA转换器EV12DS130A，该器件的数据转换率为3GSPS，内嵌4:1或2：1的并行MUX器件。DA转换单元输入的外部时钟需是3GHz。利用DA芯片输出的LVDS差分信号（DSP、DSPN）频率为375MHz的时钟来提供给FPGA芯片，为FPGA芯片提供基准。可以使得EV12DS130A与FPGA2芯片更好的稳定、同步的工作。
本系统选用的FPGA1处理单元以及FPGA2处理单元，都为Vertex-6系列的芯片，具体型号为XC6VSX315T，该芯片采用了尖端的 40nm 铜工艺技术，具有高级串行连接功能的最强信号处理功能。
为了实现FPGA1芯片与FPGA2芯片通信的同步，本发明引入100MHz的参考时钟，通过时钟驱动芯片Cy23ep05，将该100MHz的参考时钟转换为LVDS高速差分信号为Sync+、Sync-，将Sync+连接到FPGA1中，并将Sync-连接到FPGA2中，这样，在FPGA1与FPGA2通信的过程中，便可以利用该100MHz的参考时钟来实现ADC与DAC二者的同步问题。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (8)

1.一种3Gsps信号处理平台的时钟系统，其特征是，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，
外部时钟输入AD时钟缓冲器之后转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；
外部时钟输入DA时钟缓冲器之后转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；
FPGA1处理单元用来处理ADC信号，FPGA2处理单元用来处理DAC信号，FPGA1处理单元与FPGA2处理单元以差分模式进行同步通信。
2.根据权利要求1所述的一种3Gsps信号处理平台的时钟系统，其特征是，AD转换单元包括ADC12D1800芯片。
3.根据权利要求2所述的一种3Gsps信号处理平台的时钟系统，其特征是，ADC12D1800芯片的输入的外部时钟为1.5GHz。
4.根据权利要求1所述的一种3Gsps信号处理平台的时钟系统，其特征是，AD转换单元输出的LVDS差分信号频率为375MHz。
5.根据权利要求1所述的一种3Gsps信号处理平台的时钟系统，其特征是，DA转换单元输入的外部时钟为3GHz。
6.根据权利要求1所述的一种3Gsps信号处理平台的时钟系统，其特征是，DA转换单元输出的LVDS差分信号频率为375MHz。
7.根据权利要求1所述的一种3Gsps信号处理平台的时钟系统，其特征是，还包括参考时钟，参考时钟信号分别输入FPGA1处理单元和FPGA2处理单元中，FPGA1处理单元与FPGA2处理单元在参考时钟驱动下进行同步通信。
8.根据权利要求7所述的一种3Gsps信号处理平台的时钟系统，其特征是，参考时钟经时钟驱动芯片转换为LVDS高速差分信号，分别为Sync+、Sync-，将Sync+连接到FPGA1处理单元中，将Sync-连接到FPGA2处理单元中。
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